KR20060077106A - Semiconductor device for reducing leakage current - Google Patents

Semiconductor device for reducing leakage current Download PDF

Info

Publication number
KR20060077106A
KR20060077106A KR1020040115898A KR20040115898A KR20060077106A KR 20060077106 A KR20060077106 A KR 20060077106A KR 1020040115898 A KR1020040115898 A KR 1020040115898A KR 20040115898 A KR20040115898 A KR 20040115898A KR 20060077106 A KR20060077106 A KR 20060077106A
Authority
KR
South Korea
Prior art keywords
output terminal
signal
response
semiconductor device
signal transmission
Prior art date
Application number
KR1020040115898A
Other languages
Korean (ko)
Other versions
KR101100757B1 (en
Inventor
최경학
Original Assignee
매그나칩 반도체 유한회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 매그나칩 반도체 유한회사 filed Critical 매그나칩 반도체 유한회사
Priority to KR1020040115898A priority Critical patent/KR101100757B1/en
Publication of KR20060077106A publication Critical patent/KR20060077106A/en
Application granted granted Critical
Publication of KR101100757B1 publication Critical patent/KR101100757B1/en

Links

Images

Classifications

    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
    • H03K19/0008—Arrangements for reducing power consumption
    • H03K19/0016—Arrangements for reducing power consumption by using a control or a clock signal, e.g. in order to apply power supply
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
    • H03K19/0008—Arrangements for reducing power consumption
    • H03K19/0013—Arrangements for reducing power consumption in field effect transistor circuits
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
    • H03K19/0175—Coupling arrangements; Interface arrangements
    • H03K19/0185—Coupling arrangements; Interface arrangements using field effect transistors only
    • H03K19/018507—Interface arrangements
    • H03K19/018521—Interface arrangements of complementary type, e.g. CMOS

Landscapes

  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Physics & Mathematics (AREA)
  • Computing Systems (AREA)
  • General Engineering & Computer Science (AREA)
  • Mathematical Physics (AREA)
  • Logic Circuits (AREA)

Abstract

본 발명을 반도체 집적회로에서 블럭과 블럭이 연결될 때에 앞단의 출력단으로 인해 연결된 뒷 블럭에서 누설전류가 발생하지 않는 반도체 장치를 제공하기 위한 것으로, 이를 위해 본 발명은 데이터신호를 제어신호에 응답하여 출력단을 통해 전달하는 신호전달수단; 상기 제어신호의 비활성화상태에 응답하여 상기 신호전달수단의 출력단을 접지접압레벨 또는 전원전압레벨로 유지시키기 위한 플로팅방지수단; 및 상기 신호전달수단의 출력단을 통해 전달되는 데이터를 입력받아 처리하는 디지털회로수단을 구비하는 반도체 장치를 제공한다.
The present invention provides a semiconductor device in which a leakage current does not occur in a rear block connected by a front output terminal when a block and a block are connected in a semiconductor integrated circuit. To this end, the present invention provides an output terminal in response to a control signal. Signal transmission means for transmitting through; Floating prevention means for maintaining an output terminal of the signal transmission means at a ground contact level or a power supply voltage level in response to an inactive state of the control signal; And it provides a semiconductor device having a digital circuit means for receiving and processing data transmitted through the output terminal of the signal transmission means.

디지털블럭, 인버터, 전송게이트, 플로우팅.Digital block, inverter, transmission gate, floating.

Description

누설 전류를 줄일 수 있는 반도체 장치{SEMICONDUCTOR DEVICE FOR REDUCING LEAKAGE CURRENT} Semiconductor device to reduce leakage current {SEMICONDUCTOR DEVICE FOR REDUCING LEAKAGE CURRENT}             

도1과 도2는 종래기술에 의한 반도체 장치를 나타내는 회로도.1 and 2 are circuit diagrams showing a semiconductor device according to the prior art.

도3은 본 발명의 바람직한 실시예에 따른 반도체 장치를 나타내는 회로도.3 is a circuit diagram showing a semiconductor device according to a preferred embodiment of the present invention.

도4는 도3에 도시된 반도체 장치의 동작과 도2에 도시된 종래기술에 의한 반도체 장치의 동작을 비교한 파형도.
FIG. 4 is a waveform diagram comparing the operation of the semiconductor device shown in FIG. 3 with the operation of the semiconductor device according to the prior art shown in FIG.

* 도면의 주요부분에 대한 부호의 설명 *Explanation of symbols on the main parts of the drawings

TG1 ~ TG6 : 전송게이트TG1 ~ TG6: Transmission Gate

I1 ~ I7, IN0,IN1 : 인버터I1 ~ I7, IN0, IN1: Inverter

NOR : 노어게이트NOR: NOR GATE

MN : 모스트랜지스터
MN: Most transistor

본 발명은 반도체 집적회로에 관한 것으로, 특히 플로팅노드가 있을 때 누설전류를 감소할 수 있는 반도체 집적회로에 관한 것이다.The present invention relates to a semiconductor integrated circuit, and more particularly to a semiconductor integrated circuit that can reduce the leakage current when there is a floating node.

반도체 집적회로는 개별적으로 독립된 동작을 하는 다수의 블럭으로 구성되는데, 각 블럭과 블럭은 동작중에 필연적으로 데이터신호와 제어신호를 서로 주고 받게 된다.The semiconductor integrated circuit is composed of a plurality of blocks that operate independently from each other, each block and the block inevitably exchange data and control signals with each other during operation.

통상적으로 반도체 집적회로를 설계할 때에는 한 블럭내에서 제대로 동작하는지를 중점적으로 생각하여, 원하는 동작에 따른 신호가 외부로 출력되는 것으로 설계를 하게 된다.In general, when designing a semiconductor integrated circuit, it focuses on whether it operates properly in one block, and designs the signal according to a desired operation to be output to the outside.

그러나, 각 블럭이 원하는 동작을 수행하고 신호를 입출력시키더라도 이웃한 블럭과 연결이 된 상태에서 상호작용하에 동작을 하게 되면, 블럭과 블럭간에 신호를 주고받는 동작에서 에러가 발생할 수 있다.However, even if each block performs a desired operation and inputs / outputs a signal, if an operation is performed under the interaction with a neighboring block, an error may occur in an operation of exchanging a signal between the blocks.

예를 들어 한 블럭의 출력단으로 아무런 신호를 공급하지 않는 동안, 그 블럭의 출력단이 연결된 다른 블럭의 입력부에서는 연결된 블럭으로 인해 불필요한 전류가 소모될 수 있는 것이다.For example, while no signal is supplied to the output of one block, unnecessary current may be consumed by the connected block at the input of the other block to which the output of the block is connected.

도1과 도2는 종래기술에 의한 반도체 장치를 나타내는 회로도이다.1 and 2 are circuit diagrams showing a semiconductor device according to the prior art.

도1을 참조하여 살펴보면, 종래기술에 의한 반도체장치는 제어신호(S)에 응답하여 데이터신호(A)를 전달하는 전송게이트(10)와, 전송게이트(10)에서 전달된 데이터를 처리하는 디지털 블럭(20)을 구비한다.Referring to FIG. 1, a semiconductor device according to the related art has a transmission gate 10 transmitting a data signal A in response to a control signal S, and a digital processing data transmitted from the transmission gate 10. Block 20 is provided.

전송게이트(10)에 입력되는 제어신호(S)가 하이레벨인 경우에는 전송게이트(10)은 입력된 데이터신호(A)를 후단에 연결된 디지털블럭(20)으로 전달하고, 제어 신호(S)가 로우레벨로 입력되는 경우에는 전송게이트(10)은 입력된 데이터신호(A)를 전달하지 않고 출력단(B)이 하이임피던스 상태가 된다.When the control signal S input to the transmission gate 10 is at a high level, the transmission gate 10 transfers the input data signal A to the digital block 20 connected to the rear stage and the control signal S. Is input at a low level, the transmission gate 10 does not transmit the input data signal A and the output terminal B is in a high impedance state.

만일 디지털블럭(20)에서 신호를 입력받는 입력단이 인버터등의 회로가 연결되어 있는 경우, 전송게이트(10)의 출력단(B)이 하이임피던스 상태가 된다고 하더라도 결국 노드(B)는 플로팅상태가 되므로 디지털블럭의 입력부에서 누설전류가 흐를 수 있다.If the input terminal receiving the signal from the digital block 20 is connected to a circuit such as an inverter, even if the output terminal B of the transmission gate 10 is in a high impedance state, the node B is eventually in a floating state. Leakage current may flow at the input of the digital block.

도2는 도1에 도시된 전송게이트가 다수개 병렬로 구배되어 있는 경우인데, 제어신호(S1,S2,S3)에 따라 데이터신호(A1,A2,A3)중 선택된 신호가 출력단을 통해 디지털블럭으로 전달되도록 구성되어 있다.FIG. 2 illustrates a case where a plurality of transmission gates shown in FIG. 1 are gradientd in parallel, and a signal selected from among data signals A1, A2, and A3 according to the control signals S1, S2, and S3 is output through a digital block. It is configured to be delivered to.

이 경우에도 제어신호(S1,S2,S3)가 모두 로우레벨로 입력되면 구비된 모든 전송게이트가 디스에이블상태가 되어 출력단(B)이 플로우팅되고, 그로 인해 디지털블럭(40)의 입력부에서는 누설전류가 많이 흐르는 문제가 발생될 수 있다.
Even in this case, when the control signals S1, S2, and S3 are all input at the low level, all of the provided transfer gates are disabled and the output terminal B is floating, thereby leaking from the input of the digital block 40. A problem that a lot of current flows may occur.

본 발명을 전술한 문제점을 해결하기 위해 제안된 것으로, 반도체 집적회로에서 블럭과 블럭이 연결될 때에 앞단의 출력단으로 인해 연결된 뒷 블럭에서 누설전류가 발생하지 않는 반도체 장치를 제공함을 목적으로 한다.
The present invention has been proposed to solve the above-described problem, and an object of the present invention is to provide a semiconductor device in which a leakage current does not occur in a rear block connected by a front output terminal when a block and a block are connected in a semiconductor integrated circuit.

본 발명은 데이터신호를 제어신호에 응답하여 출력단을 통해 전달하는 신호 전달수단; 상기 제어신호의 비활성화상태에 응답하여 상기 신호전달수단의 출력단을 접지접압레벨 또는 전원전압레벨로 유지시키기 위한 플로팅방지수단; 및 상기 신호전달수단의 출력단을 통해 전달되는 데이터를 입력받아 처리하는 디지털회로수단을 구비하는 반도체 장치를 제공한다.
The present invention provides a signal transmission means for transmitting a data signal through an output terminal in response to a control signal; Floating prevention means for maintaining an output terminal of the signal transmission means at a ground contact level or a power supply voltage level in response to an inactive state of the control signal; And it provides a semiconductor device having a digital circuit means for receiving and processing data transmitted through the output terminal of the signal transmission means.

이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시 할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부된 도면을 참조하여 설명하기로 한다.Hereinafter, the most preferred embodiments of the present invention will be described with reference to the accompanying drawings so that those skilled in the art can easily implement the technical idea of the present invention. do.

도3은 본 발명의 바람직한 실시예에 따른 반도체 장치를 나타내는 회로도이다.3 is a circuit diagram illustrating a semiconductor device according to a preferred embodiment of the present invention.

도3을 참고하여 살펴보면, 본 실시예에 따른 반도체 장치는 데이터신호(A1,A2,A3)를 제어신호(S1,S2,S3)에 응답하여 출력단(B)을 통해 전달하는 신호전달부(100)와, 제어신호(S1,S2,S3)의 비활성화상태에 응답하여 신호전달부(100)의 출력단(B)을 접지접압레벨 또는 전원전압레벨로 유지시키기 위한 플로팅방지부(200,300)와, 신호전달부(100)의 출력단(B)을 통해 전달되는 데이터를 입력받아 처리하는 디지털회로부(400)를 구비한다.Referring to FIG. 3, the semiconductor device according to the present embodiment transmits the data signals A1, A2, and A3 through the output terminal B in response to the control signals S1, S2, and S3. And a floating prevention unit (200, 300) for maintaining the output terminal (B) of the signal transmission unit (100) at the ground contact level or the power supply voltage level in response to the inactive state of the control signals (S1, S2, S3), And a digital circuit unit 400 for receiving and processing data transmitted through the output terminal B of the transfer unit 100.

신호전달부(100)는 제어신호에 응답하여 턴온되어 데이터신호를 전달하기 위한 전송게이트를 구비하게 된다.The signal transmitting unit 100 is turned on in response to the control signal and includes a transmission gate for transmitting a data signal.

신호전달부(100)는 다수 비트의 데이터신호(A1,A2,A3)를 각각 입력받아 전달하기 위한 다수의 전송게이트(TG4,TG5,TG6)를 구비하고, 전송게이트(TG4,TG5,TG6) 에 대응하는 다수 비트의 제어신호(S1,S2,S3)에 응답하여 선택적으로 턴온된 전송게이트(예를 들어 TG4,TG5,TG6중 TG4)에 입력된 데이터신호(A1)를 출력단(B)으로 전달하게 된다.The signal transmitting unit 100 includes a plurality of transmission gates TG4, TG5, and TG6 for receiving and transmitting a plurality of data signals A1, A2, and A3, respectively, and the transmission gates TG4, TG5, and TG6. A data signal A1 input to a transmission gate (for example, TG4 of TG4, TG5, and TG6) selectively turned on in response to a plurality of bits of control signals S1, S2, and S3 corresponding to the output terminal B. Will be delivered.

플로팅방지부(200,300는 다수 비트의 제어신호(S1,S2,S3)를 입력받아 출력하는 논리합 로직게이트(200)와, 논리합 로직게이트(200)의 출력에 응답하여 신호전달부(100)의 출력단을 접지전압 레벨로 유지시키기 위한 앤모스트랜지스터(300)를 구비한다. 논리합 로직게이트(200)은 노어게이트(NOR)로 구비된다.Floating prevention unit 200, 300 is a logic sum logic gate 200 for receiving and outputting a plurality of bits of the control signal (S1, S2, S3), and the output terminal of the signal transfer unit 100 in response to the output of the logic sum logic gate 200 And an MOS transistor 300 for maintaining the voltage at the ground voltage level, and the logic sum logic gate 200 is provided as a NOR gate NOR.

또한, 여기서는 플로팅을 방지하기 위해 출력단(B)을 로우레벨로 유지시키는 것으로 예시하였으나, 경우에 따라서는 하이레벨로 유지시킬 수도 있는데, 그 경우에서는 피모스트랜지스터로 구성하는 것이 바람직하다.In this case, the output stage B is maintained at a low level in order to prevent floating. However, in some cases, the output stage B may be maintained at a high level. In this case, it is preferable to use a PMOS transistor.

또한, 디지털 회로부(400)는 신호전달부(100)의 출력단(B)에서 전달된 데이터신호를 전달받기 위한 인버터(I7)를 구비한다.In addition, the digital circuit unit 400 includes an inverter I7 for receiving the data signal transmitted from the output terminal B of the signal transmission unit 100.

도4 도3에 도시된 반도체 장치의 동작과 도2에 도시된 종래기술에 의한 반도체 장치의 동작을 비교한 파형도이다. 이하에서는 도3과 도4를 참조하여 본 실시예에 따른 반도체 장치의 동작을 설명한다.4 is a waveform diagram comparing the operation of the semiconductor device shown in FIG. 3 with the operation of the semiconductor device according to the related art shown in FIG. Hereinafter, the operation of the semiconductor device according to the present embodiment will be described with reference to FIGS. 3 and 4.

신호전달부(100)에 구비된 다수의 전송게이트(TG4,TG5,TG6)중에서 제어신호(S1,S2,S3)에 선택된 전송게이트(예를 들어 TG4)가 활성화되고, 활성화된 전송게이트에 입력된 신호(A1)가 출력단으로 출력된다.Among the plurality of transmission gates TG4, TG5, and TG6 provided in the signal transmission unit 100, a transmission gate (for example, TG4) selected for the control signals S1, S2, and S3 is activated and input to the activated transmission gate. The signal A1 is output to the output terminal.

만약 제어신호(S1,S2,S3)가 모두 로우레벨로 입력되면, 구비된 모든 전송게이트(TG4,TG5,TG6)가 디스에이블된다. If the control signals S1, S2, and S3 are all input at the low level, all of the provided transmission gates TG4, TG5, and TG6 are disabled.                     

이 경우에는 노어게이트(NOR)에 모두 로우레벨의 신호가 입력되어 하이레벨의 신호가 출력된다. In this case, low level signals are all input to the NOR gate NOR, and high level signals are output.

따라서 모스트랜지스터(300)가 턴온되어 출력단(B)이 로우레벨로 안정화된다. 그러므로 디지털회로부(400)에 입력된 인버터(I7)의 입력이 로우레벨로 안정화되기 때문에, 인버터(I7)을 통해 흐르게 되는 누설전류는 없게 된다.Therefore, the MOS transistor 300 is turned on to stabilize the output terminal B to a low level. Therefore, since the input of the inverter I7 input to the digital circuit unit 400 is stabilized at a low level, there is no leakage current flowing through the inverter I7.

도4에 도시된 바와 같이 제어신호(S1,S2,S3)중 선택된 하나가 하이레벨로 활성화된 상태로 입력되는 경우에는 그 해당되는 데이터신호가 전달된다.As shown in FIG. 4, when a selected one of the control signals S1, S2, and S3 is input in a state of being activated at a high level, the corresponding data signal is transmitted.

그러나, 모든 제어신호(S1,S2,S3)가 로우레벨로 디스에이블된 상태일 경우에는 종래에 출력단(B)이 플로팅 상태로 되던 것을 본 실시예에 따른 반도체 장치는 출력단이 로우레벨로 안정화된 상태를 유지하게 된다.However, in the case where all control signals S1, S2, and S3 are disabled at a low level, the semiconductor device according to the present exemplary embodiment has a conventional output terminal B in a floating state. State is maintained.

따라서 신호전달부(100)가 동작하지 않아 데이터신호가 출력단으로 출력되지 않는 경우에도 출력단(B)이 안정적으로 일정한 레벨로 유지되어, 디지털 회로부(400)의 입력부분에서 누설되는 전류가 제거된다.Therefore, even when the signal transmission unit 100 does not operate and the data signal is not output to the output terminal, the output terminal B is stably maintained at a constant level, thereby eliminating current leaking from the input portion of the digital circuit unit 400.

이상에서 설명한 본 발명은 전술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것이 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.
The present invention described above is not limited to the above-described embodiments and the accompanying drawings, and various substitutions, modifications, and changes are possible in the art without departing from the technical spirit of the present invention. It will be clear to those of ordinary knowledge.

본 발명에 의해서 반도체 집적회로에서 블럭과 블럭이 연결될 때에 앞단의 출력단을 플로이팅시키지 않고, 안정화시킴으로서, 연결된 뒷 블럭에서 누설전류가 발생하지 않는다. 따라서 반도체 장치를 설계할 때에 블럭과 블럭을 연결하는 과정에서 불필요하게 소모되는 전류의 낭비를 막을 수 있다.
According to the present invention, when a block and a block are connected in a semiconductor integrated circuit, the output terminal of the front end is not floated and stabilized, so that no leakage current is generated in the connected rear block. Therefore, when designing a semiconductor device, it is possible to prevent unnecessary waste of current in the process of connecting the blocks.

Claims (7)

데이터신호를 제어신호에 응답하여 출력단을 통해 전달하는 신호전달수단;Signal transmission means for transmitting the data signal through the output terminal in response to the control signal; 상기 제어신호의 비활성화상태에 응답하여 상기 신호전달수단의 출력단을 접지접압레벨 또는 전원전압레벨로 유지시키기 위한 플로팅방지수단; 및Floating prevention means for maintaining an output terminal of the signal transmission means at a ground contact level or a power supply voltage level in response to an inactive state of the control signal; And 상기 신호전달수단의 출력단을 통해 전달되는 데이터를 입력받아 처리하는 디지털회로수단Digital circuit means for receiving and processing the data transmitted through the output terminal of the signal transmission means 을 구비하는 반도체 장치.A semiconductor device comprising a. 제 1 항에 있어서,The method of claim 1, 상기 신호전달수단은The signal transmission means 상기 제어신호에 응답하여 턴온되어 상기 데이터신호를 전달하기 위한 전송게이트를 구비하는 것을 특징으로 하는 반도체 장치.And a transfer gate turned on in response to the control signal to transfer the data signal. 제 1 항에 있어서,The method of claim 1, 상기 신호전달수단은The signal transmission means 다수 비트의 데이터신호를 각각 입력받아 전달하기 위한 다수의 전송게이트를 구비하고, 상기 전송게이트에 대응하는 다수 비트의 상기 제어신호에 응답하여 선택적으로 턴온된 전송게이트에 입력된 데이터신호를 상기 출력단으로 전달하는 것을 특징으로 하는 반도체 장치.And a plurality of transmission gates for receiving and transmitting a plurality of data signals, respectively, and transmitting a data signal input to a transmission gate selectively turned on in response to the control signal of the plurality of bits corresponding to the transmission gate to the output terminal. A semiconductor device characterized by transmitting. 제 3 항에 있어서,The method of claim 3, wherein 상기 플로팅방지수단은The floating prevention means 상기 다수 비트의 제어신호를 입력받아 출력하는 논리합수단; 및Logical sum means for receiving and outputting the control signal of the plurality of bits; And 상기 논리합수단의 출력에 응답하여 상기 신호전달수단의 출력단을 접지전압 레벨로 유지시키기 위한 앤모스트랜지스터를 구비하는 것을 특징으로 하는 반도체 장치.And an MOS transistor for maintaining the output terminal of the signal transmission means at a ground voltage level in response to the output of the logic sum means. 제 4 항에 있어서,The method of claim 4, wherein 상기 논리합수단은The logical sum means 노어게이트를 구비하는 것을 특징으로 하는 반도체 장치.And a NOR gate. 제 3 항에 있어서,The method of claim 3, wherein 상기 플로팅방지수단은The floating prevention means 상기 다수 비트의 제어신호를 입력받아 출력하는 논리합수단; 및Logical sum means for receiving and outputting the control signal of the plurality of bits; And 상기 논리합수단의 출력에 응답하여 상기 신호전달수단의 출력단을 전원전압 레벨로 유지시키기 위한 피모스트랜지스터를 구비하는 것을 특징으로 하는 반도체 장치.And a PMOS transistor for maintaining the output terminal of the signal transmission means at a power supply voltage level in response to the output of the logic sum means. 제 4 항 또는 제 6 항에 있어서,The method according to claim 4 or 6, 상기 디지털 회로수단은 상기 신호전달수단의 출력단에서 전달된 데이터신호를 전달받기 위한 인버터를 구비하는 것을 특징으로 하는 반도체 장치.And the digital circuit means comprises an inverter for receiving a data signal transmitted from an output terminal of the signal transmission means.
KR1020040115898A 2004-12-30 2004-12-30 Semiconductor device for reducing leakage current KR101100757B1 (en)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1020040115898A KR101100757B1 (en) 2004-12-30 2004-12-30 Semiconductor device for reducing leakage current

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020040115898A KR101100757B1 (en) 2004-12-30 2004-12-30 Semiconductor device for reducing leakage current

Publications (2)

Publication Number Publication Date
KR20060077106A true KR20060077106A (en) 2006-07-05
KR101100757B1 KR101100757B1 (en) 2011-12-30

Family

ID=37169225

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020040115898A KR101100757B1 (en) 2004-12-30 2004-12-30 Semiconductor device for reducing leakage current

Country Status (1)

Country Link
KR (1) KR101100757B1 (en)

Also Published As

Publication number Publication date
KR101100757B1 (en) 2011-12-30

Similar Documents

Publication Publication Date Title
KR100670702B1 (en) Semiconductor memory device with on die termination circuit
JP3727838B2 (en) Semiconductor integrated circuit
US7855593B2 (en) Semiconductor integrated circuit device
KR101717587B1 (en) Termination circuit, transmitter including termination circuit and multimedia source device including transmitter
US6922085B2 (en) Comparator and method for detecting a signal using a reference derived from a differential data signal pair
US7952388B1 (en) Semiconductor device
US10367505B2 (en) Low power general purpose input/output level shifting driver
US6621306B2 (en) Random logic circuit
US6566932B2 (en) On-chip system with voltage level converting device for preventing leakage current due to voltage level difference
US6833739B2 (en) Input buffer circuit for semiconductor device
JP2004048370A (en) Inter-block interface circuit and system lsi
JP2005092480A (en) Interface circuit and electronic equipment
EP0709964B1 (en) Programmable pull-up buffer
US6531896B1 (en) Dual mode transmitter
KR101100757B1 (en) Semiconductor device for reducing leakage current
JP2008147940A (en) Semiconductor integrated circuit
JP2005536161A (en) Low voltage modulation circuit for pass device
JPH11203265A (en) Microcomputer
US6366126B1 (en) Input circuit, output circuit, and input/output circuit and signal transmission system using the same input/output circuit
JP5071077B2 (en) Output circuit and semiconductor device
US6501319B2 (en) Semiconductor device with signal transfer line
US5495182A (en) Fast-fully restoring polarity control circuit
KR20100133610A (en) Voltage level shifter
KR19990086201A (en) Interface of Semiconductor Memory Device
JP4320291B2 (en) Transceiver circuit

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20141119

Year of fee payment: 4

FPAY Annual fee payment

Payment date: 20151118

Year of fee payment: 5

FPAY Annual fee payment

Payment date: 20161118

Year of fee payment: 6

FPAY Annual fee payment

Payment date: 20171117

Year of fee payment: 7

FPAY Annual fee payment

Payment date: 20181120

Year of fee payment: 8

FPAY Annual fee payment

Payment date: 20191119

Year of fee payment: 9