KR20060075339A - Method for forming metal-line of semiconductor device - Google Patents
Method for forming metal-line of semiconductor device Download PDFInfo
- Publication number
- KR20060075339A KR20060075339A KR1020040114114A KR20040114114A KR20060075339A KR 20060075339 A KR20060075339 A KR 20060075339A KR 1020040114114 A KR1020040114114 A KR 1020040114114A KR 20040114114 A KR20040114114 A KR 20040114114A KR 20060075339 A KR20060075339 A KR 20060075339A
- Authority
- KR
- South Korea
- Prior art keywords
- layer
- dielectric layer
- barrier metal
- metal layer
- wiring
- Prior art date
Links
- 238000000034 method Methods 0.000 title claims abstract description 51
- 239000004065 semiconductor Substances 0.000 title claims abstract description 10
- 229910052751 metal Inorganic materials 0.000 claims abstract description 73
- 239000002184 metal Substances 0.000 claims abstract description 73
- 230000004888 barrier function Effects 0.000 claims abstract description 58
- 239000010949 copper Substances 0.000 claims abstract description 52
- RYGMFSIKBFXOCR-UHFFFAOYSA-N Copper Chemical compound [Cu] RYGMFSIKBFXOCR-UHFFFAOYSA-N 0.000 claims abstract description 51
- 229910052802 copper Inorganic materials 0.000 claims abstract description 51
- 238000005498 polishing Methods 0.000 claims abstract description 17
- 238000007517 polishing process Methods 0.000 claims description 8
- 239000002002 slurry Substances 0.000 claims description 7
- 238000005240 physical vapour deposition Methods 0.000 claims description 5
- 229910052718 tin Inorganic materials 0.000 claims description 5
- 239000010936 titanium Substances 0.000 claims description 5
- ATJFFYVFTNAWJD-UHFFFAOYSA-N Tin Chemical compound [Sn] ATJFFYVFTNAWJD-UHFFFAOYSA-N 0.000 claims description 4
- 238000009713 electroplating Methods 0.000 claims description 3
- 238000004544 sputter deposition Methods 0.000 claims description 3
- 229910052715 tantalum Inorganic materials 0.000 claims description 3
- 229910052719 titanium Inorganic materials 0.000 claims description 3
- 229910004200 TaSiN Inorganic materials 0.000 claims description 2
- 229910008482 TiSiN Inorganic materials 0.000 claims description 2
- RTAQQCXQSZGOHL-UHFFFAOYSA-N Titanium Chemical compound [Ti] RTAQQCXQSZGOHL-UHFFFAOYSA-N 0.000 claims description 2
- 229910008807 WSiN Inorganic materials 0.000 claims description 2
- 230000002378 acidificating effect Effects 0.000 claims description 2
- QRXWMOHMRWLFEY-UHFFFAOYSA-N isoniazide Chemical compound NNC(=O)C1=CC=NC=C1 QRXWMOHMRWLFEY-UHFFFAOYSA-N 0.000 claims description 2
- GUVRBAGPIYLISA-UHFFFAOYSA-N tantalum atom Chemical compound [Ta] GUVRBAGPIYLISA-UHFFFAOYSA-N 0.000 claims description 2
- WFKWXMTUELFFGS-UHFFFAOYSA-N tungsten Chemical compound [W] WFKWXMTUELFFGS-UHFFFAOYSA-N 0.000 claims description 2
- 229910052721 tungsten Inorganic materials 0.000 claims description 2
- 239000010937 tungsten Substances 0.000 claims description 2
- 229910052728 basic metal Inorganic materials 0.000 claims 1
- 150000003818 basic metals Chemical class 0.000 claims 1
- 239000003795 chemical substances by application Substances 0.000 claims 1
- 238000009792 diffusion process Methods 0.000 abstract description 11
- 230000006866 deterioration Effects 0.000 abstract description 4
- 238000002407 reforming Methods 0.000 abstract description 2
- 239000000126 substance Substances 0.000 abstract description 2
- 239000003989 dielectric material Substances 0.000 description 8
- 238000005229 chemical vapour deposition Methods 0.000 description 4
- 239000000463 material Substances 0.000 description 3
- 229910000881 Cu alloy Inorganic materials 0.000 description 2
- 229910052581 Si3N4 Inorganic materials 0.000 description 2
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 2
- 229910052782 aluminium Inorganic materials 0.000 description 2
- 230000007547 defect Effects 0.000 description 2
- 229910052749 magnesium Inorganic materials 0.000 description 2
- 238000004519 manufacturing process Methods 0.000 description 2
- 238000001020 plasma etching Methods 0.000 description 2
- HBMJWWWQQXIZIP-UHFFFAOYSA-N silicon carbide Chemical compound [Si+]#[C-] HBMJWWWQQXIZIP-UHFFFAOYSA-N 0.000 description 2
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 2
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 1
- 229910052804 chromium Inorganic materials 0.000 description 1
- 238000004140 cleaning Methods 0.000 description 1
- 238000007796 conventional method Methods 0.000 description 1
- 230000009977 dual effect Effects 0.000 description 1
- 238000011065 in-situ storage Methods 0.000 description 1
- 229910052738 indium Inorganic materials 0.000 description 1
- 229910052748 manganese Inorganic materials 0.000 description 1
- 239000007769 metal material Substances 0.000 description 1
- 238000001465 metallisation Methods 0.000 description 1
- 238000009832 plasma treatment Methods 0.000 description 1
- 229910052697 platinum Inorganic materials 0.000 description 1
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 1
- 229920005591 polysilicon Polymers 0.000 description 1
- 230000001737 promoting effect Effects 0.000 description 1
- 229910010271 silicon carbide Inorganic materials 0.000 description 1
- 239000000377 silicon dioxide Substances 0.000 description 1
- 229910052709 silver Inorganic materials 0.000 description 1
- 238000003892 spreading Methods 0.000 description 1
- 230000003313 weakening effect Effects 0.000 description 1
- 229910052725 zinc Inorganic materials 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
- H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
- H01L21/76841—Barrier, adhesion or liner layers
- H01L21/76843—Barrier, adhesion or liner layers formed in openings in a dielectric
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
- H01L21/283—Deposition of conductive or insulating materials for electrodes conducting electric current
- H01L21/285—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation
- H01L21/28506—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers
- H01L21/28512—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers on semiconductor bodies comprising elements of Group IV of the Periodic Table
- H01L21/2855—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers on semiconductor bodies comprising elements of Group IV of the Periodic Table by physical means, e.g. sputtering, evaporation
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
- H01L21/283—Deposition of conductive or insulating materials for electrodes conducting electric current
- H01L21/285—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation
- H01L21/28506—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers
- H01L21/28512—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers on semiconductor bodies comprising elements of Group IV of the Periodic Table
- H01L21/28556—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers on semiconductor bodies comprising elements of Group IV of the Periodic Table by chemical means, e.g. CVD, LPCVD, PECVD, laser CVD
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
- H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
- H01L21/3105—After-treatment
- H01L21/31051—Planarisation of the insulating layers
- H01L21/31053—Planarisation of the insulating layers involving a dielectric removal step
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
- H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
- H01L21/3205—Deposition of non-insulating-, e.g. conductive- or resistive-, layers on insulating layers; After-treatment of these layers
- H01L21/321—After treatment
- H01L21/32115—Planarisation
- H01L21/3212—Planarisation by chemical mechanical polishing [CMP]
Landscapes
- Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Manufacturing & Machinery (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Chemical & Material Sciences (AREA)
- Chemical Kinetics & Catalysis (AREA)
- General Chemical & Material Sciences (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
Abstract
본 발명의 반도체 소자의 금속배선 형성 방법에 관한 것으로, 보다 상세하게는 구리 배선과 그 상부에 형성되는 확산방지막(capping layer) 계면의 열화를 감소시키기 위하여, 구리 배선 상부에 배리어 메탈층을 이용한 제 1 확산 방지막과 희생 유전체층(sacrificial capping layer)을 형성하고, 각각의 막에 대한 두 단계의 CMP(Chemical Mechanical Polishing) 공정을 수행하여 구리 배선 상부가 배리어 메탈층으로 피복되도록 한 다음, 그 상부에 제 2 확산방지막인 유전체층(dielectric layer)을 재형성함으로써, 구리 배선과 확산방지막 계면의 전기적 특성 및 배선 신뢰성을 향상시키는 금속 배선 형성 방법에 관한 것이다.The present invention relates to a method for forming a metal wiring of a semiconductor device of the present invention, and more particularly, to reduce deterioration of an interface between a copper wiring and a capping layer formed thereon, using a barrier metal layer on the copper wiring. 1 A diffusion barrier layer and a sacrificial capping layer are formed, and a two-step chemical mechanical polishing (CMP) process is performed on each layer so that the upper portion of the copper wiring is covered with a barrier metal layer. The present invention relates to a metal wiring forming method for improving electrical characteristics and wiring reliability of a copper wiring and diffusion barrier interface by reforming a dielectric layer, which is a diffusion barrier film.
Description
도 1a 및 도 1c는 종래 방법에 따른 금속 배선 형성 방법을 도시한 공정 단면도.1A and 1C are cross-sectional views illustrating a method for forming metal wirings according to a conventional method.
도 2a 내지 도 2f는 본 발명의 방법에 따른 금속 배선 형성 방법을 도시한 공정 단면도.2A-2F are cross-sectional views illustrating a method for forming metal wirings in accordance with the method of the present invention.
< 도면의 주요 부분에 대한 간단한 설명 ><Brief description of the main parts of the drawing>
1, 21 : 피식각층 3 : 유전체층 패턴1, 21: etched layer 3: dielectric layer pattern
5, 25 : 이중 다마신용 트렌치 7 : 배리어 메탈층5, 25: double damascene trench 7: barrier metal layer
9 : 구리층 11, 29 : 구리 배선9:
23 : 제 1 유전체층 패턴 27 : 제 1 배리어 메탈층23 first
31 : 디싱 33 : 제 2 배리어 메탈층31 dishing 33 second barrier metal layer
35 : 제 2 희생 유전체층 37 : 제 3 유전체층35: second sacrificial dielectric layer 37: third dielectric layer
본 발명의 반도체 소자의 금속배선 형성 방법에 관한 것으로, 보다 상세하게 는 구리 배선과 그 상부에 형성되는 확산방지막(capping layer) 계면의 열화를 감소시키기 위하여, 구리 배선 상부에 배리어 메탈층을 이용한 제 1 확산방지막과 희생 유전체층(sacrificial capping layer)을 형성하고, 각각의 막에 대한 두 단계의 CMP(Chemical Mechanical Polishing) 공정을 수행하여 구리 배선 상부가 배리어 메탈층으로 피복(capping)되도록 한 다음, 그 상부에 제 2 확산방지막인 유전체층(dielectric layer)을 재형성함으로써, 구리 배선과 확산방지막 계면의 전기적 특성 및 배선 신뢰성을 향상시키는 금속 배선 형성 방법에 관한 것이다.The present invention relates to a method for forming a metal wiring of a semiconductor device of the present invention, and more particularly, in order to reduce deterioration of an interface between a copper wiring and a capping layer formed thereon, a barrier metal layer is used on the copper wiring. 1 A diffusion barrier and a sacrificial capping layer are formed, and a two-step chemical mechanical polishing (CMP) process is performed on each of the films so that the upper portion of the copper wiring is capped with a barrier metal layer. The present invention relates to a metal wiring forming method for improving electrical characteristics and wiring reliability of a copper wiring and a diffusion barrier interface by reforming a dielectric layer, which is a second diffusion barrier, on top.
종래 게이트 길이가 0.10㎛인 반도체 소자에서는 기존의 폴리 실리콘 (Si) 게이트 전극이나, 폴리 실리사이드 (Metal-Six) 게이트 전극으로는 미세 선폭 상에서 낮은 저항값을 얻을 수 없으므로, 이를 대체할 수 있는 새로운 물질과 새로운 구조를 가지는 금속 게이트 전극의 개발을 적극적으로 추진하고 있다.In the semiconductor device having a gate length of 0.10 μm, a low resistance value on a fine line width cannot be obtained with a conventional polysilicon (Si) gate electrode or a polysilicide (Metal-Si x ) gate electrode. The company is actively promoting the development of metal gate electrodes with materials and new structures.
새로운 구조의 금속 게이트 전극을 제조할 수 있는 금속배선 형성 방법으로는 기존의 반응성 이온 식각법(RIE) 대신 다마신(damascene) 방법이 적용되고 있다.The damascene method is used instead of the conventional reactive ion etching (RIE) as a metallization method for manufacturing a metal gate electrode having a new structure.
상기 다마신 방법은 비아(Via)의 매립이 가능할 뿐만 아니라, 비용을 최소화하면서 소자의 특성이 양호하게 개선시킬 수 있고, 광범위하게는 0.13㎛이하의 논리소자 및 메모리소자에도 적용할 수 있다는 장점이 있다.The damascene method not only enables filling of vias, but also improves device characteristics while minimizing costs, and can be widely applied to logic and memory devices of 0.13 μm or less. have.
현재, 상기 다마신 방법으로는 반도체 소자 내에 비아 트렌치와 그 상부에 중첩되는 도선 트렌치를 형성하고, 이를 종래 사용하던 알루미늄 (Al) 대신 저항과 유전율이 작은 구리(Cu)를 이용하여 두 트렌치를 모두 매립하고 나서, 그 상부를 확산방지막으로 피복하여 금속 배선을 형성하는 이중 다마신(dual damascene) 기법이 이용된다. Currently, the damascene method forms a via trench in the semiconductor device and a lead trench overlapping the upper portion of the semiconductor device, and both trenches are made of copper (Cu) having low resistivity and dielectric constant instead of aluminum (Al). After embedding, a dual damascene technique is used in which the upper portion is covered with a diffusion barrier to form metal wiring.
종래 상기 이중 다마신 방법을 이용하여 금속 배선을 형성하는 법을 도 1a 내지 도 1b를 이용하여 설명한다.Conventionally, a method of forming a metal wiring using the double damascene method will be described with reference to FIGS. 1A to 1B.
도 1a를 참조하면, 피식각층(1) 상부에 저유전체 물질(3)을 형성한 다음, 이를 식각하여 배선 모양의 트렌치(5)를 형성한다. 이때, 도면에 도시한 것은 비아 트렌치(미도시)와 도선 트렌치(미도시)가 상하 적층되어 있는 이중 다마신 배선용 트렌치(5)이다. Referring to FIG. 1A, a low
상기 도 1a의 트렌치(5)를 세정한 다음, 트렌치를 포함하는 전 표면에 배리어 메탈층(7)을 형성한다. 이때, 상기 배리어 메탈층은 트렌치 내부에 형성되는 금속 배선이 유전체층으로 확산하는 것을 방지하는 것으로, 그 두께는 450Å 정도이다.After the
그리고, 상기 배리어 메탈층(7)이 증착된 트렌치 내부에 도 1b에 도시한 바와 같이 금속층(9)을 매립한다.The
그 다음, 상기 유전체층(3)이 노출될 때까지 상기 도 1b의 금속층(9)에 대한 CMP 공정을 수행하여 매립된 금속층을 평탄화시킨 다마신 구리 배선(11)을 형성한다. Next, a CMP process is performed on the
이 후, 상기 노출된 구리 배선(11) 상부를 유전체 물질(미도시)로 피복하여 구리 배선이 확산되는 것을 방지하는 확산방지막(미도시)을 형성한 다음, 후속 공 정을 수행한다.Thereafter, an upper portion of the exposed
이때, 상기 유전체 물질은 실리콘 나이트라이드(Si3N4)를 사용할 수 있다.In this case, the dielectric material may be silicon nitride (Si 3 N 4 ).
하지만, 전술한 바와 같이 전류의 경로로 사용되는 구리 배선 상부에 유전체 물질을 이용하여 피복하는 경우, 구리 배선과 유전체층이 직접 접촉함으로써, 계면을 불안정하게 형성하여 유전율을 증가시키거나, 확산방지막과 구리의 계면에서 결합(Bonding)의 약화로 결함을 양산하는 등 많은 문제점들이 발생하여 후속 공정을 수행하는데 단점을 가져와 전기적 특성 및 신뢰성의 심각한 연화를 발생시킨다.However, as described above, when the dielectric material is coated on the upper portion of the copper wiring used as a path for the current, the copper wiring and the dielectric layer are in direct contact, thereby forming an interface unstable, increasing the dielectric constant, or increasing the diffusion barrier and the copper. Many problems, such as mass production of defects due to weakening of the bonding at the interface of, result in a disadvantage in performing the subsequent process, causing serious softening of electrical characteristics and reliability.
이에 본 발명자들은 활발한 연구 결과 고가의 장비의 개발 없이도 상기한 종래의 문제점을 개선할 수 있는 새로운 개념의 방법을 개발하여 본 발명을 완성하였다. Accordingly, the present inventors have completed the present invention by developing a new concept of method that can improve the above-mentioned conventional problems without the development of expensive equipment as a result of active research.
본 발명은 반도체 소자의 금속 배선 형성 공정 시에, 금속 배선 상에 계면의 결함을 방지하기 위하여 유전체 물질 대신 금속 물질을 형성함으로써, 전기적 특성 및 신뢰성이 향상된 반도체 소자의 금속 배선 형성 방법을 제공하는 것을 목적으로 한다.The present invention provides a method for forming a metal wiring of a semiconductor device by improving the electrical characteristics and reliability by forming a metal material instead of a dielectric material to prevent interface defects on the metal wiring during the metal wiring forming process of the semiconductor device. The purpose.
상기 목적을 달성하기 위하여 본 발명에서는 In the present invention to achieve the above object
(a) 피식각층 상부에 배선 모양의 트렌치를 구비한 제 1 유전체층을 형성하는 단계; (a) forming a first dielectric layer having a wiring trench formed on the etched layer;
(b) 상기 트렌치를 포함하는 제 1 유전체층 전면에 제 1 배리어 메탈층을 형성하는 단계;(b) forming a first barrier metal layer over the entire first dielectric layer including the trench;
(c) 상기 제 1 배리어 메탈층을 포함하는 전면에 구리층을 매립하는 단계;(c) embedding a copper layer on the entire surface including the first barrier metal layer;
(d) 상기 유전체층이 노출될 때까지, 상기 구리층을 연마하여 상부에 디싱이 형성된 구리 배선을 형성하는 단계;(d) polishing the copper layer until the dielectric layer is exposed to form a copper wiring with dishing formed thereon;
(e) 상기 노출된 구리 배선 상부에 제 2 배리어 메탈층 및 제 2 희생 유전체층을 순차적으로 형성하는 단계;(e) sequentially forming a second barrier metal layer and a second sacrificial dielectric layer on the exposed copper wiring;
(f) 상기 제 2 배리어 메탈층이 노출될 때까지, 상기 제 2 희생 유전체층에 대한 1차 연마(CMP) 공정을 수행하는 단계;(f) performing a first polishing (CMP) process on the second sacrificial dielectric layer until the second barrier metal layer is exposed;
(g) 상기 제 1 유전체층이 노출될 때까지 상기 제 2 배리어 메탈층에 대한 2 차 연마 공정을 수행하는 단계; 및(g) performing a secondary polishing process on the second barrier metal layer until the first dielectric layer is exposed; And
(h) 상기 노출된 제 2 유전체층을 포함하는 전면에 제 3 유전체층을 형성하는 단계를 포함하는 반도체 소자의 금속 배선 형성 방법을 제공한다.(h) forming a third dielectric layer on the entire surface including the exposed second dielectric layer.
이때, 상기 구리 배선을 형성하기 위한 연마 공정 시에 구리 배선 상부에 디싱이 발생되므로, 배리어 메탈층 및 제 2 희생 유전체층이 상기 디싱 내부로 매립되어 형성되며, 상기 제 2 희생 유전체층에 대한 1차 연마 공정을 수행한 후에도, 구리 배선 상부의 디싱 내부에 상기 제 2 희생 유전체층이 잔류한다. In this case, since dishing is generated on the upper portion of the copper interconnection during the polishing process for forming the copper interconnection, a barrier metal layer and a second sacrificial dielectric layer are embedded in the dishing, and the first polishing is performed on the second sacrificial dielectric layer. Even after performing the process, the second sacrificial dielectric layer remains inside the dishing on the upper portion of the copper wiring.
상기 잔류하는 제 2 희생 유전체층은 후속 제 2 배리어 메탈층에 대한 연마 공정 시에 식각 정지막으로 작용하게 되어, 유전체층 상부에 형성되어 있는 배리어 메탈층이 모두 제거되어도, 구리 배선 상부의 디싱 내부에 형성되어 있던 배리어 메탈층은 연마되지 않고 잔류할 수 있어 구리 배선 상부를 피복시킬 수 있다.The remaining second sacrificial dielectric layer acts as an etch stop layer during the subsequent polishing process of the second barrier metal layer, so that even when all the barrier metal layers formed on the dielectric layer are removed, the second sacrificial dielectric layer is formed inside the dishing on the upper portion of the copper wiring. The barrier metal layer, which has been left, can remain unpolished and cover the upper portion of the copper wiring.
그 결과, 후속 공정인 상기 결과물에 전면에 대한 제 3 유전체층을 형성 할 때, 구리 배선 상부와 제 3 유전체층이 직접적으로 접촉되지 않아, 구리 배선 상부의 계면이 안정화 된다.As a result, when forming the third dielectric layer for the front surface in the resultant product, which is a subsequent process, the upper portion of the copper wiring and the third dielectric layer are not in direct contact, and the interface on the upper portion of the copper wiring is stabilized.
이하, 본 발명을 도면을 들어 상세히 설명한다.Hereinafter, the present invention will be described in detail with reference to the drawings.
도 2a를 참조하면, 피식각층 상부에 제 1 유전체 물질(21)을 형성한 다음, 포토/식각 공정에 의하여 배선 모양의 트렌치를 형성한다. 이때, 도면에 도시한 것은 비아 트렌치와 도선 트렌치가 상하 적층되어 있는 이중 다마신 배선용 트렌치(25)이다.Referring to FIG. 2A, a first
상기 트렌치가 형성된 결과물을 세정한 다음, 제 1 배리어 메탈층(27)을 형성한다. After cleaning the resultant trench, the first
상기 제 1 배리어 메탈층은 트렌치에 매립된 금속 원자가 유전체층으로 확산하는 것을 방지하는 막으로, CVD(Chemical Vapor Deposition) 또는 스퍼터링과 같은 PVD(Physical Vapor Deposition)법에 의한 티타늄(Ti), 탄탈륨(Ta), 텅스텐(W), TiN, TaN, WN, TaSiN, WSiN 또는 TiSiN 등의 물질을 이용하여 450Å 정도의 두께로 형성된다. The first barrier metal layer prevents the diffusion of metal atoms embedded in the trench into the dielectric layer. The first barrier metal layer is formed of titanium (Ti) or tantalum (Ta) by physical vapor deposition (PVD), such as chemical vapor deposition (CVD) or sputtering. ), And formed using a material such as tungsten (W), TiN, TaN, WN, TaSiN, WSiN or TiSiN to a thickness of about 450Å.
상기 도 2a의 제 1 배리어 메탈층 전면에 구리 또는 구리 합금으로 된 금속층(미도시)을 매립한 다음, 상기 제 1 유전체층(23)이 노출될 때까지 연마하여 구리 배선(29)을 형성한다.A metal layer (not shown) made of copper or a copper alloy is embedded in the entire surface of the first barrier metal layer of FIG. 2A, and then polished until the first
이때, 상기 구리 합금은 구리 안에 미량의 C, Ag, Co, Ta, In, Sn, Zn, Mn, Ti, Mg, Cr, Ge, Sr, Pt, Mg, Al 또는 Zr 등이 혼합된 물질을 이용한다.In this case, the copper alloy uses a material in which a small amount of C, Ag, Co, Ta, In, Sn, Zn, Mn, Ti, Mg, Cr, Ge, Sr, Pt, Mg, Al, or Zr is mixed in copper. .
상기 구리층은 스퍼터링이나 CVD 또는 전기도금법으로 수행되는데, 상기 전기 도금법으로 형성되는 경우, 씨드 금속막(미도시)을 먼저 배리어 메탈층(27) 상에 형성한 후 구리를 매립한다. The copper layer is performed by sputtering, CVD, or electroplating. When formed by the electroplating method, a seed metal film (not shown) is first formed on the
이때, 상기 연마 공정에 의해 구리 배선(29) 상부에는 도 2b에 도시한 바와 같이 디싱(31)이 발생된다.At this time, the dishing 31 is generated on the
상기 도 2b의 디싱이 형성된 구리 배선 상부에 도 2c에 도시한 바와 같이 확산방지막인 제 2 배리어 메탈층(33)과 제 2 희생 유전체층(35)을 순차적으로 형성한다.As shown in FIG. 2C, the second
이때, 상기 도 2b에서 형성된 구리 배선(29)의 디싱 내부로 상기 제 2 배리어 메탈층과 희생 유전체층이 매립된다.In this case, the second barrier metal layer and the sacrificial dielectric layer are embedded in the dishing of the
상기 제 2 배리어 메탈층은 CVD 또는 PVD 방법에 의한 Ta, TaN, W, TiN 또는 WN를 이용하여 유전체층으로부터 100∼500Å 두께로 형성한다.The second barrier metal layer is formed to a thickness of 100 to 500 kHz from the dielectric layer using Ta, TaN, W, TiN or WN by CVD or PVD.
상기 제 2 희생 유전체층은 실리콘 나이트라이드(Si3N4) 또는 실리콘 카바이드(SiC) 와 같은 유전체 물질을 이용하여 상기 배리어 메탈층으로부터 100∼500Å 두께로 형성한다.The second sacrificial dielectric layer is formed to have a thickness of 100 to 500 Å from the barrier metal layer using a dielectric material such as silicon nitride (Si 3 N 4 ) or silicon carbide (SiC).
그 다음, 상기 도 2c의 제 2 희생 유전체층(35)에 대하여 상기 제 2 배리어 메탈층(33)이 노출될 때까지 1차 CMP 공정을 수행하여 도 2d에 도시한 바와 같이 제 2 배리어 메탈층(33) 내부에 제 2 희생 유전체층(35)이 매립된 평탄화를 이룬 다.Next, a first CMP process is performed on the second
즉, 상기 제 1 차 CMP 공정은 금속층에 대한 연마 선택비가 높은 슬러리를 이용하면서, 상기 제 2 배리어 메탈층(33)이 노출되는 점을 연마 종말점으로 설정하기 때문에, 연마가 종결 된 후에는 도 2d에 도시한 바와 같이 구리 배선 상부의 디싱 내부에 제 2 희생 유전체층(35)이 잔류한다.That is, since the first CMP process uses a slurry having a high polishing selectivity with respect to the metal layer and sets the point where the second
상기 금속층에 대하여 높은 연마 선택비를 가지는 즉, 산화막이 연마 제거 속도가 더 높은 슬러리는 실리카(Si) 연마제를 포함하는 염기성 슬러리인 것이 바람직하다.It is preferable that the slurry having a high polishing selectivity with respect to the metal layer, that is, the oxide film having a higher polishing removal rate is a basic slurry containing silica (Si) abrasive.
그 다음, 상기 도 2d에서 노출된 제 2 배리어 메탈층(33)에 대하여 상기 제 1 유전체층 패턴(23)이 노출될 때까지, 2차 CMP 공정을 수행하여 도 2e에 도시한 바와 같이 제 1 유전체층(23) 내부에 제 2 배리어 메탈층(33)이 매립된 평탄화를 이룬다.Next, a second CMP process is performed on the exposed second
즉, 상기 1차 연마 공정의 결과물로 구리 배선의 디싱 내부에 잔류하던 제 2 희생 유전체층(35)은 상기 2차 연마 공정 시에 식각 방지막으로 작용하고, 이에 따라 2차 연마 공정이 종결된 후에는 도 2e에 도시한 바와 같이 구리 배선 상부의 디싱 내에 제 2 배리어 메탈층(33)이 잔류하여 구리 배선(29) 상부를 피복시킨다.That is, the second
상기 2차 CMP 공정은 산화막에 대해 높은 연마 선택비를 가지는 즉, 메탈층의 연마 제거 속도가 더 높은 슬러리로써, Si 연마제를 포함하는 산성의 슬러리를 이용하는 것이 바람직하다.The secondary CMP process preferably uses an acidic slurry containing Si abrasive as a slurry having a high polishing selectivity with respect to the oxide film, that is, having a higher polishing removal rate of the metal layer.
상기 도 2e의 결과물 전면에 도 2f에 도시한 바와 같이 제 3 유전체층(37)을 형성한다.A
상기 제 3 희생 유전체층은 Si3N4 또는 SiC 와 같은 유전체 물질을 이용하여 플라즈마 처리하는 단계와 인-시튜(in-situ) 단계로 형성되며, 상기 제 1 유전체층으로부터 100∼500Å 두께로 형성된다.The third sacrificial dielectric layer is formed by plasma treatment using a dielectric material such as Si 3 N 4 or SiC and in-situ, and is formed to have a thickness of 100 to 500 Å from the first dielectric layer.
이와 같은 본 발명은 구리 배선 상부와 유전체층이 직접적으로 접촉하지 않도록 배리어 메탈층을 형성하기 때문에, 구리 배선 상부 계면의 특성이 열화되는 것을 방지할 수 있을 뿐만 아니라, 배선 신뢰성 및 배선 저항의 전기적 특성을 향상시킬 수 있다.Since the barrier metal layer is formed so that the upper portion of the copper wiring and the dielectric layer do not directly contact with each other, the present invention can not only prevent deterioration of the characteristics of the upper surface of the copper wiring, but also improve the electrical properties of the wiring reliability and wiring resistance. Can be improved.
이상에서 살펴본 바와 같이, 본 발명은 구리 배선 상부에 배리어 메탈층을 형성한 다음, 유전체층을 형성함으로써, 구리 배선 상부와 유전체층이 직접적으로 접촉하지 않기 때문에, 구리 배선 상부 계면의 특성이 열화되는 것을 방지할 수 있을뿐만 아니라, 배선 신뢰성 및 배선 저항의 전기적 특성을 향상시킨다.As described above, according to the present invention, since the barrier metal layer is formed on the copper wiring and then the dielectric layer is formed, the upper portion of the copper wiring and the dielectric layer do not directly contact each other, thereby preventing deterioration of the characteristics of the copper wiring upper interface. In addition, the electrical characteristics of the wiring reliability and wiring resistance can be improved.
Claims (14)
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
KR1020040114114A KR101138113B1 (en) | 2004-12-28 | 2004-12-28 | Method for Forming Metal-Line of Semiconductor Device |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
KR1020040114114A KR101138113B1 (en) | 2004-12-28 | 2004-12-28 | Method for Forming Metal-Line of Semiconductor Device |
Publications (2)
Publication Number | Publication Date |
---|---|
KR20060075339A true KR20060075339A (en) | 2006-07-04 |
KR101138113B1 KR101138113B1 (en) | 2012-04-24 |
Family
ID=37167890
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
KR1020040114114A KR101138113B1 (en) | 2004-12-28 | 2004-12-28 | Method for Forming Metal-Line of Semiconductor Device |
Country Status (1)
Country | Link |
---|---|
KR (1) | KR101138113B1 (en) |
Cited By (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR100744420B1 (en) * | 2006-08-29 | 2007-07-30 | 동부일렉트로닉스 주식회사 | Semiconductor device and fabrication method thereof |
KR100825648B1 (en) * | 2006-11-29 | 2008-04-25 | 동부일렉트로닉스 주식회사 | Semiconductor device and method of manufacturing the same |
KR100843046B1 (en) * | 2006-12-27 | 2008-07-01 | 주식회사 하이닉스반도체 | Metal wiring of semiconductor device |
US10734309B2 (en) | 2014-11-03 | 2020-08-04 | Samsung Electronics Co., Ltd. | Semiconductor device having a trench with a convexed shaped metal wire formed therein |
US10741510B2 (en) | 2018-01-19 | 2020-08-11 | Samsung Electronics Co., Ltd. | Semiconductor package |
Family Cites Families (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US6461225B1 (en) * | 2000-04-11 | 2002-10-08 | Agere Systems Guardian Corp. | Local area alloying for preventing dishing of copper during chemical-mechanical polishing (CMP) |
KR100518536B1 (en) * | 2002-08-07 | 2005-10-04 | 삼성전자주식회사 | Method of planarizing the surface of semiconductor device and semiconductor device manufactured by the same |
KR20040054142A (en) * | 2002-12-17 | 2004-06-25 | 주식회사 하이닉스반도체 | Method for forming a metal line in semiconductor device |
-
2004
- 2004-12-28 KR KR1020040114114A patent/KR101138113B1/en active IP Right Grant
Cited By (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR100744420B1 (en) * | 2006-08-29 | 2007-07-30 | 동부일렉트로닉스 주식회사 | Semiconductor device and fabrication method thereof |
KR100825648B1 (en) * | 2006-11-29 | 2008-04-25 | 동부일렉트로닉스 주식회사 | Semiconductor device and method of manufacturing the same |
KR100843046B1 (en) * | 2006-12-27 | 2008-07-01 | 주식회사 하이닉스반도체 | Metal wiring of semiconductor device |
US10734309B2 (en) | 2014-11-03 | 2020-08-04 | Samsung Electronics Co., Ltd. | Semiconductor device having a trench with a convexed shaped metal wire formed therein |
US10741510B2 (en) | 2018-01-19 | 2020-08-11 | Samsung Electronics Co., Ltd. | Semiconductor package |
Also Published As
Publication number | Publication date |
---|---|
KR101138113B1 (en) | 2012-04-24 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
US11251131B2 (en) | Copper contact plugs with barrier layers | |
US6972254B1 (en) | Manufacturing a conformal atomic liner layer in an integrated circuit interconnect | |
JP5089575B2 (en) | Interconnect structure and method of manufacturing the same | |
US6245663B1 (en) | IC interconnect structures and methods for making same | |
JP4049978B2 (en) | Metal wiring formation method using plating | |
US6627539B1 (en) | Method of forming dual-damascene interconnect structures employing low-k dielectric materials | |
US6989604B1 (en) | Conformal barrier liner in an integrated circuit interconnect | |
US7348672B2 (en) | Interconnects with improved reliability | |
US20060270228A1 (en) | Method of forming metal pattern using selective electroplating process | |
US7208404B2 (en) | Method to reduce Rs pattern dependence effect | |
US20080157380A1 (en) | Method for forming metal interconnection of semiconductor device | |
JPH11340332A (en) | Variable doping of metal plug for enhancing reliability | |
WO2000039849A1 (en) | Dual-damascene interconnect structures and methods of fabricating same | |
US10629478B2 (en) | Dual-damascene formation with dielectric spacer and thin liner | |
TW201244005A (en) | Methods of forming at least one conductive element, methods of forming a semiconductor structure, methods of forming a memory cell and related semiconductor structures | |
US7144811B2 (en) | Method of forming a protective layer over Cu filled semiconductor features | |
US7538024B2 (en) | Method of fabricating a dual-damascene copper structure | |
KR101138113B1 (en) | Method for Forming Metal-Line of Semiconductor Device | |
US8518817B2 (en) | Method of electrolytic plating and semiconductor device fabrication | |
US6583051B2 (en) | Method of manufacturing an amorphized barrier layer for integrated circuit interconnects | |
US6518648B1 (en) | Superconductor barrier layer for integrated circuit interconnects | |
US6660629B2 (en) | Chemical mechanical polishing method for fabricating copper damascene structure | |
US20020127849A1 (en) | Method of manufacturing dual damascene structure | |
US6235625B1 (en) | Method of fabricating copper damascene | |
US6590288B1 (en) | Selective deposition in integrated circuit interconnects |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A201 | Request for examination | ||
E902 | Notification of reason for refusal | ||
E701 | Decision to grant or registration of patent right | ||
GRNT | Written decision to grant | ||
FPAY | Annual fee payment |
Payment date: 20160318 Year of fee payment: 5 |
|
FPAY | Annual fee payment |
Payment date: 20170316 Year of fee payment: 6 |
|
FPAY | Annual fee payment |
Payment date: 20180316 Year of fee payment: 7 |
|
FPAY | Annual fee payment |
Payment date: 20190318 Year of fee payment: 8 |