KR20060075161A - Program wordline voltage generating circuit capable of controlling starting voltage and stopping voltage in nonvolatile semiconductor memory device - Google Patents

Program wordline voltage generating circuit capable of controlling starting voltage and stopping voltage in nonvolatile semiconductor memory device Download PDF

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KR20060075161A
KR20060075161A KR1020040113734A KR20040113734A KR20060075161A KR 20060075161 A KR20060075161 A KR 20060075161A KR 1020040113734 A KR1020040113734 A KR 1020040113734A KR 20040113734 A KR20040113734 A KR 20040113734A KR 20060075161 A KR20060075161 A KR 20060075161A
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Abstract

시작전압과 종료전압이 제어되는 불휘발성 반도체 메모리 장치의 프로그램 워드라인 전압발생회로가 게시된다. 본 발명의 프로그램 워드라인 전압발생회로는 소정의 클락신호의 클락에 응답하여 순서적으로 논리조합이 가변되는 스텝제어신호군을 발생하는 ISPP 카운터로서, 상기 스텝제어신호군의 시작논리조합은 소정의 시작제어신호군에 의하여 제어되는 상기 ISPP 카운터; 상기 메모리셀에 프로그램되는 데이터의 정보를 가지는 프로그램 데이터 정보에 대응하여 논리조합이 제어되는 상기 시작제어신호군과 소정의 종료제어신호군을 발생하는 시작/종료 제어부; 및 상기 종료제어신호에 대응하는 상기 스텝제어신호군의 논리조합을 감지하여, 소정의 클락중지신호를 발생하는 클락중지발생부를 구비한다. 본 발명의 프로그램 워드라인 전압 발생회로에 의하면, 데이터 프로그램의 소요시간이 현저히 짧아진다.
A program word line voltage generation circuit of a nonvolatile semiconductor memory device in which a start voltage and an end voltage are controlled is posted. The program word line voltage generation circuit of the present invention is an ISPP counter for generating a step control signal group in which a logical combination is sequentially changed in response to a clock of a predetermined clock signal. The ISPP counter controlled by a start control signal group; A start / end control section for generating said start control signal group and a predetermined end control signal group in which a logical combination is controlled in response to program data information having information of data programmed into said memory cell; And a clock stop generator that detects a logical combination of the step control signal group corresponding to the end control signal and generates a predetermined clock stop signal. According to the program word line voltage generation circuit of the present invention, the time required for the data program is significantly shortened.

시작전압, 종료전압, 가중저항브랜지, 확인독출, 워드라인, 불휘발성, 반도체, 메모리Start voltage, end voltage, weighted resistor branch, read / write, word line, nonvolatile, semiconductor, memory

Description

시작전압과 종료전압이 제어되는 불휘발성 반도체 메모리 장치의 프로그램 워드라인 전압발생회로{PROGRAM WORDLINE VOLTAGE GENERATING CIRCUIT CAPABLE OF CONTROLLING STARTING VOLTAGE AND STOPPING VOLTAGE IN NONVOLATILE SEMICONDUCTOR MEMORY DEVICE} PROGRAM WORDLINE VOLTAGE GENERATING CIRCUIT CAPABLE OF CONTROLLING STARTING VOLTAGE AND STOPPING VOLTAGE IN NONVOLATILE SEMICONDUCTOR MEMORY DEVICE}             

본 발명의 상세한 설명에서 사용되는 도면을 보다 충분히 이해하기 위하여, 각 도면의 간단한 설명이 제공된다.In order to more fully understand the drawings used in the detailed description of the invention, a brief description of each drawing is provided.

도 1은 종래의 불휘발성 반도체 메모리 장치의 프로그램 워드라인 전압발생회로를 나타내는 도면이다.1 is a diagram illustrating a program word line voltage generation circuit of a conventional nonvolatile semiconductor memory device.

도 2는 본 발명의 일실시예에 따른 불휘발성 반도체 메모리 장치의 프로그램 워드라인 전압발생회로를 나타내는 도면이다.2 is a diagram illustrating a program word line voltage generation circuit of a nonvolatile semiconductor memory device according to an embodiment of the present invention.

도 3은 도 2의 가중저항브랜치를 자세히 나타내는 도면이다.3 is a view showing in detail the weighting resistance branch of FIG.

도 4는 본 발명의 일실시예에 따른 불휘발성 반도체 메모리 장치의 프로그램 워드라인 전압 발생회로의 효과를 설명하기 위한 도면이다.4 is a diagram for describing an effect of a program word line voltage generation circuit of a nonvolatile semiconductor memory device according to an exemplary embodiment of the present invention.

도 5는 도 4에서의 각 모드에 따른 데이터의 상태를 설명하기 위한 도면이다.
FIG. 5 is a diagram for describing a state of data according to each mode of FIG. 4.

* 도면의 주요부분에 대한 부호의 설명 *Explanation of symbols on the main parts of the drawings

VPW: 프로그램 워드라인 전압 VCOM: 비교전압VPW: Program word line voltage VCOM: Comparative voltage

VSTEPN: 스텝제어신호군 VSTEPN: Step control signal group

VST: 시작제어신호군 VSP: 종료제어신호군VST: Start control signal group VSP: End control signal group

221: 스텝저항군 225: 기준저항군
221: step resistance group 225: reference resistance group

본 발명은 불휘발성 반도체 메모리 장치의 전압발생회로에 관한 것으로서, 특히 메모리셀의 워드라인에 인가되는 프로그램 워드라인 전압을 발생하는 불휘발성 반도체 메모리 장치의 프로그램 워드라인 전압발생회로에 관한 것이다.The present invention relates to a voltage generation circuit of a nonvolatile semiconductor memory device, and more particularly, to a program word line voltage generation circuit of a nonvolatile semiconductor memory device that generates a program word line voltage applied to a word line of a memory cell.

일반적으로, EEPROM 및 플래쉬 메모리 등의 불휘발성 반도체 메모리 장치에 있어서, 데이터의 프로그램은 채널핫일렉트론(Channel Hot Electron, 이하, 'CHE'라 함) 또는 파울러-노드하임(Fowler-Nordheim, 이하, 'F-N'이라 함) 터널링 현상을 통하여 수행된다. 상기 CHE나 F-N 터널링에 의해, 플로팅 게이트에 전자가 주입됨으로써, 상기 메모리셀의 문턱전압(threshold voltage)가 변화되며, 이에 따라 메모리셀에 저장되는 데이터가 프로그램되게 된다.In general, in a nonvolatile semiconductor memory device such as an EEPROM and a flash memory, a program of data is performed by Channel Hot Electron (hereinafter referred to as' CHE ') or Fowler-Nordheim (hereinafter referred to as' F-N ') through tunneling. By CHE or F-N tunneling, electrons are injected into the floating gate, thereby changing a threshold voltage of the memory cell, thereby programming data stored in the memory cell.

이때, 고전압의 프로그램 워드라인 전압이 워드라인에 인가되어, 메모리셀이 프로그램된다. 그리고, 프로그램되는 메모리셀의 문턱전압의 균일성을 증대시키지 위하여, 메모리셀의 프로그램은 ISPP 방식으로 수행된다. 상기 ISPP 방식에 의하면, 상기 프로그램 워드라인 전압이 점진적으로 높아지면서, 메모리셀에 대한 프로그램이 반복적으로 수행된다.At this time, a high voltage program word line voltage is applied to the word line to program the memory cell. In order to increase the uniformity of the threshold voltage of the memory cell to be programmed, the memory cell is programmed in the ISPP method. According to the ISPP method, the program word line voltage is gradually increased, and the program for the memory cell is repeatedly performed.

한편, 최근에는 하나의 메모리셀의 문턱전압을 멀티레벨(multi-level)로 관리하는 멀티레벨 기술이 개발되었다. 상기 멀티레벨 기술에 의하면, 하나의 메모리셀에 4가지 이상의 데이터가 프로그램될 수 있다.On the other hand, recently, a multilevel technology for managing the threshold voltage of one memory cell at a multi-level has been developed. According to the multilevel technology, four or more types of data can be programmed in one memory cell.

도 1은 종래의 불휘발성 반도체 메모리 장치의 프로그램 워드라인 전압발생회로를 나타내는 도면이다. 도 1에 도시되는 프로그램 워드라인 전압발생회로(100)에서는, ISPP 카운터(110)에서 5개의 신호로 구성되는 스텝제어신호군(VSTEP<5:1>)이 발생된다. 그리고, 가중저항 브랜치(120)는 상기 스텝제어신호군(VSTEP<5:1>)에 의하여 순서적으로 전압레벨이 변화되는 비교전압(VCOM)을 발생한다. 상기 비교전압(VCOM)은 상기 스텝제어신호군(VSTEP<5:1>)의 논리조합에 의하여 생성되는 32단계의 전압레벨을 가진다. 그리고, 조절부(130)에서는, 상기 프로그램 워드라인 전압(VPW)이 상기 비교전압(VCOM)의 전압레벨에 대응하여 생성된다. 그러므로, 도 1의 프로그램 워드라인 전압발생회로(100)는 상기 프로그램 워드라인 전압(VPW)를 순서적으로 32단계의 전압레벨로 발생한다.1 is a diagram illustrating a program word line voltage generation circuit of a conventional nonvolatile semiconductor memory device. In the program word line voltage generation circuit 100 shown in FIG. 1, the step control signal group VSTEP <5: 1>, which consists of five signals, is generated at the ISPP counter 110. FIG. The weighting resistance branch 120 generates a comparison voltage VCOM in which voltage levels are sequentially changed by the step control signal group VSTEP <5: 1>. The comparison voltage VCOM has a voltage level of 32 steps generated by a logical combination of the step control signal group VSTEP <5: 1>. In the control unit 130, the program word line voltage VPW is generated corresponding to the voltage level of the comparison voltage VCOM. Therefore, the program word line voltage generation circuit 100 of FIG. 1 sequentially generates the program word line voltage VPW at a voltage level of 32 steps.

그런데, 도 1과 같은 종래의 프로그램 워드라인 전압발생회로(100)에서는, 프로그램하고자 하는 데이터의 종류에 관계없이, 프로그램 워드라인 전압(VPW)이 최하위 단계의 전압레벨부터 점진적으로 상승하게 된다. 그리고, 계속되는 프로그램 과정에서, 목표한 문턱전압에 도달한 메모리셀을 제외하기 위하여, 각 단계마다 프로그램 여부를 확인하기 위한 확인독출이 수행된다.However, in the conventional program word line voltage generation circuit 100 as shown in FIG. 1, the program word line voltage VPW gradually increases from the lowest voltage level regardless of the type of data to be programmed. In the subsequent program process, in order to exclude the memory cell that has reached the target threshold voltage, a read-out is performed to confirm whether or not the program is performed at each step.

따라서, 도 1과 같은 종래의 프로그램 워드라인 전압발생회로(100)에서는, 프로그램하고자 하는 데이터의 종류에 관계없이 최하위 단계의 전압레벨부터 최상위 목표 문턱전압까지 프로그램할 수 있는 단계까지 즉, 모든 단계에 걸쳐 프로그램과 확인독출이 반복적으로 수행되기 때문에, 데이터의 프로그램의 소요시간이 길게 된다는 문제점이 발생된다.
Therefore, in the conventional program word line voltage generation circuit 100 as shown in FIG. 1, regardless of the type of data to be programmed, from the lowest voltage level to the highest target threshold voltage, that is, at all stages. Since the program and the read-out are repeatedly performed, a problem arises that the required time of the data program becomes long.

본 발명의 목적은 종래의 프로그램 워드라인 전압발생회로의 문제점을 개선하기 위한 것으로서, 데이터 프로그램의 소요시간을 짧게 할 수 있도록 데이터의 종류에 따른 모드 별로 나누어서 프로그램하며, 각 모드의 시작단계와 종료단계를 제어할 수 있는 불휘발성 반도체 메모리 장치의 프로그램 워드라인 전압발생회로를 제공하는 데 있다.
An object of the present invention is to improve the problems of the conventional program word line voltage generation circuit, and to program by dividing the mode according to the type of data so as to shorten the time required for the data program, starting and ending steps of each mode The present invention provides a program word line voltage generation circuit of a nonvolatile semiconductor memory device capable of controlling.

상기와 같은 기술적 과제를 달성하기 위한 본 발명의 일면은 프로그램시에 메모리셀의 워드라인에 인가되는 프로그램 워드라인 전압을 발생하는 불휘발성 반도체 메모리 장치의 프로그램 워드라인 전압발생회로에 관한 것이다. 본 발명의 일면에 따른 프로그램 워드라인 전압발생회로는 소정의 클락신호의 클락에 응답하여 순서적으로 논리조합이 가변되는 스텝제어신호군을 발생하는 ISPP 카운터로서, 상 기 스텝제어신호군의 시작논리조합은 소정의 시작제어신호군에 의하여 제어되는 상기 ISPP 카운터; 상기 스텝제어신호군의 논리조합에 대응하여, 전압레벨이 가변되는 비교전압을 발생하되, 궁극적으로 상기 프로그램 워드라인 전압이 피드백되는 상기 가중저항브랜치; 소정의 펌핑 고전압을 조절하여 궁극적으로 상기 프로그램 워드라인 전압을 발생하는 조절부로서, 상기 프로그램 워드라인 전압은 상기 비교전압의 전압레벨에 의하여 제어되는 상기 조절부; 상기 메모리셀에 프로그램되는 데이터의 정보를 가지는 프로그램 데이터 정보에 대응하여 논리조합이 제어되는 상기 시작제어신호군과 소정의 종료제어신호군을 발생하는 시작/종료 제어부; 및 상기 종료제어신호에 대응하는 상기 스텝제어신호군의 논리조합을 감지하여, 소정의 클락중지신호를 발생하는 클락중지발생부로서, 상기 클락중지신호는 상기 ISPP 카운터에 제공되는 클락신호의 클락발생을 차단하는 상기 클락중지발생부를 구비한다.One aspect of the present invention for achieving the above technical problem relates to a program word line voltage generation circuit of a nonvolatile semiconductor memory device that generates a program word line voltage applied to a word line of a memory cell during programming. The program word line voltage generation circuit according to an aspect of the present invention is an ISPP counter for generating a step control signal group in which a logical combination is sequentially changed in response to a clock of a predetermined clock signal, and starting logic of the step control signal group. The combination may include: the ISPP counter controlled by a predetermined start control signal group; The weighting resistance branch generating a comparison voltage having a variable voltage level corresponding to the logical combination of the step control signal group, and ultimately fed back to the program word line voltage; An adjusting unit which adjusts a predetermined pumping high voltage and ultimately generates the program word line voltage, wherein the program word line voltage is controlled by a voltage level of the comparison voltage; A start / end control section for generating said start control signal group and a predetermined end control signal group in which a logical combination is controlled in response to program data information having information of data programmed into said memory cell; And a clock stop generator for detecting a logical combination of the step control signal group corresponding to the end control signal to generate a predetermined clock stop signal, wherein the clock stop signal is generated by a clock signal provided to the ISPP counter. It is provided with the clock stop generator for blocking.

본 발명과 본 발명의 동작상의 잇점 및 본 발명의 실시에 의하여 달성되는 목적을 충분히 이해하기 위해서는 본 발명의 바람직한 실시예를 예시하는 첨부 도면 및 첨부 도면에 기재된 내용을 참조하여야만 한다. 각 도면을 이해함에 있어서, 동일한 부재는 가능한 한 동일한 참조부호로 도시하고자 함에 유의해야 한다. 그리고, 본 발명의 요지를 불필요하게 흐릴 수 있다고 판단되는 공지 기능 및 구성에 대한 상세한 기술은 생략된다.In order to fully understand the present invention, the operational advantages of the present invention, and the objects achieved by the practice of the present invention, reference should be made to the accompanying drawings which illustrate preferred embodiments of the present invention and the contents described in the accompanying drawings. In understanding the drawings, it should be noted that like parts are intended to be represented by the same reference numerals as much as possible. Incidentally, detailed descriptions of well-known functions and configurations that are determined to unnecessarily obscure the subject matter of the present invention will be omitted.

이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예를 설명함으로써, 본 발명을 상세히 설명한다. Hereinafter, exemplary embodiments of the present invention will be described in detail with reference to the accompanying drawings.                     

도 2는 본 발명의 일실시예에 따른 불휘발성 반도체 메모리 장치의 프로그램 워드라인 전압발생회로(200)를 나타내는 도면이다. 도 2를 참조하면, 본 발명의 프로그램 워드라인 전압발생회로(200)는 ISPP 카운터(210), 가중저항브랜치(220), 조절부(230), 시작/종료 제어부(240) 및 클락중지발생부(250)를 구비한다.2 is a diagram illustrating a program word line voltage generation circuit 200 of a nonvolatile semiconductor memory device according to an embodiment of the present invention. Referring to FIG. 2, the program word line voltage generation circuit 200 of the present invention includes an ISPP counter 210, a weighting resistor branch 220, an adjustment unit 230, a start / end control unit 240, and a clock stop generation unit. 250.

상기 ISPP 카운터(210)는 순서적으로 논리조합이 가변되는 스텝제어신호군(VSTEPN<5:1>)을 발생한다. 상기 ISPP 카운터(210)는 시작/종료 제어부(240)에서 제공되는 시작제어신호군(VST<5:1>)에 의하여 시작전압을 가변할 수 있으며, 일정한 주기로 발생되는 클락신호(CLK)의 클락에 응답하여, 시작전압에서부터 논리조합이 순서적으로 가변된다. 여기서, 상기 스텝제어신호군(VSTEPN<5:1>)의 시작논리조합은 상기 시작/종료 제어부(240)에서 제공되는 시작제어신호군(VST<5:1>)에 의하여 제어된다. 바람직하기로는, 상기 스텝제어신호군(VSTEPN<5:1>)의 시작논리조합은 상기 시작제어신호군(VST<5:1>)의 논리조합과 일치한다. 상기 클락신호(CLK)를 생성하는 클락발생기(미도시)의 구성 및 작용은 당업자에게는 자명하므로, 본 명세서에서는, 그에 대한 구체적인 기술은 생략된다.The ISPP counter 210 generates a step control signal group VSTEPN <5: 1> whose logic combination is sequentially changed. The ISPP counter 210 may vary the start voltage by the start control signal group VST <5: 1> provided from the start / end control unit 240, and clock the clock signal CLK generated at a predetermined cycle. In response, the logical combination changes sequentially from the start voltage. Here, the start logic combination of the step control signal group VSTEPN <5: 1> is controlled by the start control signal group VST <5: 1> provided from the start / end control unit 240. Preferably, the start logical combination of the step control signal group VSTEPN <5: 1> matches the logical combination of the start control signal group VST <5: 1>. Since the structure and operation of the clock generator (not shown) for generating the clock signal CLK will be apparent to those skilled in the art, a detailed description thereof will be omitted herein.

상기 가중저항브랜치(220)는 상기 스텝제어신호군(VSTEPN<5:1>)의 논리조합에 대응하여, 전압레벨이 가변되는 비교전압(VCOM)을 발생한다. 그리고, 상기 가중저항브랜치(220)에는 상기 프로그램 워드라인 전압(VPW)이 피드백된다.The weighting resistance branch 220 generates a comparison voltage VCOM whose voltage level is variable in response to the logical combination of the step control signal group VSTEPN <5: 1>. The program word line voltage VPW is fed back to the weighting resistor branch 220.

상기 조절부(230)는 소정의 펌핑 고전압(VPIM)을 조절하여 궁극적으로 상기 프로그램 워드라인 전압(VPW)을 발생한다. 상기 펌핑 고전압(VIPM)은 일반적으로 고전압 발생기(미도시)에서 제공되는 전압으로서, 외부에서 제공되는 전원전압 (VCC)를 펌핑하여 발생되는 전압이다. 그리고, 상기 펌핑 고전압(VIPM)은 상기 프로그램 워드라인 전압(VPW)의 최고 전압보다 높은 전압레벨을 가진다. 상기 펌핑 고전압(VIPM)을 제공하는 고전압 발생기(미도시)의 구성 및 작용은 당업자에게는 자명하므로, 본 명세서에서는, 그에 대한 구체적인 기술은 생략된다.The controller 230 adjusts a predetermined pumping high voltage VPIM to ultimately generate the program word line voltage VPW. The pumping high voltage VIPM is a voltage provided by a high voltage generator (not shown), and is a voltage generated by pumping an externally supplied power supply voltage VCC. The pumping high voltage VIPM has a voltage level higher than the highest voltage of the program word line voltage VPW. The construction and operation of a high voltage generator (not shown) that provides the pumping high voltage VIPM will be apparent to those skilled in the art, and thus, a detailed description thereof will be omitted.

상기 조절부(230)는 구체적으로 아날로그 비교기(231) 및 피모스 트랜지스터(233)를 구비한다. 상기 아날로그 비교기(231)는 상기 비교전압(VCOM)을 소정의 기준전압(VREF)와 비교하며, 상기 비교전압(VCOM)의 전압레벨을 반영하는 제어신호(VCON)을 발생한다. 그리고, 상기 피모스 트랜지스터(233)는 상기 제어신호(VCOM)에 의하여 게이팅되어, 상기 프로그램 워드라인 전압(VPW)을 발생한다. 여기서, 상기 아날로그 비교기(231)의 풀업단자와 상기 피모스 트랜지스터(233)의 소스단자에는 상기 펌핑 고전압(VPIM)이 제공된다. 결과적으로, 상기 프로그램 워드라인 전압(VPW)은 상기 비교전압(VCOM)의 전압레벨에 의하여 제어된다.The controller 230 includes an analog comparator 231 and a PMOS transistor 233. The analog comparator 231 compares the comparison voltage VCOM with a predetermined reference voltage VREF and generates a control signal VCON reflecting the voltage level of the comparison voltage VCOM. The PMOS transistor 233 is gated by the control signal VCOM to generate the program word line voltage VPW. Here, the pumping high voltage VPIM is provided to the pull-up terminal of the analog comparator 231 and the source terminal of the PMOS transistor 233. As a result, the program word line voltage VPW is controlled by the voltage level of the comparison voltage VCOM.

상기 시작/종료 제어부(240)는 상기 시작제어신호군(VST<5:1>)과 소정의 종료제어신호군(VSP<5:1>)을 발생하여, 각각 상기 ISPP 카운터(210)과 상기 클락중지발생부(250)으로 제공한다. 상기 시작제어신호군(VST<5:1>)과 상기 종료제어신호군(VSP<5:1>)은 '프로그램 데이터 정보(INPGM)'에 대응하여 논리조합이 제어된다. 여기서, 상기 '프로그램 데이터 정보(INPGM)'는 상기 프로그램 워드라인 전압(VPW)을 이용하여, 프로그램하고자하는 메모리셀(미도시)에 프로그램되는 데이터의 정보를 가진다.The start / end control unit 240 generates the start control signal group VST <5: 1> and a predetermined end control signal group VSP <5: 1>, respectively, so that the ISPP counter 210 and the Provided to the clock stop generator 250. The combination of the start control signal group VST <5: 1> and the end control signal group VSP <5: 1> is controlled in response to the 'program data information INPGM'. Here, the 'program data information INPGM' has information of data programmed in a memory cell (not shown) to be programmed using the program word line voltage VPW.

또한, 상기 시작제어신호군(VST<5:1>)과 소정의 종료제어신호군(VSP<5:1>)은 전기적으로 가변될 수 있다. 이와 같은, 상기 시작제어신호군(VST<5:1>)과 소정의 종료제어신호군(VSP<5:1>)의 제어를 위하여, 상기 시작/종료 제어부(240)에 전기퓨즈(미도시) 등을 내장하는 것이 바람직하다. 상기 전기퓨즈 등을 내장하는 시작/종료 제어부(240)의 구성 및 작용은 당업자에게는 자명하므로, 본 명세서에서는, 그에 대한 구체적인 기술은 생략된다.Further, the start control signal group VST <5: 1> and the predetermined end control signal group VSP <5: 1> may be electrically variable. In order to control the start control signal group VST <5: 1> and the predetermined end control signal group VSP <5: 1> as described above, an electric fuse (not shown) is provided to the start / end control unit 240. ) Is preferably incorporated. Since the construction and operation of the start / end control unit 240 incorporating the electric fuse and the like will be apparent to those skilled in the art, a detailed description thereof will be omitted herein.

본 발명의 프로그램 워드라인 전압 발생회로에 의하면, 시작전압과 종료전압이 사용자의 의도에 따라 임의로 트리밍(trimming)될 수 있다. 그러므로, 본 발명의 불휘발성 반도체 메모리 장치는 트리밍을 위한 별도의 회로를 필요로 하지 않는다.According to the program word line voltage generation circuit of the present invention, the start voltage and the end voltage can be arbitrarily trimmed according to the user's intention. Therefore, the nonvolatile semiconductor memory device of the present invention does not need a separate circuit for trimming.

도 3은 도 2의 가중저항브랜치(220)를 자세히 나타내는 도면이다. 도 3을 참조하면, 상기 가중저항브랜치(220)는 풀업단(NPUL), 출력단(NOUT), 외부전압단(NEX), 스텝저항군(221) 및 기준저항군(225)을 가진다.3 is a view illustrating in detail the weighting resistance branch 220 of FIG. Referring to FIG. 3, the weighting resistance branch 220 has a pull-up terminal NPUL, an output terminal NOUT, an external voltage terminal NEX, a step resistance group 221, and a reference resistance group 225.

상기 풀업단(NPUL)은 상기 프로그램 워드라인 전압(PW)이 인가된다. 그리고, 상기 출력단(NOUT)을 통하여, 상기 비교전압(VCOM)이 발생된다. 상기 외부전압단(NEX)에는 소정의 외부전압이 인가된다. 바람직하기로는, 상기 외부전압은 접지전압(VSS)이다.The program word line voltage PW is applied to the pull-up terminal NPUL. In addition, the comparison voltage VCOM is generated through the output terminal NOUT. A predetermined external voltage is applied to the external voltage terminal NEX. Preferably, the external voltage is a ground voltage VSS.

상기 스텝저항군(221)은 상기 풀업단(NPUL)과 상기 출력단(NOUT) 사이에 형성된다. 상기 스텝저항군(221)은 상기 스텝제어신호군(VSTEPN<5:1>)의 논리조합에 의하여 실질적인 저항값이 제어된다. 도 3에서는 상기 스텝저항군(221)의 실질적인 저항값은 합은 참조부호 Ra로 도시된다. The step resistance group 221 is formed between the pull-up terminal NPUL and the output terminal NOUT. In the step resistance group 221, a substantial resistance value is controlled by a logical combination of the step control signal group VSTEPN <5: 1>. In FIG. 3, the sum of the resistance values of the step resistance group 221 is represented by the reference numeral Ra.                     

상기 기준저항군(225)은 상기 출력단(NOUT)과 상기 외부전압단(NEX) 사이에 형성된다. 도 3에서는 상기 기준저항군(225)의 실질적인 저항값은 합은 참조부호 Rb로 도시된다.The reference resistance group 225 is formed between the output terminal NOUT and the external voltage terminal NEX. In FIG. 3, the actual resistance value of the reference resistance group 225 is represented by the sum Rb.

이때, 상기 프로그램 워드라인 전압(VPW)은 (수학식 1)과 같다.In this case, the program word line voltage VPW is expressed by Equation 1 below.

VPW=VREF*(1+(Ra+Rs)/Rb)VPW = VREF * (1+ (Ra + Rs) / Rb)

즉, 상기 프로그램 워드라인 전압(VPW)의 레벨은 상기 Rb에 대한 (Ra+Rs)의 비에 따라 결정된다.That is, the level of the program word line voltage VPW is determined according to the ratio of (Ra + Rs) to the Rb.

따라서, 도 3에 도시되는 바와 같은 가중저항브랜지(220)에 의하면, 상기 비교전압(VCOM)의 레벨은 상기 스텝제어신호군(VSTEPN<4:1>)의 논리조합에 대응하여, 소정의 시작전압(VST)에서 종료전압(VTR) 사이에서 가변된다. 이때, 상기 비교전압(VCOM)의 시작전압(VST) 및 종료전압(VTR)은 궁극적으로 상기 시작/종료 제어부(240)로부터 제공되는 상기 시작제어신호군(VST<5:1>)과 상기 종료제어신호군(VSP<5:1>)의 논리조합에 의하여 제어된다.Therefore, according to the weighted resistance branch 220 as shown in FIG. 3, the level of the comparison voltage VCOM corresponds to a logical combination of the step control signal group VSTEPN <4: 1>. It varies between the start voltage VST and the end voltage VTR. At this time, the start voltage VST and the end voltage VTR of the comparison voltage VCOM are ultimately provided with the start control signal group VST <5: 1> provided from the start / end control unit 240 and the end. It is controlled by the logical combination of the control signal groups VSP <5: 1>.

도 4는 본 발명의 일실시예에 따른 불휘발성 반도체 메모리 장치의 프로그램 워드라인 전압 발생회로의 효과를 설명하기 위한 도면이다.4 is a diagram for describing an effect of a program word line voltage generation circuit of a nonvolatile semiconductor memory device according to an exemplary embodiment of the present invention.

도 4에서 알 수 있듯이, 본 발명의 프로그램 워드라인 전압 발생회로에 의하면, 각 모드별로 프로그램 워드라인 전압(VPW)의 시작전압 및 종료전압이 달리 제어될 수 있다. 여기서, 각 모드는 프로그램되는 데이터의 정보에 따른다, 본 명세서에서는, 도 5에 도시되는 바와 같이, 소거상태('11')에서의 메모리셀의 문턱전압 이 가장 낮고, 모드 1('10' 프로그램 상태) , 모드 2('01' 프로그램 상태), 모드 3('00' 프로그램 상태)의 순으로 문턱전압이 증가하는 것으로 가정한다.As can be seen in Figure 4, according to the program word line voltage generation circuit of the present invention, the start voltage and the end voltage of the program word line voltage VPW can be controlled differently for each mode. Here, each mode depends on the information of the data to be programmed. In this specification, as shown in FIG. 5, the threshold voltage of the memory cell in the erase state '11' is the lowest, and the mode 1 ('10' program) is shown. It is assumed that the threshold voltage increases in the order of state), mode 2 ('01' program state), and mode 3 ('00' program state).

먼저, 본 발명의 프로그램 워드라인 전압 발생회로을 이용하여, 데이터 프로그램을 수행하기 이전에, 프로그램될 메모리셀이 목표로하는 데이터값에 따라 각 모드별로 분류된다.First, using the program word line voltage generation circuit of the present invention, before performing a data program, the memory cells to be programmed are classified according to each mode according to a data value targeted.

모드 1으로 프로그램할 메모리셀은, 5단계부터 13단계 사이의 전압레벨로 제어되는 상기 프로그램 워드라인 전압(VPW)에 의하여 각 단계별로 프로그램과 확인독출을 반복하여 프로그램된다. 이때, 각 단계별로 확인 독출을 반복하므로 문턱전압의 균일성이 유지되며, 목표로 하는 데이터 값을 만족하는 문턱전압에 도달하기만 하면, 이 모드의 최종단계인 13단계에 까지 이르기 이전에라도 모드 1의 프로그램이 종료될 수 있다.The memory cell to be programmed in the mode 1 is programmed by repeating the program and the confirmation read in each step by the program word line voltage VPW controlled by the voltage level between 5 and 13 steps. At this time, since the check reading is repeated in each step, the uniformity of the threshold voltage is maintained, and as long as the threshold voltage that satisfies the target data value is reached, even before the final step of this mode, step 13 is reached. The program can be terminated.

또한, 모드 2로 프로그램할 메모리셀은, 9단계부터 17단계 사이의 전압레벨로 제어되는 상기 프로그램 워드라인 전압(VPW)에 의하여 프로그램된다. 이때, 각 단계별로 확인 독출을 반복하므로 문턱전압의 균일성이 유지되며, 목표로 하는 데이터 값을 만족하는 문턱전압에 도달하기만 하면, 이 모드의 최종단계인 17단계에 까지 이르기 이전에라도 모드 2의 프로그램이 종료될 수 있다.In addition, the memory cell to be programmed in the mode 2 is programmed by the program word line voltage VPW controlled to a voltage level between 9 and 17 steps. At this time, since the read-out is repeated for each step, the uniformity of the threshold voltage is maintained, and as long as the threshold voltage that satisfies the target data value is reached, mode 2 even before the final stage of this mode is reached to step 17 The program can be terminated.

그리고, 모드 3로 프로그램할 메모리셀은, 9단계, 17단계, 25단계의 전압레벨로 순차적으로 제어되는 상기 프로그램 워드라인 전압(VPW)에 의하여 프로그램된다. 이때, 목표로한 데이터값으로 프로그램이 수행되었는지를 확인하는 확인독출은 최종단계인 25단계에서 수행하면 가능하다. 만약, 불량(fail)으로 판명되는 경우에 는, 상기 25단계를 반복적으로 수행함으로써, 목표로 하는 데이터값의 프로그램이 가능하다.The memory cell to be programmed in the mode 3 is programmed by the program word line voltage VPW sequentially controlled at voltage levels of steps 9, 17, and 25. In this case, the confirmation reading for confirming whether the program is performed with the target data value can be performed in the final step 25. If it turns out to be a failure, it is possible to program the target data value by repeatedly performing the above 25 steps.

결과적으로, 본 발명의 프로그램 워드라인 전압 발생회로에 의하면, 각 모드별로 프로그램 워드라인 전압(VPW)의 시작전압(VST) 및 종료전압(VTR)이 적절히 제어할 수 있다.As a result, according to the program word line voltage generation circuit of the present invention, the start voltage VST and the end voltage VTR of the program word line voltage VPW can be appropriately controlled for each mode.

따라서, 본 발명의 프로그램 워드라인 전압 발생회로에 의하면, 1단계부터 최상위 목표 문턱전압까지 프로그램할 수 있는 25단계의 레벨을 가지는 프로그램 워드라인 전압(VPW)으로 메모리셀에 대한 프로그램이 수행되며, 또한, 각 단계마다 확인독출인 수행되는 종래기술에 비하여, 프로그램 속도가 현저히 개선될 수 있다.Therefore, according to the program word line voltage generation circuit of the present invention, a program for a memory cell is performed with a program word line voltage VPW having a level of 25 levels that can be programmed from step 1 to the highest target threshold voltage. Compared to the prior art in which each step is checked and read, the program speed can be significantly improved.

예를 들면, 1워드(word) 16비트 중 소거상태가 4비트, 모드 1, 모드2, 모드 3이 각각 4비트씩이고, 동시에 프로그램할 수 있는 비트수가 4비트라고 가정하자. 그러면, 종래의 프로그램 워드라인 전압 발생회로에 의하면, 모드의 구분없이 프로그램할 비트수가 12비트이므로, 1단계부터 25단계까지의 프로그램이 3회 반복수행된다. 따라서, 종래의 프로그램 워드라인 전압 발생회로에 의하면, 전체적으로 75회의 프로그램과 75회의 확인독출이 수행된다.For example, suppose that the erase state is 4 bits, the mode 1, the mode 2, and the mode 3 are each 4 bits among 16 bits of one word, and the number of bits that can be programmed simultaneously is 4 bits. Then, according to the conventional program word line voltage generation circuit, since the number of bits to be programmed without any mode is 12 bits, the program of steps 1 to 25 is repeatedly executed three times. Therefore, according to the conventional program word line voltage generation circuit, 75 programs and 75 confirmation reads are performed as a whole.

반면에, 본 발명의 프로그램 워드라인 전압 발생회로에 의하면, 모드 1에 대해서는 5단계부터 13단계까지의 9단계의 프로그램 및 확인독출이, 모드 2에 대해서는 9단계부터 17단계까지의 9단계의 프로그램 및 확인독출이, 그리고, 모드 3에 대해서는 9, 17, 25단계를 순차적으로 프로그램하고, 최종적으로 1회의 확인독출이 수행된다. 그러므로, 본 발명의 프로그램 워드라인 전압 발생회로에 의하면, 총21 회의 프로그램과 19회의 확인독출이 수행되므로, 프로그램 시간이 현저히 단축된다.On the other hand, according to the program word line voltage generation circuit of the present invention, in the mode 1, 9 stages of program and confirmation read from 5 stages to 13 stages, and in mode 2, 9 stages of program from 9 stages to 17 stages And confirmation reading, and for mode 3, steps 9, 17, and 25 are sequentially programmed, and finally confirmation reading is performed. Therefore, according to the program word line voltage generation circuit of the present invention, since 21 programs in total and 19 confirmation reads are performed, the program time is significantly shortened.

본 발명은 도면에 도시된 일 실시예를 참고로 설명되었으나 이는 예시적인 것에 불과하며, 본 기술 분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시예가 가능하다는 점을 이해할 것이다. 따라서, 본 발명의 진정한 기술적 보호 범위는 첨부된 등록청구범위의 기술적 사상에 의해 정해져야 할 것이다.
Although the present invention has been described with reference to one embodiment shown in the drawings, this is merely exemplary, and those skilled in the art will understand that various modifications and equivalent other embodiments are possible therefrom. Therefore, the true technical protection scope of the present invention will be defined by the technical spirit of the appended claims.

상기와 같은 본 발명의 불휘발성 반도체 메모리 장치에서의 프로그램 워드라인 전압발생회로에서는, 가중저항브랜치에 프로그램되는 메모리셀의 데이터값의 모드에 따라, 가변되는 저항이 포함된다. 그러므로, 본 발명의 프로그램 워드라인 전압 발생회로에 의하면, 각 모드별로 프로그램 워드라인 전압(VPW)의 시작전압 및 종료전압이 적절히 제어할 수 있다.In the program word line voltage generation circuit in the nonvolatile semiconductor memory device of the present invention as described above, a resistor that varies according to the mode of the data value of the memory cell programmed in the weighting resistor branch is included. Therefore, according to the program word line voltage generation circuit of the present invention, the start voltage and the end voltage of the program word line voltage VPW can be appropriately controlled for each mode.

따라서, 본 발명의 프로그램 워드라인 전압 발생회로에 의하면, 프로그램은 데이터 종류에 따라 각각의 모드로 나누어져 수행될 수 있으며, 또한, 각 모드 별로 시작전압과 종료전압이 적절히 제어될 수 있다. 그러므로, 본 발명의 프로그램 워드라인 전압 발생회로에 의하면, 프로그램과 확인독출을 반복하는 ISPP 프로그램의 스텝핑 단계가 축소될 수 있다. 즉, 본 발명의 프로그램 워드라인 전압 발생회로에 의하면, 프로그램하는 문턱전압의 균일성을 유지하기 위하여 수행되는 프로그 램의 단계가 축소되며, 또한, 확인독출단계가 축소될 수 있다. 따라서, 본 발명의 프로그램 워드라인 전압 발생회로에 의하면, 데이터 프로그램의 소요시간이 현저히 짧아진다.Therefore, according to the program word line voltage generation circuit of the present invention, the program can be divided into each mode according to the data type, and the start voltage and the end voltage can be appropriately controlled for each mode. Therefore, according to the program word line voltage generation circuit of the present invention, the stepping step of the ISPP program which repeats the program and the read-out can be reduced. That is, according to the program word line voltage generation circuit of the present invention, the steps of the program performed to maintain the uniformity of the threshold voltage to be programmed can be reduced, and the read-out step can be reduced. Therefore, according to the program word line voltage generation circuit of the present invention, the time required for the data program is significantly shortened.

Claims (5)

프로그램시에 메모리셀의 워드라인에 인가되는 프로그램 워드라인 전압을 발생하는 불휘발성 반도체 메모리 장치의 프로그램 워드라인 전압발생회로에 있어서,In the program word line voltage generation circuit of a nonvolatile semiconductor memory device which generates a program word line voltage applied to a word line of a memory cell at the time of programming, 소정의 클락신호의 클락에 응답하여 순서적으로 논리조합이 가변되는 스텝제어신호군을 발생하는 ISPP 카운터로서, 상기 스텝제어신호군의 시작논리조합은 소정의 시작제어신호군에 의하여 제어되는 상기 ISPP 카운터;An ISPP counter for generating a step control signal group in which a logical combination is sequentially changed in response to a clock of a predetermined clock signal, wherein the start logic combination of the step control signal group is controlled by the predetermined start control signal group; counter; 상기 스텝제어신호군의 논리조합에 대응하여, 전압레벨이 가변되는 비교전압을 발생하되, 궁극적으로 상기 프로그램 워드라인 전압이 피드백되는 상기 가중저항브랜치;The weighting resistance branch generating a comparison voltage having a variable voltage level corresponding to the logical combination of the step control signal group, and ultimately fed back to the program word line voltage; 소정의 펌핑 고전압을 조절하여 궁극적으로 상기 프로그램 워드라인 전압을 발생하는 조절부로서, 상기 프로그램 워드라인 전압은 상기 비교전압의 전압레벨에 의하여 제어되는 상기 조절부;An adjusting unit which adjusts a predetermined pumping high voltage and ultimately generates the program word line voltage, wherein the program word line voltage is controlled by a voltage level of the comparison voltage; 상기 메모리셀에 프로그램되는 데이터의 정보를 가지는 프로그램 데이터 정보에 대응하여 논리조합이 제어되는 상기 시작제어신호군과 소정의 종료제어신호군을 발생하는 시작/종료 제어부; 및A start / end control section for generating said start control signal group and a predetermined end control signal group in which a logical combination is controlled in response to program data information having information of data programmed into said memory cell; And 상기 종료제어신호에 대응하는 상기 스텝제어신호군의 논리조합을 감지하여, 소정의 클락중지신호를 발생하는 클락중지발생부로서, 상기 클락중지신호는 상기 ISPP 카운터에 제공되는 클락신호의 클락발생을 차단하는 상기 클락중지발생부를 를 구비하는 것을 특징으로 하는 불휘발성 반도체 메모리 장치의 프로그램 워드라 인 전압발생회로.A clock stop generator for detecting a logical combination of the step control signal group corresponding to the end control signal to generate a predetermined clock stop signal, wherein the clock stop signal prevents clock generation of the clock signal provided to the ISPP counter. And a clock stop generator for blocking the program word line voltage generation circuit of the nonvolatile semiconductor memory device. 제1 항에 있어서, 상기 조절부는The method of claim 1, wherein the control unit 상기 비교전압을 소정의 기준전압와 비교하며, 상기 비교전압의 전압레벨을 반영하는 제어신호를 발생하는 아날로그 비교기; 및An analog comparator comparing the comparison voltage with a predetermined reference voltage and generating a control signal reflecting the voltage level of the comparison voltage; And 상기 제어신호에 의하여 게이팅되어, 상기 프로그램 워드라인 전압을 발생하는 피모스 트랜지스터를 구비하는 것을 특징으로 하는 불휘발성 반도체 메모리 장치의 프로그램 워드라인 전압발생회로.And a PMOS transistor gated by the control signal to generate the program word line voltage. 제1 항에 있어서, 상기 가중저항브랜치는The method of claim 1, wherein the weighting resistance branch 궁극적으로 상기 프로그램 워드라인 전압이 인가되는 풀업단;A pull-up stage to which the program word line voltage is ultimately applied; 궁극적으로 상기 비교전압을 발생하는 출력단;An output stage that ultimately generates the comparison voltage; 소정의 외부전압이 인가되는 외부전압단;An external voltage terminal to which a predetermined external voltage is applied; 상기 풀업단과 상기 출력단 사이에 형성되는 스텝저항군; 및A step resistor group formed between the pull-up end and the output end; And 상기 출력단과 상기 외부전압단 사이에 형성되는 기준저항군을 가지며,Has a reference resistance group formed between the output terminal and the external voltage terminal, 상기 스텝저항군은 상기 스텝제어신호군의 논리조합에 의하여 실질적인 저항값이 제어되는 것을 특징으로 하는 불휘발성 반도체 메모리 장치의 프로그램 워드라인 전압발생회로.And said step resistance group is controlled by a logical combination of said step control signal group. 제3 항에 있어서, 상기 외부전압은The method of claim 3, wherein the external voltage is 접지전압인 것을 특징으로 하는 불휘발성 반도체 메모리 장치의 프로그램 워드라인 전압발생회로.A program word line voltage generation circuit of a nonvolatile semiconductor memory device, characterized in that the ground voltage. 제1 항에 있어서, 상기 시작제어신호군과 상기 종료제어신호군은The method of claim 1, wherein the start control signal group and the end control signal group 전기적으로 가변될 수 있는 것을 특징으로 하는 불휘발성 반도체 메모리 장치의 프로그램 워드라인 전압발생회로.A program word line voltage generation circuit of a nonvolatile semiconductor memory device, which is electrically variable.
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