KR20060066429A - Dual damascene process - Google Patents

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KR20060066429A KR1020040105026A KR20040105026A KR20060066429A KR 20060066429 A KR20060066429 A KR 20060066429A KR 1020040105026 A KR1020040105026 A KR 1020040105026A KR 20040105026 A KR20040105026 A KR 20040105026A KR 20060066429 A KR20060066429 A KR 20060066429A
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Abstract

듀얼 다마신 공정을 개시한다. 이 공정에 따르면 먼저, 반도체 기판 상에 제 1 식각 저지막, 제 1 층간절연막, 제 2 식각 저지막을 순차적으로 적층한다. 상기 제 2 식각 저지막 상에 비아홀을 정의하는 제 1 개구부를 갖는 제 1 마스크 패턴을 형성한다. 상기 제 1 마스크 패턴을 이용하여 상기 제 1 개구부에 의해 노출되는 상기 제 2 식각 저지막에 대해 산소플라즈마 처리한다. 상기 제 1 마스크 패턴을 제거한다. 제 2 층간절연막을 적층한다. 상기 제 2 층간절연막 상에 상기 비아홀과 중첩되는 그루브를 정의하는 제 2 개구부를 갖는 제 2 마스크 패턴을 형성한다. 상기 제 2 마스크 패턴을 식각 마스크로 이용하여, 상기 제 2 층간절연막, 상기 산소플라즈마처리된 제 2 식각 저지막 및 상기 제 1 층간절연막을 식각하여 제 2 식각 저지막과 제 1 식각 저지막을 노출시킨다. 상기 제 2 마스크 패턴을 제거한다. 상기 노출된 제 1 식각 저지막과 제 2 식각 저지막을 제거하여 비아홀과 그루브를 형성한다. 도전막을 형성하여 상기 비아홀과 상기 그루브를 채운다. 그리고 상기 도전막에 대해 평탄화 공정을 진행하여 상기 제 2 층간절연막을 노출시킨다.

Figure 112004058651856-PAT00001

듀얼 다마신 공정, 산소 플라즈마 처리

A dual damascene process is disclosed. According to this process, first, a first etch stop film, a first interlayer insulating film, and a second etch stop film are sequentially stacked on a semiconductor substrate. A first mask pattern having a first opening defining a via hole is formed on the second etch stop layer. Oxygen plasma treatment is performed on the second etch stop layer exposed by the first opening using the first mask pattern. The first mask pattern is removed. A second interlayer insulating film is laminated. A second mask pattern having a second opening defining a groove overlapping the via hole is formed on the second interlayer insulating layer. By using the second mask pattern as an etch mask, the second interlayer insulating layer, the oxygen-etched second etch stop layer, and the first interlayer insulating layer are etched to expose a second etch stop layer and a first etch stop layer. . The second mask pattern is removed. The exposed first etch stop layer and the second etch stop layer are removed to form via holes and grooves. A conductive film is formed to fill the via hole and the groove. The planarization process is performed on the conductive film to expose the second interlayer insulating film.

Figure 112004058651856-PAT00001

Dual damascene process, oxygen plasma treatment

Description

듀얼 다마신 공정{Dual damascene process}Dual damascene process

도 1은 종래 기술에 따른 듀얼 다마신 공정의 한 과정을 나타내는 공정 단면도이다. 1 is a process cross-sectional view showing one process of a dual damascene process according to the prior art.

도 2 내지 도 6은 본 발명의 일 실시예에 따른 듀얼 다마신 공정을 순차적으로 나타내는 공정 단면도들이다. 2 to 6 are cross-sectional views sequentially illustrating a dual damascene process according to an exemplary embodiment of the present invention.

본 발명은 반도체 제조 방법에 관한 것으로, 더욱 상세하게는 듀얼 다마신 공정에 관한 것이다. The present invention relates to a semiconductor manufacturing method, and more particularly to a dual damascene process.

일반적으로 반도체 배선 형성시 널리 사용되는 금속으로는 텅스텐, 알루미늄, 및 구리등이 있다. 구리는 텅스텐과 알루미늄에 비하여 비저항이 작으며 신뢰성이 우수한 배선 재료이다. 따라서, 반도체 배선을 구리로 대체하려는 연구가 활발히 진행되고 있다. In general, tungsten, aluminum, copper, and the like are widely used in forming a semiconductor wiring. Copper is a wiring material with low specific resistance and excellent reliability compared to tungsten and aluminum. Therefore, studies are being actively conducted to replace semiconductor wiring with copper.

한편, 구리는 텅스텐과 알루미늄과는 달리 건식 식각에 의한 배선 형성이 어려운 재료이다. 따라서, 건식 식각 공정을 거치지 않으면서 구리로 콘택플러그와 배선을 동시에 형성할 수 있는 방법에 관하여 활발히 연구되고 있으며, 이러한 공 정을 듀얼 다마신(dual damascene) 공정이라고 한다. 듀얼 다마신 공정에서는 콘택홀과 배선을 동시에 형성하며, 층간 절연막에 콘택홀과 배선 형성 영역을 미리 형성하고, 구리를 적층한 후 CMP 공정으로 평탄화하여 완성한다.On the other hand, unlike tungsten and aluminum, copper is a material difficult to form wiring by dry etching. Therefore, there is an active research into a method for forming contact plugs and wires simultaneously with copper without going through a dry etching process. This process is called a dual damascene process. In the dual damascene process, contact holes and wirings are simultaneously formed, contact hole and wiring formation regions are formed in advance in an interlayer insulating film, copper is laminated, and then planarized by a CMP process.

듀얼 다마신 공정을 위한 듀얼 다마신 구조를 형성하는 종래의 방법은 다음과 같다.The conventional method of forming the dual damascene structure for the dual damascene process is as follows.

도 1은 종래 기술에 따른 듀얼 다마신 공정의 한 과정을 나타내는 공정 단면도이다. 1 is a process cross-sectional view showing one process of a dual damascene process according to the prior art.

도 1을 참조하면, 반도체 기판(1) 상에 제 1 식각저지막(3), 제 1 층간절연막(5), 제 2 식각 저지막(7) 및 제 2 층간절연막(9)을 차례로 적층한다. 포토레지스트 패턴을 이용하여 상기 제 2 층간절연막(9), 상기 제 2 식각 저지막(7) 및 상기 제 1 층간절연막(5)을 차례로 식각하여 임시비아홀(11)을 형성한다. Referring to FIG. 1, a first etch stop film 3, a first interlayer insulating film 5, a second etch stop film 7, and a second interlayer insulating film 9 are sequentially stacked on the semiconductor substrate 1. . The temporary via hole 11 is formed by sequentially etching the second interlayer insulating layer 9, the second etch stop layer 7, and the first interlayer insulating layer 5 using a photoresist pattern.

후속으로, 도시하지는 않았지만, 상기 임시 비아홀(11)과 중첩되는 그루브를 형성하기 위한 포토레지스트 패턴을 이용하여 상기 제 2 층간절연막(9)을 식각하여 임시 그루브를 형성한다. 그리고 상기 임시 그루브와 상기 임시비아홀(11)에 의해 각각 노출되는 상기 제 2 식각 저지막(7)과 상기 제 1 식각 저지막(3)을 제거하여 그루브와 비아홀을 형성한다. 후속으로 구리막을 형성하고 평탄화한다. Subsequently, although not shown, the second interlayer insulating layer 9 is etched using a photoresist pattern for forming a groove overlapping the temporary via hole 11 to form a temporary groove. The second etch stop layer 7 and the first etch stop layer 3 exposed by the temporary grooves and the temporary via holes 11 are removed to form grooves and via holes. Subsequently, a copper film is formed and planarized.

상기 종래 기술에 따르면, 임시그루브를 형성하기 위한 포토레지스트 패턴 형성 공정에서 포토레지스트막이 상기 임시비아홀(11) 안에 들어가게 된다. 상기 임시 비아홀(11) 안의 상기 포토레지스트막은 후속의 현상 공정에서도 완전히 제거되지 못하고 브릿지등의 여러 문제를 야기한다. 또한 상기 종래 기술에 따르면, 상 기 제 1 층간절연막(9)과 상기 제 1 층간절연막(5)을 연속적으로 식각하여 상기 임시비아홀(11)을 정확하게 형성하는 것은 상기 층간절연막들(5, 9)의 두께가 두꺼울수록 쉽지 않다. 반도체가 고집적화되며, 가로세로비(aspect ratio)가 증가할수록 상기 문제점은 더욱 커진다. According to the prior art, a photoresist film is introduced into the temporary via hole 11 in a photoresist pattern forming process for forming a temporary groove. The photoresist film in the temporary via hole 11 is not completely removed even in a subsequent development process and causes various problems such as a bridge. In addition, according to the related art, the first interlayer insulating film 9 and the first interlayer insulating film 5 are continuously etched to accurately form the temporary via hole 11. The thicker the thickness is, the easier it is. As semiconductors become highly integrated, and the aspect ratio increases, the problem becomes greater.

따라서, 본 발명의 기술적 과제는, 상기 문제점을 해결할 수 있으며 좋은 프로파일을 갖는 듀얼 다마신 홀을 형성할 수 있는, 듀얼 다마신 공정을 제공하는데 있다. Accordingly, the technical problem of the present invention is to provide a dual damascene process, which can solve the above problems and form a dual damascene hole having a good profile.

상기 기술적 과제를 달성하기위한, 본 발명에 따른 듀얼 다마신 공정은 다음과 같다. 먼저, 반도체 기판 상에 제 1 식각 저지막, 제 1 층간절연막, 제 2 식각 저지막을 순차적으로 적층한다. 상기 제 2 식각 저지막 상에 비아홀을 정의하는 제 1 개구부를 갖는 제 1 마스크 패턴을 형성한다. 상기 제 1 마스크 패턴을 이용하여 상기 제 1 개구부에 의해 노출되는 상기 제 2 식각 저지막에 대해 산소플라즈마 처리한다. 상기 제 1 마스크 패턴을 제거한다. 제 2 층간절연막을 적층한다. 상기 제 2 층간절연막 상에 상기 비아홀과 중첩되는 그루브를 정의하는 제 2 개구부를 갖는 제 2 마스크 패턴을 형성한다. 상기 제 2 마스크 패턴을 식각 마스크로 이용하여, 상기 제 2 층간절연막, 상기 산소플라즈마처리된 제 2 식각 저지막 및 상기 제 1 층간절연막을 식각하여 제 2 식각 저지막과 제 1 식각 저지막을 노출시킨다. 상기 제 2 마스크 패턴을 제거한다. 상기 노출된 제 1 식각 저지막과 제 2 식각 저지막 을 제거하여 비아홀과 그루브를 형성한다. 도전막을 형성하여 상기 비아홀과 상기 그루브를 채운다. 그리고 상기 도전막에 대해 평탄화 공정을 진행하여 상기 제 2 층간절연막을 노출시킨다. In order to achieve the above technical problem, the dual damascene process according to the present invention is as follows. First, a first etch stop layer, a first interlayer insulating layer, and a second etch stop layer are sequentially stacked on a semiconductor substrate. A first mask pattern having a first opening defining a via hole is formed on the second etch stop layer. Oxygen plasma treatment is performed on the second etch stop layer exposed by the first opening using the first mask pattern. The first mask pattern is removed. A second interlayer insulating film is laminated. A second mask pattern having a second opening defining a groove overlapping the via hole is formed on the second interlayer insulating layer. By using the second mask pattern as an etch mask, the second interlayer insulating layer, the oxygen-etched second etch stop layer, and the first interlayer insulating layer are etched to expose a second etch stop layer and a first etch stop layer. . The second mask pattern is removed. The exposed first etch stop layer and the second etch stop layer are removed to form via holes and grooves. A conductive film is formed to fill the via hole and the groove. The planarization process is performed on the conductive film to expose the second interlayer insulating film.

이하, 첨부한 도면들을 참조하여 본 발명의 바람직한 실시예를 상세히 설명하기로 한다. 그러나, 본 발명은 여기서 설명되어지는 실시예에 한정되지 않고 다른 형태로 구체화될 수도 있다. 오히려, 여기서 소개되는 실시예는 개시된 내용이 철저하고 완전해질 수 있도록 그리고 당업자에게 본 발명의 사상이 충분히 전달될 수 있도록 하기 위해 제공되어지는 것이다. 층이 다른 층 또는 기판 상에 있다고 언급되어지는 경우에 그것은 다른 층 또는 기판 상에 직접 형성될 수 있거나 또는 그들 사이에 제 3의 층이 개재될 수도 있다. 도면들에 있어서, 층 및 영역들의 두께는 명확성을 기하기 위하여 과장되어진 것이다. 명세서 전체에 걸쳐서 동일한 참조번호로 표시된 부분들은 동일한 구성요소들을 나타낸다.Hereinafter, exemplary embodiments of the present invention will be described in detail with reference to the accompanying drawings. However, the present invention is not limited to the embodiments described herein but may be embodied in other forms. Rather, the embodiments introduced herein are provided to ensure that the disclosed subject matter is thorough and complete, and that the spirit of the present invention to those skilled in the art will fully convey. If it is mentioned that the layer is on another layer or substrate it may be formed directly on the other layer or substrate or a third layer may be interposed therebetween. In the drawings, the thicknesses of layers and regions are exaggerated for clarity. Portions denoted by like reference numerals denote like elements throughout the specification.

도 2 내지 도 6은 본 발명의 일 실시예에 따른 듀얼 다마신 공정을 순차적으로 나타내는 공정 단면도들이다. 2 to 6 are cross-sectional views sequentially illustrating a dual damascene process according to an exemplary embodiment of the present invention.

도 2를 참조하면, 반도체 기판(100) 상에 제 1 식각 저지막(102)을 형성한다. 도시하지는 않았지만, 상기 제 1 식각 저지막(102)을 형성하기 전에, 상기 반도체 기판(100) 상에 소자분리막과 트랜지스터들을 형성하고, 그 위에 하부층간절연막을 형성할 수 있다. 상기 제 1 식각 저지막(102) 상에 제 1 층간절연막(104) 및 제 2 식각 저지막(106)을 차례로 형성한다. 상기 제 1 식각저지막(102) 및 상기 제 2 식각저지막(106)은 예를 들면 실리콘질화막으로 형성될 수 있다. 상기 제 1 층간절연막(104)은 HSQ(Hydrogen Silsesquioxane), BPSG(Boron Phosphorus Silicate Glss), HDP(High density plasma) 산화막, PETEOS(plasma enhanced tetraethyl orthosilicate, Si(OC2H5)4), USG(Undoped Silicate Glass), PSG(Phosphorus Silicate Glss), 및 Al2O3를 포함하는 그룹에서 선택되는 적어도 하나의 물질로 형성될 수 있다. Referring to FIG. 2, a first etch stop layer 102 is formed on the semiconductor substrate 100. Although not illustrated, an isolation layer and transistors may be formed on the semiconductor substrate 100 and a lower interlayer insulating layer may be formed on the semiconductor substrate 100 before the first etch stop layer 102 is formed. A first interlayer insulating layer 104 and a second etch stop layer 106 are sequentially formed on the first etch stop layer 102. The first etch stop layer 102 and the second etch stop layer 106 may be formed of, for example, a silicon nitride layer. The first interlayer insulating film 104 is a HSQ (Hydrogen Silsesquioxane), BPSG (Boron Phosphorus Silicate Glss), HDP (High density plasma) oxide film, PETEOS (4 plasma enhanced tetraethyl orthosilicate , Si (OC 2 H 5)), USG ( It may be formed of at least one material selected from the group consisting of Undoped Silicate Glass (PSG), Phosphorus Silicate Glss (PSG), and Al 2 O 3 .

도 3을 참조하면, 상기 제 2 식각 저지막(106) 상에 비아홀(via hole)을 한정하는 제 1 개구부(109)를 갖는 제 1 포토레지스트 패턴(108)을 형성한다. 상기 제 1 포토레지스트 패턴(108)은 코팅, 노광 및 현상 공정을 통해 형성될 수 있다. 상기 제 1 포토레지스트 패턴(108)을 마스크로 이용하여 상기 반도체 기판(100)에 대해 산소 플라즈마 처리(O) 공정을 진행한다. 이때, 상기 제 1 개구부(109)에 의해 노출되는 상기 제 2 식각 저지막(106)이 산소 플라즈마 처리된다. 이로써, 상기 노출된 제 2 식각 저지막(106a)이 산소를 함유하게 되어 실리콘산화질화막(SiON)의 구조를 갖을 수 있게 된다. 상기 산소 플라즈마 처리된 제 2 식각 저지막(106a)이 산소를 함유하게 됨으로써 실리콘 산화막 계열의 물질로 형성되는 상기 층간절연막들(102, 106)과 유사한 성질, 예를 들면 유사한 식각률을 갖게 된다. Referring to FIG. 3, a first photoresist pattern 108 having a first opening 109 defining a via hole is formed on the second etch stop layer 106. The first photoresist pattern 108 may be formed through coating, exposing and developing processes. An oxygen plasma treatment (O) process is performed on the semiconductor substrate 100 using the first photoresist pattern 108 as a mask. In this case, the second etch stop layer 106 exposed by the first opening 109 is subjected to oxygen plasma treatment. As a result, the exposed second etch stop layer 106a may contain oxygen to have a structure of a silicon oxynitride layer (SiON). The oxygen-etched second etch stop layer 106a contains oxygen, and thus has similar properties to those of the interlayer insulating layers 102 and 106 formed of a silicon oxide film-based material, for example, similar etching rates.

도 4를 참조하면, 상기 제 1 포토레지스트 패턴(108)을 제거한다. 그리고, 상기 결과물 상에 제 2 층간절연막(110)을 형성한다. 상기 제 2 층간절연막(110)은 HSQ(Hydrogen Silsesquioxane), BPSG(Boron Phosphorus Silicate Glss), HDP(High density plasma) 산화막, PETEOS(plasma enhanced tetraethyl orthosilicate, Si(OC2H5)4), USG(Undoped Silicate Glass), PSG(Phosphorus Silicate Glss), 및 Al2O3를 포함하는 그룹에서 선택되는 적어도 하나의 물질로 형성될 수 있다. 상기 제 2 층간절연막(110) 상에 배선용 그루브(groove)를 한정하는 제 2 개구부(113)을 구비하는 제 2 포토레지스트 패턴(112)을 형성한다. 상기 제 2 개구부(113)은 상기 제 1 개구부(109)와 중첩되도록 형성된다. Referring to FIG. 4, the first photoresist pattern 108 is removed. A second interlayer insulating film 110 is formed on the resultant product. The second interlayer insulating film 110 is a HSQ (Hydrogen Silsesquioxane), BPSG (Boron Phosphorus Silicate Glss), HDP (High density plasma) oxide film, PETEOS (plasma enhanced tetraethyl orthosilicate, Si (OC 2 H 5) 4), USG ( It may be formed of at least one material selected from the group consisting of Undoped Silicate Glass (PSG), Phosphorus Silicate Glss (PSG), and Al 2 O 3 . A second photoresist pattern 112 including a second opening 113 defining a groove for wiring is formed on the second interlayer insulating layer 110. The second opening 113 is formed to overlap the first opening 109.

도 5를 참조하면, 상기 제 2 포토레지스트 패턴(112)을 식각 마스크로 이용하여 건식 식각 공정을 실시한다. 상기 건식 식각 공정에서, 순차적으로 그리고 연속적으로, 상기 제 2 층간절연막(110), 상기 산소플라즈마 처리된 제 2 식각저지막(106a) 및 그 하부의 제 1 층간절연막(109)이 식각된다. 이로써, 상기 제 1 식각 저지막(102)을 노출시키는 임시 비아홀(109a)과, 상기 임시 비아홀(109a)과 중첩되며 상기 제 2 식가 저지막(106)을 노출시키는 임시 그루브(113a)가 형성된다. 상기 제 2 식각저지막(106a)가 산소플라즈마 처리로 산소를 함유하게 되어, 상기 층간절연막들(104, 110)과 유사한 성질을 갖게 되므로, 상기 식각 공정에서 연속적으로 식각하는 것이 가능하다. 상기 제 2 포토레지스트 패턴(112)을 제거한다. Referring to FIG. 5, a dry etching process may be performed using the second photoresist pattern 112 as an etching mask. In the dry etching process, the second interlayer insulating film 110, the oxygen-etched second etch stop film 106a and the first interlayer insulating film 109 below are etched sequentially and sequentially. As a result, a temporary via hole 109a exposing the first etch stop layer 102 and a temporary groove 113a overlapping the temporary via hole 109a and exposing the second etch stop layer 106 are formed. . Since the second etch stop layer 106a contains oxygen by an oxygen plasma treatment and has properties similar to those of the interlayer insulating layers 104 and 110, the second etch stop layer 106a may be continuously etched in the etching process. The second photoresist pattern 112 is removed.

도 6을 참조하면, 상기 임시 비아홀(109a)과 상기 임시 그루브(113a)에 의해 각각 노출되는 상기 제 1 식각 저지막(102)과 상기 제 2 식각 저지막(106)을 각각 제거하여 상기 반도체 기판(100)을 노출시키는 비아홀(109b)과 상기 제 1 층간절연막(104)을 노출시키는 그루브(113b)를 형성한다. 상기 제 1 식각 저지막(102)과 상기 제 2 식각 저지막(106)은 인산을 이용하는 습식 식각으로 제거될 수 있다. 상기 비아홀(109b)과 상기 그루브(113b)로 이루어지는 듀얼 다마신 홀 내부에 콘포말하게 베리어막(116)을 형성한다. 상기 베리어막(116)은 티타늄(Ti), 티타늄질화막(TiN), 탄탈륨(Ta), 탄탈륨 질화막(TaN)을 포함하는 그룹에서 선택되는 적어도 하나의 물질로 형성될 수 있다. 그리고, 도전막(118)을 형성하여 상기 듀얼 다마신 홀을 채운 후에 평탄화 공정을 진행하여 상기 제 2 층간절연막(110)을 노출시키는 동시에, 상기 비아홀(109b) 안에 비아플러그를, 그리고 상기 그루브(113b)안에 배선을 형성한다. 상기 도전막(118)은 예를 들면 구리로 전기도금법으로 형성할 수 있다. 상기 도전막(118)이 전기도금법으로 형성될 경우, 상기 도전막(118)을 형성하기 전에 시드막(seed layer)을 더 형성할 수 있다. Referring to FIG. 6, the semiconductor substrate is removed by removing the first etch stop layer 102 and the second etch stop layer 106 exposed by the temporary via hole 109a and the temporary groove 113a, respectively. A via hole 109b exposing 100 and a groove 113b exposing the first interlayer insulating film 104 are formed. The first etch stop layer 102 and the second etch stop layer 106 may be removed by wet etching using phosphoric acid. The barrier layer 116 is conformally formed in the dual damascene hole formed of the via hole 109b and the groove 113b. The barrier layer 116 may be formed of at least one material selected from the group consisting of titanium (Ti), titanium nitride (TiN), tantalum (Ta), and tantalum nitride layer (TaN). After the conductive film 118 is formed to fill the dual damascene hole, a planarization process is performed to expose the second interlayer insulating film 110, and a via plug is formed in the via hole 109b. A wiring is formed in 113b). The conductive film 118 may be formed of, for example, copper by electroplating. When the conductive layer 118 is formed by electroplating, a seed layer may be further formed before the conductive layer 118 is formed.

따라서, 본 발명에 따른 듀얼 다마신 공정에 의하면, 제 2 식각 저지막의 특정 부분에 대해 산소 플라즈마 처리함으로써, 후속의 한번의 건식 식각 공정으로 듀얼 다마신 홀을 형성할 수 있어 공정이 단순해진다. 또한 종래와 같이 포토레지스트 막이 임시 비아홀 안에 잔류하지 않기에 브릿지등의 문제를 해결할 수 있다. 또한, 상기 식각 공정에서 가로세로비를 줄일 수 있어 좋은 프로파일을 갖는 듀얼 다마신 홀을 용이하게 형성할 수 있다. Therefore, according to the dual damascene process according to the present invention, by performing oxygen plasma treatment on a specific portion of the second etch stop layer, dual damascene holes can be formed by a subsequent dry etching process, thereby simplifying the process. In addition, since the photoresist film does not remain in the temporary via hole as in the related art, problems such as bridges can be solved. In addition, the aspect ratio in the etching process can be reduced to easily form a dual damascene hole having a good profile.

Claims (5)

반도체 기판 상에 제 1 식각 저지막, 제 1 층간절연막, 제 2 식각 저지막을 순차적으로 적층하는 단계;Sequentially stacking a first etch stop layer, a first interlayer dielectric layer, and a second etch stop layer on the semiconductor substrate; 비아홀을 정의하는 제 1 개구부를 갖는 제 1 마스크 패턴을 이용하여 상기 제 1 개구부에 의해 노출되는 상기 제 2 식각 저지막에 대해 산소플라즈마 처리하는 단계;Oxygen plasma treatment of the second etch stop layer exposed by the first opening using a first mask pattern having a first opening defining a via hole; 제 2 층간절연막을 적층하는 단계;Stacking a second interlayer insulating film; 상기 비아홀과 중첩되는 그루브를 정의하는 제 2 개구부를 갖는 제 2 마스크 패턴을 식각 마스크로 이용하여, 상기 제 2 층간절연막, 상기 산소플라즈마처리된 제 2 식각 저지막 및 상기 제 1 층간절연막을 식각하여 제 2 식각 저지막과 제 1 식각 저지막을 노출시키는 단계;The second interlayer dielectric layer, the oxygen-etched second etch stop layer, and the first interlayer dielectric layer are etched using a second mask pattern having a second opening defining a groove overlapping the via hole as an etch mask. Exposing the second etch stop layer and the first etch stop layer; 상기 노출된 제 1 식각 저지막과 제 2 식각 저지막을 제거하여 비아홀과 그루브를 형성하는 단계;Removing the exposed first etch stop layer and the second etch stop layer to form via holes and grooves; 도전막을 형성하여 상기 비아홀과 상기 그루브를 채우는 단계; 및Forming a conductive layer to fill the via hole and the groove; And 상기 도전막에 대해 평탄화 공정을 진행하여 상기 제 2 층간절연막을 노출시키는 단계를 구비하는 듀얼 다마신 공정.Performing a planarization process on the conductive film to expose the second interlayer insulating film. 제 1 항에 있어서,The method of claim 1, 상기 제 1 마스크 패턴은 포토레지스트 패턴인 것을 특징으로 하는 듀얼 다 마신 공정.And the first mask pattern is a photoresist pattern. 제 1 항에 있어서,The method of claim 1, 상기 제 2 마스크 패턴은 포토레지스트 패턴인 것을 특징으로 하는 듀얼 다마신 공정.Dual damascene process, characterized in that the second mask pattern is a photoresist pattern. 제 1 항에 있어서,The method of claim 1, 상기 제 1 층간절연막 및 상기 제 2 층간절연막은 HSQ(Hydrogen Silsesquioxane), BPSG(Boron Phosphorus Silicate Glss), HDP(High density plasma) 산화막, PETEOS(plasma enhanced tetraethyl orthosilicate, Si(OC2H5)4 ), USG(Undoped Silicate Glass), PSG(Phosphorus Silicate Glss), 및 Al2O3를 포함하는 그룹에서 선택되는 적어도 하나의 물질로 형성되는 것을 특징으로 하는 듀얼 다마신 공정.The first interlayer insulating layer and the second interlayer insulating layer may be formed of HSQ (Hydrogen Silsesquioxane), BPSG (Boron Phosphorus Silicate Glss), HDP (High Density Plasma) oxide, PETEOS (plasma enhanced tetraethyl orthosilicate, Si (OC 2 H 5 ) 4 ) The dual damascene process, characterized in that formed of at least one material selected from the group consisting of, Undoped Silicate Glass (USG), Phosphorus Silicate Glss (PSG), and Al 2 O 3 . 제 1 항에 있어서,The method of claim 1, 상기 제 1 식각 저지막과 상기 제 2 식각 저지막은 실리콘질화막으로 형성되는 것을 특징으로 하는 듀얼 다마신 공정.And the first etch stop layer and the second etch stop layer are formed of a silicon nitride layer.
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