KR20060062817A

KR20060062817A - On die termination resistance and manufacturing method thereof

Info

Publication number: KR20060062817A
Application number: KR1020040101786A
Authority: KR
Inventors: 연은미; 김유성
Original assignee: 주식회사 하이닉스반도체
Priority date: 2004-12-06
Filing date: 2004-12-06
Publication date: 2006-06-12

Abstract

본 발명은, ODT 저항으로서 ISO(isolation oxide)를 사용함으로써 게이트의 공정변화에 따른 영향이 적은 온 다이 터미네이션 저항에 관한 것이다. 온 다이 터미네이션 저항은, 온 다이 터미네이션 저항으로서 이용되는 복수개의 ISO; 및 상기 복수개의 ISO의 저항값을 조절하기 위한 메탈; 및 상기 복수개의 ISO를 상기 메탈에 접속시키는 복수개의 스위치를 포함한다.
The present invention relates to an on-die termination resistor that is less affected by process changes of a gate by using an ISO (isolation oxide) as the ODT resistance. The on die termination resistors include a plurality of ISOs used as on die termination resistors; And a metal for adjusting resistance values of the plurality of ISOs. And a plurality of switches connecting the plurality of ISOs to the metal.

ISO, ODT, 저항, 스위치, 메탈ISO, ODT, Resistor, Switch, Metal

Description

On die termination resistance and manufacturing method

도 1은 종래의 온 다이 터미네이션 회로를 도시한 회로도이다.1 is a circuit diagram illustrating a conventional on die termination circuit.

도 2는 종래의 온 다이 터미네이션 저항을 도시한 레이아웃이다.2 is a layout showing a conventional on die termination resistor.

도 3은 본 발명의 바람직한 실시예에 따른 온 다이 터미네이션 저항을 도시한 레이아웃이다.
3 is a layout showing on die termination resistor according to a preferred embodiment of the present invention.

< 도면의 주요 부분에 대한 부호의 설명 ><Description of Symbols for Main Parts of Drawings>

11 : ISO11: ISO

12 : 비트라인12: bit line

13, 14 : 메탈 스위치13, 14: metal switch

15 : 메탈과 비트라인의 콘택15: contact between metal and bitline

16 : ISO와 비트라인의 콘택16: ISO and Bitline contact

10, 17 : 메탈
10, 17: Metal

본 발명은, 반도체 메모리 장치에 관한 것으로, 특히 ISO(isolation oxide)를 이용한 온 다이 터미네이션 저항(이하, ODT 저항이라 칭함) 및 그것의 제조방법에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to semiconductor memory devices, and more particularly, to an on die termination resistor (hereinafter referred to as an ODT resistor) using ISO (isolation oxide) and a method of manufacturing the same.

CPU들, 메모리들, 및 게이트 어레이들 등과 같이 집적회로 칩으로 구현되는 다양한 반도체 장치들(devices)은 퍼스널 컴퓨터들, 서버들, 또는 워크스테이션들과 같은 다양한 전기적 제품(electrical products)내로 합체되어진다. 대부분의 경우에, 상기 반도체 장치들은 외부(outside world)에서 전송되는 각종 신호들을 입출력 패드(DQ 패드)을 통해 수신하기 위한 수신회로와, 내부의 신호들을 입출력 패드를 통해 외부로 제공하기 위한 출력회로를 가지고 있다. 한편, 전기적 제품의 동작 속도가 고속화됨에 따라 상기 반도체 장치들간에 인터페이스되는 신호의 스윙 폭은 점차로 줄어들고 있다. 그 이유는 신호전달에 걸리는 지연시간을 최소화하기 위해서이다. 그러나 신호의 스윙 폭이 줄어들수록 외부 노이즈에 대한 영향은 증가되고, 인터페이스단에서 임피던스 미스매칭(mismatching, 부정합)에 따른 신호의 반사도 크리티컬(critical)해진다. 상기 임피던스 미스매칭은 외부 노이즈나 전원전압의 변동, 동작 온도의 변화, 제조공정의 변화등에 기인하여 발생된다. 임피던스 미스매칭이 발생되면 데이터의 고속전송이 어렵게 되고 반도체 장치의 데이터 출력단으로부터 출력되는 출력 데이터가 왜곡될 수 있다. 그 결과, 수신측의 반도체 장치가 상기 왜곡된 출력신호를 입력단으로 수신할 경우 셋업/홀드 페일 또는 입력 레벨의 판단미스등의 문제들이 빈번히 야기될 수 있다.Various semiconductor devices implemented as integrated circuit chips such as CPUs, memories, and gate arrays are incorporated into various electrical products such as personal computers, servers, or workstations. . In most cases, the semiconductor devices include a receiving circuit for receiving various signals transmitted from the outside world through an input / output pad (DQ pad), and an output circuit for providing internal signals to the outside through an input / output pad. Have Meanwhile, as the operation speed of an electrical product is increased, the swing width of a signal interfaced between the semiconductor devices is gradually reduced. The reason is to minimize the delay time for signal transmission. However, as the swing width of the signal decreases, the influence on external noise increases, and the reflection of the signal due to impedance mismatching at the interface stage is also critical. The impedance mismatch occurs due to external noise, fluctuations in power supply voltage, change in operating temperature, change in manufacturing process, or the like. When impedance mismatching occurs, high-speed data transfer is difficult and output data output from the data output terminal of the semiconductor device may be distorted. As a result, when the receiving semiconductor device receives the distorted output signal to the input terminal, problems such as setup / hold fail or misjudgement of the input level may frequently occur.

따라서, 동작 속도의 고속화가 요구되는 수신측의 반도체 장치는 온-칩 터미네이션(On-Chip Termination) 또는 온-다이 터미네이션이라고 불리우는 임피던스 매칭회로를 상기 집적회로 칩 내의 입출력 패드(DQ 패드) 근방에 채용하게 된다. Accordingly, a semiconductor device on the receiving side that requires an increase in operating speed employs an impedance matching circuit called on-chip termination or on-die termination near an input / output pad (DQ pad) in the integrated circuit chip. Done.

도 1은 종래의 온 다이 터미네이션 회로를 나타낸다.1 shows a conventional on die termination circuit.

도 1를 참조하면, 온 다이 터미네이션 회로는 입출력 패드(DQ), ODT 저항(1), PMOS 트랜지스터(P1-P3), 및 NMOS 트랜지스터(N1-N3)를 포함한다.Referring to FIG. 1, the on die termination circuit includes an input / output pad DQ, an ODT resistor 1, a PMOS transistors P1-P3, and an NMOS transistors N1-N3.

도 1 중 점선으로 둘러쌓인 ODT 저항(1)의 구체적인 레이아웃은 도 2에A detailed layout of the ODT resistor 1 surrounded by the dotted lines in FIG. 1 is shown in FIG. 2.

나타내었다.Indicated.

도 2는 도 1의 ODT 저항(1)의 레이아웃을 나타낸다.FIG. 2 shows the layout of the ODT resistor 1 of FIG. 1.

우선, 도 2에 나타낸 참조부호를 설명하면, 참조부호 1은 게이트를 이용한 ODT 저항, 2는 비트라인, 3은 ODT 저항과 비트라인의 콘택을 나타낸다.First, referring to FIG. 2, reference numeral 1 denotes an ODT resistor using a gate, 2 denotes a bit line, and 3 denotes a contact between an ODT resistor and a bit line.

일반적으로 메모리 소자에 사용되는 게이트는 실제로 실리콘/메탈(W 혹은 그 산화물)로 구현되는데, 게이트의 시트 저항(sheet resistance)은 대개 3-20 ohm/squre 정도이다. 그런데, 게이트의 시트 저항은 공정에 의해 크게 변한다. 그 이유는 게이트 스택(stack) 높이, 실리콘/메탈 스택 비율 변경, 또는 후속 열공정 등 때문이고, 또한 코어(core) 파라미터(tRCD, tRP) 등의 개선을 위한 게이트 높이 상승 등 때문이다. In general, gates used in memory devices are actually made of silicon / metal (W or oxides thereof), and the sheet resistance of the gate is usually about 3-20 ohm / squre. By the way, the sheet resistance of the gate changes greatly by the process. This is due to the gate stack height, the silicon / metal stack ratio change, or the subsequent thermal process, and also the gate height increase for the improvement of the core parameters tRCD, tRP and the like.

따라서, 게이트를 ODT 저항(1)으로 사용하는 경우에는, 게이트의 공정변화에 따라 ODT 저항(1)의 저항값이 바뀌게 되어 메모리 소자의 특성이 열화되는 문제점 이 있다.
Therefore, when the gate is used as the ODT resistor 1, the resistance value of the ODT resistor 1 is changed in accordance with the process change of the gate, thereby deteriorating the characteristics of the memory device.

본 발명은 상술한 문제점을 해결하기 위해 안출된 것으로서, ODT 저항으로서 ISO(isolation oxide)를 사용함으로써 게이트의 공정변화에 따른 영향이 적은 온 다이 터미네이션 저항 및 그것을 제조하는 방법을 제공하는데 그 목적이 있다.
Disclosure of Invention The present invention has been made to solve the above-described problems, and an object thereof is to provide an on-die termination resistor and a method of manufacturing the same, which are less affected by a process change of a gate by using ISO (isolation oxide) as an ODT resistor. .

상술한 목적을 달성하기 위하여, 본 발명의 바람직한 실시예에 따른 온 다이 터이네이션 저항은 온 다이 터미네이션 저항으로서 이용되는 복수개의 ISO; 상기 복수개의 ISO의 저항값을 조절하기 위한 메탈; 및 상기 복수개의 ISO를 상기 메탈에 접속시키는 복수개의 스위치를 포함하고, 상기 복수개의 ISO는 병렬로 접속된다.In order to achieve the above object, the on-die termination resistor according to a preferred embodiment of the present invention comprises a plurality of ISO used as the on-die termination resistor; A metal for adjusting resistance values of the plurality of ISOs; And a plurality of switches for connecting the plurality of ISOs to the metal, wherein the plurality of ISOs are connected in parallel.

상술한 목적을 달성하기 위하여, 본 발명의 바람직한 실시예에 따른 온 다이 터이네이션 저항 제조방법은 온 다이 터미네이션 저항으로서 이용되는 복수개의 ISO를 병렬로 배치하는 단계; 및 상기 복수개의 IS0 각각에 대응하는 복수개의 스위치를 통해서 상기 복수개의 ISO를 메탈에 접속시키는 단계를 포함한다.
In order to achieve the above object, the on-die termination resistor manufacturing method according to a preferred embodiment of the present invention comprises the steps of arranging a plurality of ISO used as the on-die termination resistor in parallel; And connecting the plurality of ISOs to metals through a plurality of switches corresponding to each of the plurality of IS0s.

이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예들을 상세히 설명하기로 한다. Hereinafter, exemplary embodiments of the present invention will be described in detail with reference to the accompanying drawings.

도 3는 본 발명의 바람직한 실시예에 따른 ODT 저항을 도시한 레이아웃이다.3 is a layout showing an ODT resistor according to a preferred embodiment of the present invention.

먼저, 도 3에 나타낸 참조부호를 설명하면, 10, 17은 메탈, 11은 ODT 저항으로 이용된 ISO, 12, 비트라인, 13, 14는 메탈 스위치, 15는 메탈과 비트라인의 콘택, 16은 비트라인과 ISO의 콘택을 나타낸다.First, referring to FIG. 3, 10, 17 is a metal, 11 is an ISO, 12, bit line, 13, 14 is a metal switch, 15 is a metal and bit line contact, 16 is used as an ODT resistor Represents a contact between a bitline and an ISO.

ISO(isolation oxide)의 시트 저항은 N+의 경우 300-700 ohm/square이고, P+의 경우 1000-2000 ohm/squre이므로, ISO를 사용하여 ODT 저항(11)을 형성하기 위해서는 도 3에 도시한 바와 같이 6개의 ISO(11)가 병렬로 연결되어야 한다. ISO(11)의 개수는 ODT 저항의 개수에 따라 변경될 수 있다. Since the sheet resistance of ISO (isolation oxide) is 300-700 ohm / square for N + and 1000-2000 ohm / squre for P +, in order to form the ODT resistance 11 using ISO, as shown in FIG. Likewise, six ISOs 11 must be connected in parallel. The number of ISOs 11 may vary depending on the number of ODT resistors.

6개의 병렬 접속된 ISO(11)의 양쪽에는 비트라인(12)을 통해서 메탈(17)이 접속된다. ISO(11) 각각은 비트라인(12)을 통해서 메탈(17)에 접속되고, 비트라인(12)를 통해서 ISO(11)와 접속된 메탈(17)은 6개의 메탈 스위치(13, 14)를 통해서 메탈(10)에 접속된다. 여기서, 위에서부터 5개의 메탈 스위치(13)은 닫혀 있고 맨 아래의 1개의 메탈 스위치(14)은 오픈되어 있다. 이렇게 ISO(11)을 메탈 스위치(13, 14)를 통해서 메탈(10)에 선택적으로 연결시키면, 패드별로 ODT 저항의 저항값을 독립적으로 조절할 수 있게 된다. The metals 17 are connected to both of the six parallel-connected ISOs 11 via bit lines 12. Each of the ISOs 11 is connected to the metal 17 via the bit line 12, and the metals 17 connected to the ISO 11 via the bit line 12 connect the six metal switches 13 and 14. It is connected to the metal 10 through. Here, five metal switches 13 are closed from the top and one metal switch 14 at the bottom is open. When the ISO 11 is selectively connected to the metal 10 through the metal switches 13 and 14, the resistance value of the ODT resistance can be independently adjusted for each pad.

예컨대, 오픈되어 있는 메탈 스위치(14)를 닫으면, 메탈 스위치(13, 14)가 모두 닫혀서 ISO(11)의 저항값이 증가하게 되고, 닫혀 있는 메탈 스위치(13, 14) 중 하나라도 오픈되면 ISO(11)의 저항값은 감소하게 된다. 이렇게 메탈 스위치(13, 14)를 통해서 ISO(11)를 선택적으로 메탈(10)에 접속시킴으로써 패드별로 ODT 저항의 저항값을 독립적으로 조절할 수 있게 되는 것이다.
For example, when the open metal switch 14 is closed, the metal switches 13 and 14 are all closed to increase the resistance value of the ISO 11, and when any one of the closed metal switches 13 and 14 is opened, the ISO is closed. The resistance value of (11) decreases. By selectively connecting the ISO 11 to the metal 10 through the metal switches 13 and 14, the resistance value of the ODT resistance can be independently adjusted for each pad.

상술한 바와 같이, 본 발명에 따르면, ISO를 사용하여 ODT 저항을 구현함으로써 게이트의 공정변화에 따른 ODT 저항의 변화를 없앨 수 있어, 보다 안정적인 온 다이 터미네이션 특성을 확보할 수 있는 이점이 있다. 그 결과, 메모리 소자의 수율을 개선시킬 수 있다.As described above, according to the present invention, by implementing the ODT resistance using ISO, it is possible to eliminate the change in the ODT resistance according to the process change of the gate, there is an advantage that can ensure a more stable on-die termination characteristics. As a result, the yield of the memory element can be improved.

상기에서 설명한 본 발명의 기술적 사상은 바람직한 실시예에서 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며, 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명은 본 발명의 기술 분야에서 통상의 기술을 가진 자라면 본 발명의 기술적 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.Although the technical spirit of the present invention described above has been described in detail in a preferred embodiment, it should be noted that the above embodiment is for the purpose of description and not of limitation. In addition, the present invention will be understood by those of ordinary skill in the art that various embodiments are possible within the scope of the technical idea of the present invention.

Claims

A plurality of ISOs used as on die termination resistors;

A metal for adjusting resistance values of the plurality of ISOs; And

A plurality of switches connecting the plurality of ISOs to the metal;

And the plurality of ISOs are connected in parallel to die termination resistors.

The method of claim 1,

On-die termination resistor that the resistance value of the plurality of ISO is independently adjusted for each pad by the turn-on / off of the plurality of switches.

The method of claim 1,

And the plurality of ISOs is connected to the metal through a plurality of transistors corresponding to each of the plurality of ISOs.

The method of claim 1,

And the plurality of ISOs is connected to the plurality of first metals through a bit line, and the plurality of first metals are connected to the metals through the plurality of switches.

Placing in parallel a plurality of ISOs used as on die termination resistors; And

Connecting the plurality of ISOs to a metal through a plurality of switches corresponding to each of the plurality of IS0s.

The method of claim 5,

The on-die termination resistor manufacturing method for independently adjusting the resistance value of the plurality of ISO by the pad by the turn-on / off of the plurality of switches.

The method of claim 5,

And connecting the plurality of ISOs to the metal through a plurality of transistors corresponding to each of the plurality of ISOs.

The method of claim 5,

Connecting each of the plurality of ISOs to a plurality of first metals through a bit line, and connecting the plurality of first metals to the metals through the plurality of switches.