KR20060056551A - 반도체 메모리 소자의 데이터 입출력 라인을 공유하는방법 및 장치 - Google Patents

반도체 메모리 소자의 데이터 입출력 라인을 공유하는방법 및 장치 Download PDF

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Abstract

본 발명은 테스트 모드 시에 테스트 동작 신호와 리드/라이트 동작의 데이터가 충돌하지 않고 데이터 입출력 라인을 공유하는 방법 및 장치에 관한 것이다. 반도체 메모리 소자의 데이터 입출력 라인 공유 장치는 테스트 모드 시에 상기 데이터 입출력 라인을 공유하는 것을 제어하는 공유 제어신호를 발생시키는 공유 제어부; 상기 공유 제어신호에 응답하여 테스트 동작 신호를 상기 데이터 입출력 라인으로 로딩한 후에 상기 공유 제어신호가 디스에이블될 때 상기 테스트 동작 신호의 로딩을 차단하는 제1 입출력 라인 공유 설정부; 및 상기 데이터 입출력 라인에 로딩된 상기 테스트 동작 신호를 수신해서 테스트 동작을 수행하는 제2 입출력 라인 공유 설정부를 포함한다.
데이터 입출력 라인, 테스트, 먹스

Description

반도체 메모리 소자의 데이터 입출력 라인을 공유하는 방법 및 장치{Method and apparatus for sharing data input/output line in semiconductor memory device}
도 1은 DRAM의 종류에 따라 글로벌 데이터 입출력 라인의 개수를 도시한 블록도이다.
도 2는 본 발명의 바람직한 실시예에 따른 글로벌 데이터 입출력 라인을 공유하는 장치를 나타낸 블록도이다.
도 3은 도 2의 신호들의 파형을 나타낸 타이밍도이다.
< 도면의 주요 부분에 대한 부호의 설명 >
210 : 하이펄스 발생기
220, 230. 250, 260 : 먹스
240, 270 : 래치
280, 290 : 글로벌 데이터 입출력 라인
본 발명은 반도체 메모리 소자에 관한 것으로, 특히 테스트 모드 시에 테스트 동작신호와 리드/라이트 동작시의 데이터가 충돌하지 않고 글로벌 데이터 입출력 라인을 공유하는 방법 및 장치에 관한 것이다.
반도체 메모리 소자에서 글로벌 데이터 입출력 라인(GIO)은 페리(periphery) 면적을 결정하는 중요한 요소이다. SDRAM(Synchronous Dynamic Random Access Memory)보다 DDR1 DRAM(Double Data Rate Dynamic Random Access Memory)의 글로벌 데이터 입출력 라인(GIO)의 면적은 두 배가 증가되고, DDR2 DRAM은 DDR1 DRAM보다 글로벌 데이터 입출력 라인이 두 배 증가된다. DDR1 => DDR2 => DDR3으로 제품이 변경될수록 이론적으로 글로벌 데이터 입출력 라인(GIO)의 면적이 두 배씩 증가된다. 따라서, 페리의 면적은 글로벌 데이터 입출력 라인(GIO)에 의해 좌우된다.
도 1은 DRAM의 종류에 따른 글로벌 데이터 입출력 라인(GIO)의 개수를 나타낸 블록도이다.
내부 프리페치(prefetch) 구조에 따라서 글로벌 데이터 입출력 라인의 개수가 결정되는데, 도 1을 참조하면, SDRAM의 경우에는 X16 구조에서 1비트 프리페치 구조를 가지므로, 16개의 글로벌 데이터 입출력 라인(GIO)이 필요하고, DDR1 SDRAM은 2비트 프리페치 구조를 가지므로, 32개의 글로벌 데이터 입출력 라인이 필요하다. DD2 SDRAM은 4비트 프리페치 구조를 가지므로 64개의 글로벌 데이터 입출력 라인이 필요하며, DDR3 SDRAM은 8비트 프리페치 구조를 가지므로 128개의 글로벌 데 이터 입출력 라인이 필요하다.
현재 DDR2 SDRAM에서 글로벌 데이터 입출력 라인의 증가로 인한 다이 페널티(die penalty)가 적용되었으며, DDR3 SDRAM에서도 다이 페널티가 적용되고 있다.
본 발명은 상기한 종래기술의 문제점을 해결하기 위해 안출된 것으로서, 테스트 모드 시에 테스트 동작 신호와 리드/라이트 시의 데이터가 충돌하지 않고 글로벌 데이터 입출력 라인을 공유하는 방법 및 장치를 제공하는데 그 목적이 있다.
상술한 목적을 달성하기 위하여, 본 발명의 바람직한 일 실시예에 따르면, 테스트 모드 시에 테스트 동작 신호와 리드/라이트 동작의 데이터가 충돌하지 않고 데이터 입출력 라인을 공유하는 방법은, 상기 테스트 모드 시에 상기 데이터 입출력 라인을 공유하는 것을 제어하는 공유 제어신호를 발생시키는 단계; 상기 공유 제어신호에 응답하여 상기 테스트 동작 신호를 상기 데이터 입출력 라인으로 로딩한 후에 상기 테스트 동작 신호의 로딩을 차단하는 단계; 상기 리드/라이트 동작을 수행하는 단계; 및 상기 데이터 입출력 라인에 로딩된 상기 테스트 동작신호를 수신해서 테스트 동작을 수행하는 단계를 포함한다.
상술한 목적을 달성하기 위하여, 본 발명의 바람직한 다른 실시예에 따르면, 테스트 모드 시에 테스트 동작 신호와 리드/라이트 동작 시의 데이터가 충돌하지 않고 데이터 입출력 라인을 공유하는 장치는, 상기 테스트 모드 시에 상기 데이터 입출력 라인을 공유하는 것을 제어하는 공유 제어신호를 발생시키는 공유 제어부; 상기 공유 제어신호에 응답하여 상기 테스트 동작 신호를 상기 데이터 입출력 라인으로 로딩한 후에 상기 테스트 동작 신호의 로딩을 차단하는 제1 입출력 라인 공유 설정부; 및 상기 데이터 입출력 라인에 로딩된 상기 테스트 동작신호를 수신해서 테스트 동작을 수행하는 제2 입출력 라인 공유 설정부를 포함한다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 상세히 설명하기로 한다.
도 2는 본 발명의 바람직한 실시예에 따른 글로벌 데이터 입출력 라인 공유 장치를 도시한 블록도이고, 도 2의 신호들의 파형을 나타낸 타이밍이다.
도 2를 참조하면, 글로벌 데이터 입출력 라인 공유 장치는, 하이 펄스 발생기(210), 먹스(220, 230, 250, 260), 래치(240, 270), 및 글로벌 데이터 입출력 라인(GIO)을 포함한다.
이하, 도 2 및 도 3을 참조하면서 글로벌 데이터 입출력 라인 공유 방법을 설명한다.
먼저, 테스트 모드가 인에이블된 경우에 대해서 설명한다.
테스트 모드 인에이블 시에, MRS(Mode Register Set)에 의해, 즉 테스트 MRS 신호(TMRS)에 의해서 테스트 모드로 진입되면, 테스트 모드 셋 신호(TPSET)가 로직 하이로 인에이블된다. 그러면, 하이 펄스 발생기(210)는 테스트 모드 셋 신호 (TPSET)를 입력받아 먹스(220, 230, 250, 260)를 제어하기 위한 공유 제어신호(TPSET_PL)를 하이펄스로 발생시킨다. 이 공유 제어신호(TPSET_PL)는 테스트 모드 셋 신호(TPSET)가 로우에서 하이로, 혹은 하이에서 로우로 천이할 때 발생된다.
이렇게, 공유 제어신호(TPSET_PL)가 발생되면, 먹스(220, 230)가 열리고, 먹스(220)를 통해서 글로벌 데이터 입출력 라인(280)으로 병렬 테스트 인에이블 신호(TPARA)가 로딩된다. 그러면, 먹스(230)가 글로벌 데이터 입출력 라인(280)에 실린 병렬 테스트 인에이블 신호(TPARA)를 입력받아, 래치(240)에 전달한다. 래치(240)는 병렬 테스트 인에이블 신호(TPARA)를 래치시킨다. 그런 다음 병렬 테스트 인에이블 신호(TPARA)가 디스에이블될 때까지 테스트 모드에서 병렬 테스트 동작이 수행된다.
다음에는 테스트 모드 진입 후에 리드/라이트(read/write) 동작을 설명한다.
병렬 테스트 인에이블 신호(TPARA)가 글로벌 데이터 입출력 라인(280)에 로딩된 후에 공유 제어신호(TPSET_PL)가 하이 펄스로 되었다가 로직 로우가 되면 먹스(220, 230)가 닫히고, 병렬 테스트 인에이블 신호(TPARA)가 글로벌 데이터 입출력 라인(280)으로 로딩되는 것이 차단된다. 리드/라이트 동작이 일어날 때, 먹스(220, 230)를 통해 글로벌 데이터 입출력 라인(280)으로 로딩되는 병렬 테스트 인에이블 신호(TPARA)는 공유 제어신호(TPSET_PL)에 의해 이미 차단되어 있어, 병렬 테스트 인에이블 신호(TPARA)는 리드/라이트 동작 시의 데이터와 충돌되지 않는다. 따라서, 병렬 테스트 모드 신호(TPARA)가 로직 하이로 인에이블되어 있는 동안에도 리드/라이트 동작이 정상적으로 수행되고, 병렬 테스트 동작도 정상적으로 수행된 다.
다음에, 테스트 모드가 디스에이블된 경우에 대해서 설명한다.
테스트 모드 셋 신호(TPSET)가 테스트 MRS 신호(TMRS)에 의해 로직 로우로 디스에이블되면 글로벌 데이터 입출력 라인을 공유하는 것을 제어하기 위한 공유 제어신호(TPSET_PL)가 다시 하이펄스로 발생되어, 병렬 테스트 인에이블 신호(TPARA)가 로직 로우로 디스에이블된다. 그러면, 먹스(220, 230)가 디스에이블되어, 글로벌 데이터 입출력 라인(280)과 차단된다.
테스트 모드 상태가 아닌 노멀 동작 시에는 테스트 모드 셋 신호(TPSET)가 항상 로직 로우이고, 먹스(220, 230)는 닫혀서, 노멀 동작이 이루어진다.
다른 테스트 모드의 동작이 시작되면, 하이펄스의 공유 제어신호(TPSET_PL)가 먹스(250, 260)로 입력되고, 먹스(250, 260)가 열려서 테스트 모드 신호(TMi)를 글로벌 데이터 입출력 라인(290)으로 로딩한다. 그러면, 먹스(260)가 다른 테스트 모드 신호(TMi)를 입력받아 래치(270)로 전달하고, 래치(270)는 다른 테스트 모드 신호(TMi)를 래치시킨다. 이하, 상세한 동작은 상술한 동작과 동일한 방식으로 진행된다.
이상 설명한 바와 같이, 본 발명에 의하면, 테스트 모드 시에 테스트 동작 신호와 리드/라이트 시의 데이터를 충돌시키지 않으면서 글로벌 데이터 입출력 라인을 공유할 수 있어, 페리 면적에 대한 글로벌 데이터 입출력 라인의 부담을 줄일 수 있는 효과가 있다.
따라서, DDR1 SDRAM의 경우에, 32개의 글로벌 데이터 입출력 라인을 통해서 테스트 모드 32개를 공유함으로써 페리 면적을 32개의 라인 세이브 효과가 있고, DDR2 SDRAM의 경우에는, 64개의 라인 세이브 효과가 있다. DDR2 SDRAM에서 DDR3 SDRAM으로 옮겨갈수록 그 효과는 더욱 증가한다.
상기에서 설명한 본 발명의 기술적 사상은 바람직한 실시예에서 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며, 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명은 본 발명의 기술 분야에서 통상의 기술을 가진 자라면 본 발명의 기술적 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.

Claims (9)

  1. 테스트 모드 시에 테스트 동작 신호와 리드/라이트 동작의 데이터가 충돌하지 않고 데이터 입출력 라인을 공유하는 방법에 있어서,
    상기 테스트 모드 시에 상기 데이터 입출력 라인을 공유하는 것을 제어하기 위한 공유 제어신호를 발생시키는 단계;
    상기 공유 제어신호에 응답하여 상기 테스트 동작 신호를 상기 데이터 입출력 라인으로 로딩한 후에 상기 테스트 동작 신호의 로딩을 차단하는 단계;
    상기 리드/라이트 동작을 수행하는 단계; 및
    상기 데이터 입출력 라인에 로딩된 상기 테스트 동작신호를 수신해서 테스트 동작을 수행하는 단계를 포함하는 반도체 메모리 소자의 데이터 입출력 라인 공유방법.
  2. 제1 항에 있어서,
    상기 공유 제어신호가 하이 펄스일 때 상기 테스트 동작신호를 로딩하고, 상기 제어신호가 디스에이블될 때 상기 리드/라이트 동작을 수행하는 반도체 메모리 소자의 데이터 입출력 라인 공유방법.
  3. 제1 항에 있어서,
    상기 테스트 모드가 아닌 경우에, 상기 공유 제어신호가 하이 펄스로 발생되어, 상기 테스트 동작을 디스에이블시키는 반도체 메모리 소자의 데이터 입출력 라인 공유방법
  4. 테스트 모드 시에 테스트 동작 신호와 리드/라이트 동작 시의 데이터가 충돌하지 않고 데이터 입출력 라인을 공유하는 장치에 있어서,
    상기 테스트 모드 시에 상기 데이터 입출력 라인을 공유하는 것을 제어하기 위한 공유 제어신호를 발생시키는 공유 제어부;
    상기 공유 제어신호에 응답하여 상기 테스트 동작 신호를 상기 데이터 입출력 라인으로 로딩한 후에 상기 테스트 동작 신호의 로딩을 차단하는 제1 입출력 라인 공유 설정부; 및
    상기 데이터 입출력 라인에 로딩된 상기 테스트 동작신호를 수신해서 테스트 동작을 수행하는 제2 입출력 라인 공유 설정부를 포함하는 반도체 메모리 소자의 데이터 입출력 라인 공유장치.
  5. 제4 항에 있어서,
    상기 리드/라이트 동작은 상기 공유 제어신호가 디스에이블될 때 수행되는 반도체 메모리 소자의 데이터 입출력 라인 공유장치.
  6. 제4 항에 있어서,
    상기 공유 제어부는, 상기 테스트 모드 시에 상기 공유 제어신호를 하이펄스로 발생시키는 반도체 메모리 소자의 데이터 입출력 라인 공유장치.
  7. 제4 항에 있어서,
    상기 공유 제어부는 상기 테스트 모드가 아닌 경우에, 상기 공유 제어신호를 하이 펄스로 발생시켜서, 상기 테스트 동작을 중단시키는 반도체 메모리 소자의 데이터 입출력 라인 공유장치.
  8. 제4 항에 있어서,
    상기 제1 입출력 라인 공유 설정부는 상기 공유 제어신호가 하이펄스일 때 상기 테스트 동작 신호를 상기 데이터 입출력 라인으로 로딩시키고, 상기 공유 제어신호가 디스에이블될 때 상기 테스트 동작 신호의 로딩을 차단하는 먹스로 구성되는 반도체 메모리 소자의 데이터 입출력 라인 공유장치.
  9. 제4 항에 있어서,
    상기 제2 입출력 라인 공유 설정부는 상기 데이터 입출력 라인에 로딩된 상기 테스트 동작신호를 수신하는 먹스; 및 상기 먹스로부터 상기 테스트 동작 신호를 입력받아서 래치시키는 래치부로 구성되는 반도체 메모리 소자의 데이터 입출력 라인 공유장치.
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