KR20060056489A - Method for cancelling interference in parallel dicision feedforward with chip equalizer and apparatus thereof - Google Patents
Method for cancelling interference in parallel dicision feedforward with chip equalizer and apparatus thereof Download PDFInfo
- Publication number
- KR20060056489A KR20060056489A KR1020040095598A KR20040095598A KR20060056489A KR 20060056489 A KR20060056489 A KR 20060056489A KR 1020040095598 A KR1020040095598 A KR 1020040095598A KR 20040095598 A KR20040095598 A KR 20040095598A KR 20060056489 A KR20060056489 A KR 20060056489A
- Authority
- KR
- South Korea
- Prior art keywords
- signal
- estimation
- interference
- channel
- estimation signal
- Prior art date
Links
Images
Classifications
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04H—BROADCAST COMMUNICATION
- H04H40/00—Arrangements specially adapted for receiving broadcast information
- H04H40/18—Arrangements characterised by circuits or components specially adapted for receiving
- H04H40/27—Arrangements characterised by circuits or components specially adapted for receiving specially adapted for broadcast systems covered by groups H04H20/53 - H04H20/95
- H04H40/90—Arrangements characterised by circuits or components specially adapted for receiving specially adapted for broadcast systems covered by groups H04H20/53 - H04H20/95 specially adapted for satellite broadcast receiving
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F17/00—Digital computing or data processing equipment or methods, specially adapted for specific functions
- G06F17/10—Complex mathematical operations
- G06F17/15—Correlation function computation including computation of convolution operations
- G06F17/153—Multidimensional correlation or convolution
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04B—TRANSMISSION
- H04B7/00—Radio transmission systems, i.e. using radiation field
- H04B7/02—Diversity systems; Multi-antenna system, i.e. transmission or reception using multiple antennas
- H04B7/04—Diversity systems; Multi-antenna system, i.e. transmission or reception using multiple antennas using two or more spaced independent antennas
- H04B7/06—Diversity systems; Multi-antenna system, i.e. transmission or reception using multiple antennas using two or more spaced independent antennas at the transmitting station
- H04B7/0613—Diversity systems; Multi-antenna system, i.e. transmission or reception using multiple antennas using two or more spaced independent antennas at the transmitting station using simultaneous transmission
- H04B7/0615—Diversity systems; Multi-antenna system, i.e. transmission or reception using multiple antennas using two or more spaced independent antennas at the transmitting station using simultaneous transmission of weighted versions of same signal
- H04B7/0665—Feed forward of transmit weights to the receiver
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L27/00—Modulated-carrier systems
- H04L27/01—Equalisers
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04H—BROADCAST COMMUNICATION
- H04H2201/00—Aspects of broadcast communication
- H04H2201/10—Aspects of broadcast communication characterised by the type of broadcast system
- H04H2201/11—Aspects of broadcast communication characterised by the type of broadcast system digital multimedia broadcasting [DMB]
Landscapes
- Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Physics & Mathematics (AREA)
- Signal Processing (AREA)
- Mathematical Physics (AREA)
- Computer Networks & Wireless Communication (AREA)
- Computational Mathematics (AREA)
- Theoretical Computer Science (AREA)
- Mathematical Analysis (AREA)
- Mathematical Optimization (AREA)
- Pure & Applied Mathematics (AREA)
- Data Mining & Analysis (AREA)
- Algebra (AREA)
- Databases & Information Systems (AREA)
- Software Systems (AREA)
- General Engineering & Computer Science (AREA)
- Computing Systems (AREA)
- Astronomy & Astrophysics (AREA)
- Radio Relay Systems (AREA)
- Noise Elimination (AREA)
Abstract
본 발명은 적응형 부분 병렬 간섭 제거 방법 및 그 장치에 관한 것으로, 특히 DS/CDM 위성 DMB 시스템에서의 칩 등화기를 이용한 병렬 검출 피드포워드 간섭 제거 방법 및 그 장치에 관한 것이다. 본 발명의 바람직한 실시예에 따른 칩 등화기를 이용한 병렬 검출 피드포워드 간섭 제거 방법은 (a) 상기 하향 링크의 수신기에 포함된 칩 등화기에서 상기 다중 경로 채널에서 수신한 신호를 필터링하여 제1추정 신호를 출력하는 단계, (b) 역확산 검출부에서 수신한 상기 제1추정 신호에 대하여 역확산하여 각 채널별 신호를 검출하는 단계, (c) 재확산부에서 상기 역확산된 신호를 재확산하는 단계, (d) 간섭 신호 합산부에서 상기 재확산된 채널별 신호를 합산하여 제2추정 신호를 생성하는 단계, (e) 간섭 신호 제거부에서 상기 제1추정 신호로부터 상기 제2추정 신호를 제거하여 재생될 제3추정 신호를 생성하는 단계, (f) 재생 신호 검출부에서 상기 재생될 제3추정 신호를 검출하는 단계를 포함할 수 있다. 본 발명에 따른 칩 등화기를 이용한 병렬 검출 피드포워드 간섭 제거 방법 및 그 장치는 병렬 간섭 제거기 입력단에서 칩 등화기를 사용함으로써 다중 접속 간섭을 제거할 수 있다.The present invention relates to an adaptive partial parallel interference cancellation method and apparatus, and more particularly, to a parallel detection feedforward interference cancellation method and a device using a chip equalizer in a DS / CDM satellite DMB system. In the parallel detection feedforward interference cancellation method using a chip equalizer according to the preferred embodiment of the present invention, (a) a first estimation signal by filtering a signal received in the multipath channel in a chip equalizer included in the downlink receiver (B) despreading the first estimation signal received by the despreading detector to detect a signal for each channel, and (c) respreading the despreaded signal by the respreading unit (d) summing the respread channel-specific signals in the interference signal adding unit to generate a second estimation signal, (e) removing the second estimation signal from the first estimation signal in the interference signal removing unit Generating a third estimation signal to be reproduced, and (f) detecting the third estimation signal to be reproduced by the reproduction signal detection unit. The parallel detection feedforward interference cancellation method using the chip equalizer and the apparatus according to the present invention can eliminate the multiple access interference by using the chip equalizer at the parallel interference canceller input.
DMB, 칩 등화기, 병렬 간섭 제거기, 피드포워드, 피드백.DMB, Chip Equalizer, Parallel Interference Canceller, Feedforward, Feedback.
Description
도 1은 종래 기술에 따른 DMB 디지털 시스템 E의 시스템 블록 구성도. 1 is a system block diagram of a DMB digital system E according to the prior art.
도 2는 종래 기술에 따른 DS/CDM 시스템에서 다중 접속 간섭의 제거를 위한 병렬 간섭 제거기의 구성도. 2 is a block diagram of a parallel interference canceller for the cancellation of multiple access interference in the DS / CDM system according to the prior art.
도 3은 본 발명의 바람직한 실시예에 따른 DS/CDM 시스템에서 칩 등화기를 이용한 병렬 검출 피드포워드 간섭 제거기의 칩 등화기의 구성도.3 is a block diagram of a chip equalizer of a parallel detection feedforward interference canceller using a chip equalizer in a DS / CDM system according to a preferred embodiment of the present invention.
도 4a는 본 발명의 바람직한 제1실시예에 따른 DS/CDM 시스템에서 칩 등화기를 이용한 병렬 검출 피드포워드 간섭 제거기의 구성도.4A is a block diagram of a parallel detection feedforward interference canceller using a chip equalizer in a DS / CDM system according to a first preferred embodiment of the present invention.
도 4b는 본 발명의 바람직한 제1실시예에 따른 DS/CDM 시스템에서 칩 등화기를 이용한 병렬 검출 피드포워드 간섭 제거기의 역확산 검출부의 구성도.4B is a block diagram of a despread detection unit of a parallel detection feedforward interference canceller using a chip equalizer in a DS / CDM system according to a first embodiment of the present invention.
도 4c는 본 발명의 바람직한 제1실시예에 따른 DS/CDM 시스템에서 칩 등화기를 이용한 병렬 검출 피드포워드 간섭 제거기의 재확산부의 구성도.4C is a block diagram of a re-spreading unit of a parallel detection feedforward interference canceller using a chip equalizer in a DS / CDM system according to a first exemplary embodiment of the present invention.
도 5a는 본 발명의 바람직한 제2실시예에 따른 DS/CDM 시스템에서 반복시행의 첫번째 단계를 수행하는 칩 등화기를 이용한 병렬 검출 피드포워드 간섭 제거기 의 구성도.5A is a block diagram of a parallel detection feedforward interference canceller using a chip equalizer performing a first step of iteration in a DS / CDM system according to a second preferred embodiment of the present invention.
도 5b는 본 발명의 바람직한 제2실시예에 따른 DS/CDM 시스템에서 반복시행의 두번째 단계를 수행하는 칩 등화기를 이용한 병렬 검출 피드포워드 간섭 제거기의 구성도.5B is a block diagram of a parallel detection feedforward interference canceller using a chip equalizer performing a second step of iteration in a DS / CDM system according to a second preferred embodiment of the present invention.
도 6은 본 발명의 바람직한 제3실시예에 따른 DS/CDM 시스템에서 칩 등화기를 이용한 병렬 검출 피드포워드 간섭 제거기의 구성도.6 is a block diagram of a parallel detection feedforward interference canceller using a chip equalizer in a DS / CDM system according to a third embodiment of the present invention.
<도면의 주요 부분에 대한 보호의 설명><Explanation of protection for main parts of drawing>
410 : 칩 등화기410: Chip Equalizer
420 : 역확산 검출부420: despread detector
430 : 재확산부430: respreading unit
440 : 간섭 신호 합산부440: interference signal adder
450 : 시간 지연부 450: time delay unit
460 : 간섭 신호 제거부460: interference signal removing unit
470 : 재생 신호 검출부470: playback signal detection unit
본 발명은 적응형 부분 병렬 간섭 제거 방법 및 그 장치에 관한 것으로, 특 히 DS/CDM 위성 DMB 시스템에서의 칩 등화기를 이용한 병렬 검출 피드포워드 간섭 제거 방법 및 그 장치에 관한 것이다.The present invention relates to an adaptive partial parallel interference cancellation method and apparatus therefor, and more particularly, to a parallel detection feedforward interference cancellation method and a device using a chip equalizer in a DS / CDM satellite DMB system.
국내 위성 DMB(digital multimedia breadcating)의 표준방식으로 채택된 DS/CDM-QPSK(Direct Sequence/Code Division Multiplux-Quadrature Phase Shift Keying) 방식은 방송 컨텐츠를 위성중계기 또는 지상중계기를 통하여 지상으로 송신하는 다채널 고품질의 멀티미디어 서비스이다. DS / CDM-QPSK (Direct Sequence / Code Division Multiplux-Quadrature Phase Shift Keying) adopted as the standard method of domestic digital multimedia breadcating (DMB) is a multi-channel that transmits broadcast contents to the ground through satellite repeaters or ground repeaters. High quality multimedia service.
ITU-R BO.1130-4에서 권고한 위성 DMB Digital System E는 위성중계기와 지상중계기(Gap-filler)를 통해서 이동, 휴대 그리고 고정 수신기에 부가 데이터와 고품질의 오디오, 비디오 등의 멀티미디어 방송 서비스를 제공하기 위해 고안되었다. Satellite DMB Digital System E, recommended by ITU-R BO.1130-4, provides multimedia broadcasting services such as additional data and high quality audio and video to mobile, portable and fixed receivers through satellite repeaters and gap-fillers. Designed to provide
도 1은 종래 기술에 따른 DMB 디지털 시스템 E의 시스템 블록 구성도이다.1 is a system block diagram of a DMB digital system E according to the prior art.
도 1을 참조하면, 위성 DMB 방송센터(110)에서 프로그램 제공자(150) 등으로부터 수신한 각종 컨텐츠를 송신 지구국으로 전송하고 송신 지구국은 오디오, 비디오 및 데이터 신호를 CDM(Code Division Multiplex) 또는 TDM(Time Division Multiplex) 방식으로 다중화하여 Ku 대역(14 GHz) 반송파 신호를 QPSK 변조한 후 위성(120)으로 전송한다. 위성(120)은 이를 직접 지상의 휴대폰 및 차량용 수신기 등의 이동단말기(140)에 S 대역(2.6 GHz)의 CDM 신호로 변환하여 전송하거나, 또는 위성신호를 직접 받기 어려운 전파 음영지역에는 지상중계기(130)에 Ku 대역의 TDM 신호로 보내고, 중계기(130)는 이 신호를 S 대역의 CDM 신호로 변환하여 가입자 단말기(140)로 전송한다.Referring to FIG. 1, the satellite
여기서 디지털 시스템 E의 송신기에 대해서 살펴보면, 방송국 별로 자신의 프로그램을 독립적으로 방송하기 위해 서로 다른 직교 확산 코드(orthogonal spreading code)를 사용하며, 파일럿 채널(pilot channel)을 통해 수신기와 동기를 일치시키고 제어 데이터를 전송한다. 채널 부호는 외부호로 리드 솔로몬(Reed-Solomon) 부호를, 내부호로 길쌈 부호(Convolutional code)를 사용한 연접부호(concatenated code)를 사용한다. 외부호는 전송 채널용과 파일럿 채널용으로 구분되는데, 전송채널은 RS(255, 239)에서 51 bytes를 제거시킨 RS(204, 188)을 사용하고 파일럿 채널은 RS(96, 80)을 사용하여 각각 최대 8 bytes의 오류정정 능력을 갖는다. 내부호의 길쌈(Convolution) 부호는 구속장(constraint length) 7을 사용하고 모부호율이 1/2인 부호화 출력에 대하여 펑춰링(punturing)을 통하여 2/3, 3/4, 5/6, 7/8의 가변 부호율을 만든다. 바이트 인터리버(byte interleaver)는 전송채널 및 파일럿 채널 모두 바이트 단위로 주기가 12인 길쌈(Convolutional) 인터리버를 사용하며, 전송신호의 비트 인터리버(bit interleaver)는 비트 단위로 주기가 51인 분할형 Convolutional 인터리버를 사용한다.Referring to the transmitter of the digital system E, different orthogonal spreading codes are used to independently broadcast their own programs for each station, and the pilot channel synchronizes and controls the receiver. Send the data. The channel code uses a Reed-Solomon code as an outer code and a concatenated code using a convolutional code as an internal code. The outer call is divided into a transmission channel and a pilot channel. The transmission channel uses RS (204, 188), which has removed 51 bytes from RS (255, 239), and the pilot channel uses RS (96, 80), respectively. Error correction capability up to 8 bytes. The convolutional code of the inner code uses puncturing a coded output with a constraint length of 7 and a mother code rate of 1/2, 2/3, 3/4, 5/6, 7 Make a variable code rate of / 8. The byte interleaver uses a convolutional interleaver with a period of 12 in both units of a transport channel and a pilot channel, and the bit interleaver of the transmission signal is a split type convolutional interleaver with a period in 51 of a bit unit. Use
그러나 DS/CDM-QPSK 신호는 수신환경이 열악한 도심지 환경이나 음영지역에서는 다중 경로 페이딩에 의해 방송채널 부호간에 직교성이 상실되어 다중 접속 간섭(Mutiple Access Interference : MAI)이 증가되므로, 채널용량 및 BER(Bit Error Rate, 이하 'BER'이라고 한다) 성능을 저하시키는 문제점이 있다. 또한, 위성 DMB 신호를 수신하기 위해 현재 사용되고 있는 레이크(Rake) 수신기는 구현이 간단하면서, 다중 경로에 의한 수신 다이버시티 성능을 얻을 수 있는 장점이 있지만, 다중 접속 간섭은 제거할 수 없기 때문에 실제 운용 가능한 채널용량과 이론적인 채널용량 사이에 큰 격차가 발생하는 문제점이 있다.However, the DS / CDM-QPSK signal loses orthogonality between the codes of broadcast channels due to multipath fading in urban environments or shadowed areas where reception environment is poor, and thus, multiple access interference (MAI) is increased. Bit Error Rate, hereinafter referred to as BER). In addition, the Rake receiver currently used to receive satellite DMB signals is simple to implement and has the advantage of achieving receive diversity performance by multiple paths, but it does not eliminate multiple access interference. There is a problem that a large gap occurs between the possible channel capacity and the theoretical channel capacity.
이러한 문제를 해결하기 위하여 무선 이동 통신에서는 다중 사용자 검출기에 대한 많은 연구가 되어오고 있다. 기존의 다중 사용자 검파(Multiple User Detection) 기술은 기지국의 수신단에서 필요한 기술로서, 상향 링크(uplink)에서 발생되는 다중 접속 간섭 문제를 해결하기 위해 많은 연구가 되어 왔다. 종래 기술에 따른 S. Verdu에 의해 제안된 최적의 간섭 제거기는 사용자 수에 따라 시스템의 복잡도가 기하급수적으로 증가하기 때문에 실제적으로 구현하기 어려운 문제가 있다. 이에 대한 대안으로 준최적 검출기가 제안되었으며, 이는 크게 선형 간섭 제거기와 비선형 간섭 제거기로 구분된다. 선형 간섭 제거기는 기존의 정합 필터단의 출력에 선형 변환을 적용한 것으로서 기본적으로 동기 시스템을 대상으로 하여 제안되었으며 역상관기(decorrelating receiver), MMSE(Minimum Mean Square Error) 수신기가 있다. 역상관기 수신기는 역행렬을 곱해주는 과정에서 잡음전력이 증가되고, MMSE 수신기는 모든 사용자의 신호 크기와 잡음의 분산을 미리 알고 있어야 하는 단점이 있다. 비선형 간섭 제거기는 수신기의 구조를 개선시켜 성능을 향상시키는 것으로 구조에 따라 순차적 간섭 제거기(Serial Inteference Cancellation : SIC)와 병렬 간섭 제거기(Parallel Interference Cancellation : PIC)로 나뉜다. 병렬 간섭 제거기는 순차적 간섭 제거기의 검파지연을 줄이고 수신신호를 재 정렬시키는 과정을 생략하기 위해 제안되었다. 즉, 모든 사용자 신호를 동시에 병렬로 검출한 다음, 수신 신호로부터 원하는 사용자 외의 다른 사용자 신호를 제거한다. 여기서 DS/CDM 위성 DMB 시스템은 동기 시스템이면서 모든 방송채널의 신호 전력이 같기 때문에 병렬 간섭 제거기 구조를 통해서 효율적으로 다중 접속 간섭을 제거할 수 있다.In order to solve this problem, many researches have been conducted on multi-user detectors in wireless mobile communication. Conventional multiple user detection (Multiple User Detection) is a technique required at the receiving end of the base station, has been studied a lot to solve the problem of the multi-access interference generated in the uplink (uplink). The optimal interference canceller proposed by S. Verdu according to the prior art has a problem that it is difficult to implement practically because the complexity of the system increases exponentially with the number of users. As an alternative, a suboptimal detector has been proposed, which is largely divided into a linear interference canceller and a nonlinear interference canceller. The linear interference canceller is a linear transformation applied to the output of a conventional matched filter stage, and is basically proposed for a synchronization system. There are a decorrelating receiver and a minimum mean square error (MMSE) receiver. The decorrelator receiver increases the noise power in the process of multiplying the inverse matrix, and the MMSE receiver has to know the signal size and noise variance of all users in advance. The nonlinear interference canceller improves the structure of the receiver to improve performance. The nonlinear interference canceller is classified into a sequential interference canceller (SIC) and a parallel interference canceller (PIC). The parallel interference canceller is proposed to reduce the detection delay of the sequential interference canceller and to omit the process of rearranging the received signals. That is, all user signals are detected in parallel at the same time, and then other user signals other than the desired user are removed from the received signal. Since the DS / CDM satellite DMB system is a synchronous system and the signal power of all broadcasting channels is the same, multiple access interference can be efficiently removed through a parallel interference canceller structure.
도 2는 종래 기술에 따른 DS/CDM 시스템에서 다중 접속 간섭의 제거를 위한 병렬 간섭 제거기의 구성도이다.2 is a block diagram of a parallel interference canceller for the cancellation of multiple access interference in the DS / CDM system according to the prior art.
종래 기술에 따른 병렬 간섭 제거기는 송신단에서 보내온 모든 방송채널 신호를 추정하여 동시에 각 방송채널에 해당하는 다중 접속 간섭을 제거한다. 반복시행(multistage) d번째에서 추정된 k번째 방송채널의 수신신호는 다음과 같은 수학식에 의해 표현된다.The parallel interference canceller according to the related art estimates all broadcast channel signals sent from a transmitter and simultaneously removes multiple access interference corresponding to each broadcast channel. The received signal of the k-th broadcast channel estimated in the multi-stage d-th is represented by the following equation.
(1) (One)
여기서, 는 k(k=1,2,...,K)번째 방송채널의 d-1번째 단계에서 추정된 m번째 QPSK 심볼 데이터이고, 는 l(l=0,1,,...,L-1)번째 경로의 채널 추정된 계수이며, 추정된 QPSK 심볼 데이터 에 방송채널마다 똑같은 채널추정된 계수와 방송채널 구분을 위한 확산 부호열 를 곱해 주어 송신단에서 보내온 신호를 재생(regeneration)하게 된다. 방송신호는 다중 경로 채널을 겪으므로, L개의 탭 길이를 갖는 FIR (Finite Impulse Response) 필터를 이용해서 채널계수를 곱해주게 된다.here, Is the mth QPSK symbol data estimated in step d-1 of the k (k = 1,2, ..., K) th broadcasting channel, Is the channel estimated coefficient of the l (l = 0,1, ..., L-1) th path, and the estimated QPSK symbol data The same channel estimation coefficient for each broadcasting channel and spreading code sequence Multiply by to regenerate the signal from the transmitter. Since the broadcast signal undergoes a multipath channel, the channel coefficient is multiplied using a finite impulse response (FIR) filter having L tap lengths.
도 2를 참조하면, 종래 기술에 따른 DS/CDM 시스템의 하향링크에서 다중 접속 간섭 제거를 위해 제안한 병렬 간섭 제거기 구조가 도시 되어 있다. 첫번째 방 송채널을 수신한다고 가정할 때, 다중 접속 간섭은 수학식(2)와 같이 첫번째 방송채널을 제외한 나머지 방송채널 신호의 합으로 표현되고, 레이크 수신기 출력은 수학식(3)과 같다. 이를 수신신호 r(t)에서 제거하고, 레이크 수신기 출력을 이용하여 QPSK 심볼을 검출한다.Referring to FIG. 2, a parallel interference canceller structure proposed for multiple access interference cancellation in downlink of a conventional DS / CDM system is shown. Assuming that the first broadcast channel is received, the multiple access interference is expressed as the sum of the remaining broadcast channel signals except the first broadcast channel, as shown in Equation (2), and the rake receiver output is shown in Equation (3). This is removed from the received signal r (t) and the QPSK symbol is detected using the Rake receiver output.
(2) (2)
(3) (3)
QPSK 심볼 의 I, Q 신호는 각각 수학식(4), (5)와 같고, 는 부호 검출기를 의미한다.QPSK Symbol I and Q signals of Equation (4) and (5), respectively, Means a sign detector.
(4) (4)
(5) (5)
상술한 바와 같이 병렬 간섭 제거기에 레이크 수신기를 사용하면 정합필터 사용시 보다 신뢰도 높은 데이터 추정이 가능해져 효율적으로 다중 접속 간섭을 제거할 수 있다. 하지만, 레이크 수신기 역시 초기 단계에서 부정확한 데이터 추정이 존재하고, 이는 다음 단계(next stage)의 오류로 잔존하게 되어 오히려 다중 접속 간섭을 증가시키게 하는 문제점이 있다. As described above, when the rake receiver is used for the parallel interference canceller, more reliable data estimation is possible when the matched filter is used, thereby efficiently eliminating the multiple access interference. However, the rake receiver also has an incorrect data estimate in the initial stage, which remains as an error of the next stage, thereby increasing the multiple access interference.
따라서, 상술한 문제점을 해결하기 위해, 본 발명의 목적은 병렬 간섭 제거기 입력단에서 칩 등화기를 사용함으로써 다중 접속 간섭을 제거할 수 있는 칩 등화기를 이용한 병렬 검출 피드포워드 간섭 제거 방법 및 그 장치를 제시하는데 있다. Accordingly, an object of the present invention is to provide a parallel detection feedforward interference cancellation method and apparatus using a chip equalizer that can eliminate multiple access interference by using a chip equalizer at the parallel interference canceller input stage. have.
본 발명의 다른 목적은 다중 접속 간섭을 제거함으로써 수신 BER 성능이 개선되며, 잠재적인 채널 용량을 늘릴 수 있는 칩 등화기를 이용한 병렬 검출 피드포워드 간섭 제거 방법 및 그 장치를 제시하는데 있다.Another object of the present invention is to provide a method and apparatus for parallel detection feedforward interference cancellation using a chip equalizer that can improve reception BER performance by removing multiple access interference and increase potential channel capacity.
본 발명의 또 다른 목적은 역확산 검출부의 수를 줄임으로써 하드웨어의 복잡도를 낮게 할 수 있는 칩 등화기를 이용한 병렬 검출 피드포워드 간섭 제거 방법 및 그 장치를 제시하는데 있다.Another object of the present invention is to provide a parallel detection feedforward interference cancellation method using a chip equalizer and a device capable of reducing hardware complexity by reducing the number of despread detection units.
본 발명의 다른 목적들은 이하에서 서술되는 바람직한 실시예를 통하여 보다 명확해 질 것이다.
Other objects of the present invention will become more apparent through the preferred embodiments described below.
상기 목적들을 달성하기 위하여, 본 발명의 일 측면에 따르면, 칩 등화기를 이용한 병렬 검출 피드포워드 간섭 제거 방법을 제시할 수 있다. In order to achieve the above objects, according to an aspect of the present invention, it is possible to provide a parallel detection feedforward interference cancellation method using a chip equalizer.
본 발명의 바람직한 실시예에 따른 칩 등화기를 이용한 병렬 검출 피드포워드 간섭 제거 방법은 (a) 상기 하향 링크의 수신기에 포함된 칩 등화기에서 상기 다중 경로 채널에서 수신한 신호를 필터링하여 제1추정 신호를 출력하는 단계, (b) 역확산 검출부에서 수신한 상기 제1추정 신호에 대하여 역확산하여 각 채널별 신호를 검출하는 단계, (c) 재확산부에서 상기 역확산된 신호를 재확산하는 단계, (d) 간섭 신호 합산부에서 상기 재확산된 채널별 신호를 합산하여 제2추정 신호를 생성하는 단계, (e) 간섭 신호 제거부에서 상기 제1추정 신호로부터 상기 제2추정 신호를 제거하여 재생될 제3추정 신호를 생성하는 단계, (f) 재생 신호 검출부에서 상기 재생될 제3추정 신호를 검출하는 단계를 포함할 수 있다. In the parallel detection feedforward interference cancellation method using a chip equalizer according to the preferred embodiment of the present invention, (a) a first estimation signal by filtering a signal received in the multipath channel in a chip equalizer included in the downlink receiver (B) despreading the first estimation signal received by the despreading detector to detect a signal for each channel, and (c) respreading the despreaded signal by the respreading unit (d) summing the respread channel-specific signals in the interference signal adding unit to generate a second estimation signal, (e) removing the second estimation signal from the first estimation signal in the interference signal removing unit Generating a third estimation signal to be reproduced, and (f) detecting the third estimation signal to be reproduced by the reproduction signal detection unit.
여기서, 상기 하향 링크상의 수신기는 위성 DMB 시스템의 수신기일 수 있다.Here, the receiver on the downlink may be a receiver of a satellite DMB system.
바람직하게는, 본 발명의 바람직한 실시예에 따른 칩 등화기를 이용한 병렬 검출 피드포워드 간섭 제거 방법에서 상기 (a)단계는 상기 칩 등화기에서 상기 제1추정 신호를 시간 지연부에 전송하는 단계, 상기 시간 지연부는 상기 (b) 내지 (d)단계에서 채널별 신호가 합산되어 제2추정 신호로 생성되는 동안 지연된 시간만큼 상기 제1추정 신호를 지연시켜 출력하는 단계를 더 포함할 수 있다. Preferably, in the parallel detection feedforward interference cancellation method using a chip equalizer according to a preferred embodiment of the present invention, step (a) includes transmitting the first estimation signal to a time delay unit in the chip equalizer, The time delay unit may further include delaying and outputting the first estimation signal by a delayed time while the signals for each channel are added to generate the second estimation signal in steps (b) to (d).
또한, 본 발명의 바람직한 실시예에 따른 칩 등화기를 이용한 병렬 검출 피드포워드 간섭 제거 방법에서 상기 (d)단계는 상기 생성된 제2추정 신호를 잔여 채널 추정 필터에 전송하는 단계, 상기 잔여 채널 추정 필터는 상기 제2추정 신호와 상기 잔여 채널 추정 필터의 계수를 길쌈(convolution) 연산하여 상기 제2추정 신호를 수정하는 단계를 더 포함할 수 있다. In the parallel detection feedforward interference cancellation method using a chip equalizer according to an embodiment of the present invention, the step (d) includes transmitting the generated second estimation signal to a residual channel estimation filter, and the residual channel estimation filter. The method may further include convolutionally calculating the coefficients of the second estimation signal and the residual channel estimation filter to modify the second estimation signal.
상기 목적들을 달성하기 위하여, 본 발명의 다른 측면에 따르면, 반복 시행을 하는 칩 등화기를 이용한 병렬 검출 피드포워드 간섭 제거 방법을 제시할 수 있다. In order to achieve the above objects, according to another aspect of the present invention, it is possible to provide a parallel detection feedforward interference cancellation method using a chip equalizer that is repeated.
본 발명의 바람직한 실시예에 따른 반복 시행을 하는 칩 등화기를 이용한 병렬 검출 피드포워드 간섭 제거 방법은 (a) 상기 하향 링크의 수신기에 포함된 칩 등화기에서 상기 다중 경로 채널에서 수신한 신호를 필터링하여 제1추정 신호를 스위치에 송신하는 단계, (b) 상기 스위치에서 상기 수신한 신호를 미리 설정된 개수의 역확산 검출부에 상응하여 분배하는 단계-여기서 역확산 검출부의 수는 채널의 수보다 작음-, (c) 역확산 검출부에서 수신한 상기 분배된 신호에 대하여 역확산하여 각 채널별 신호를 검출하는 단계, (d) 재확산부에서 상기 역확산된 신호를 재확산하는 단계, (e) 간섭 신호 합산부에서 상기 재확산된 채널별 신호를 합산하여 제2추정 신호를 생성하는 단계, (f) 간섭 신호 제거부에서 상기 (b)단계에서 수신한 신호로부터 상기 제2추정 신호를 제거하여 제3추정 신호를 생성한 후 상기 제3추정 신호를 상기 스위치로 송신하는 단계, (g) 상기 (b) 내지 (f)단계는 미리 설정된 회수만큼 반복되며 마지막 반복 시행에서 상기 간섭 신호 제거부는 상기 제3추정 신호를 재생 신호 검출부로 송신하는 단계, (h) 상기 재생 신호 검출부에서 상기 재생될 제3추정 신호를 검출하는 단계를 포함할 수 있다. In the parallel detection feedforward interference cancellation method using a chip equalizer that is repeatedly executed according to a preferred embodiment of the present invention, (a) a chip equalizer included in the downlink receiver may filter a signal received from the multipath channel. Transmitting a first estimated signal to a switch, (b) distributing the received signal at the switch corresponding to a predetermined number of despread detectors, wherein the number of despread detectors is less than the number of channels; (c) despreading the distributed signal received by the despreading detector to detect a signal for each channel, (d) respreading the despreaded signal by the respreading unit, and (e) an interference signal Generating a second estimation signal by summing the respread channel-specific signals in an adder; and (f) the second estimate from the signal received in step (b) in the interference signal canceller. Transmitting a third estimation signal to the switch after removing a call to generate a third estimation signal, and (g) steps (b) to (f) are repeated a predetermined number of times and the interference is repeated in the last iteration. The signal removing unit may include transmitting the third estimation signal to a reproduction signal detection unit, and (h) detecting the third estimation signal to be reproduced by the reproduction signal detection unit.
여기서, 상기 하향 링크상의 수신기는 위성 DMB 시스템의 수신기일 수 있다. Here, the receiver on the downlink may be a receiver of a satellite DMB system.
바람직하게는, 본 발명의 바람직한 실시예에 따른 반복 시행을 하는 칩 등화기를 이용한 병렬 검출 피드포워드 간섭 제거 방법에서 상기 (b)단계는 상기 스위치에서 상기 수신한 신호를 시간 지연부에 전송하는 단계, 상기 시간 지연부는 상기 (c) 내지 (e)단계에서 분배된 신호가 제2추정 신호로 생성되는 동안 지연된 시간만큼 상기 수신한 신호를 지연시켜 출력하는 단계를 더 포함할 수 있다. Preferably, in the parallel detection feedforward interference elimination method using a chip equalizer repeatedly performed according to a preferred embodiment of the present invention, the step (b) includes transmitting the received signal from the switch to a time delay unit; The time delay unit may further include delaying and outputting the received signal by a delayed time while the signal distributed in the steps (c) to (e) is generated as the second estimation signal.
또한, 본 발명의 바람직한 실시예에 따른 반복 시행을 하는 칩 등화기를 이용한 병렬 검출 피드포워드 간섭 제거 방법에서 상기 (e)단계는 상기 생성된 제2추정 신호를 잔여 채널 추정 필터에 전송하는 단계, 상기 잔여 채널 추정 필터는 상기 제2추정 신호와 상기 잔여 채널 추정 필터의 계수를 길쌈(convolution) 연산하여 상기 제2추정 신호를 수정하는 단계를 더 포함할 수 있다. In addition, in the parallel detection feedforward interference cancellation method using a chip equalizer that is repeatedly executed according to a preferred embodiment of the present invention, the step (e) includes transmitting the generated second estimation signal to the residual channel estimation filter. The residual channel estimation filter may further include convolutionally calculating the coefficients of the second estimation signal and the residual channel estimation filter to modify the second estimation signal.
상기 목적들을 달성하기 위하여, 본 발명의 다른 측면에 따르면, 칩 등화기를 이용한 병렬 검출 피드포워드 간섭 제거기를 제시할 수 있다. In order to achieve the above objects, according to another aspect of the present invention, it is possible to propose a parallel detection feedforward interference canceller using a chip equalizer.
본 발명의 바람직한 실시예에 따른 칩 등화기를 이용한 병렬 검출 피드포워드 간섭 제거기는 상기 다중 경로 채널에서 수신한 신호를 필터링하여 제1추정 신호를 출력하는 칩 등화기, 상기 제1추정 신호를 수신하여 역확산한 후 각 채널별 신호를 검출하는 역확산 검출부, 상기 역확산된 신호를 수신하여 재확산하는 재확산부, 상기 재확산된 채널별 신호를 합산하여 제2추정 신호를 생성하는 간섭 신호 합산부, 상기 제1추정 신호로부터 상기 제2추정 신호를 제거하여 재생될 제3추정 신호를 생성하는 간섭 신호 제거부, 상기 재생될 제3추정 신호를 검출하는 재생 신호 검출부를 포함할 수 있다. The parallel detection feedforward interference canceller using the chip equalizer according to the preferred embodiment of the present invention filters a signal received in the multipath channel and outputs a first estimation signal, and receives the first estimation signal and receives the inverse. A despread detector that detects a signal for each channel after spreading, a respreader that receives and respreads the despread signal, and an interference signal adder that adds the respreaded channel-specific signals to generate a second estimation signal And an interference signal remover configured to remove the second estimated signal from the first estimated signal to generate a third estimated signal to be reproduced, and a reproduced signal detector to detect the third estimated signal to be reproduced.
여기서, 상기 하향 링크상의 수신기는 위성 DMB 시스템의 수신기일 수 있다. Here, the receiver on the downlink may be a receiver of a satellite DMB system.
바람직하게는, 본 발명의 바람직한 실시예에 따른 칩 등화기를 이용한 병렬 검출 피드포워드 간섭 제거기는 상기 칩 등화기에서 상기 제1추정 신호를 수신하며, 채널별 신호가 합산되어 제2추정 신호로 생성되는 동안 지연된 시간만큼 상기 제1추정 신호를 지연시켜 출력하는 시간 지연부를 더 포함할 수 있다. Preferably, the parallel detection feedforward interference canceller using the chip equalizer according to the preferred embodiment of the present invention receives the first estimation signal from the chip equalizer, and the signals for each channel are summed to generate a second estimation signal. The apparatus may further include a time delay unit configured to delay and output the first estimation signal by a delayed time.
또한, 본 발명의 바람직한 실시예에 따른 칩 등화기를 이용한 병렬 검출 피드포워드 간섭 제거기는 상기 생성된 제2추정 신호를 수신하고, 상기 제2추정 신호와 잔여 채널 추정 필터의 계수를 길쌈(convolution) 연산하여 상기 제2추정 신호를 수정하며, 상기 수정된 제2추정 신호를 상기 간섭 신호 제거부에 전송하는 잔여 채널 추정 필터를 더 포함할 수 있다. In addition, the parallel detection feedforward interference canceller using the chip equalizer according to the preferred embodiment of the present invention receives the generated second estimation signal and convolutions the coefficients of the second estimation signal and the residual channel estimation filter. The method may further include a residual channel estimation filter for correcting the second estimation signal and transmitting the modified second estimation signal to the interference signal canceller.
상기 목적들을 달성하기 위하여, 본 발명의 다른 측면에 따르면, 반복 시행을 하는 칩 등화기를 이용한 병렬 검출 피드포워드 간섭 제거기를 제시할 수 있다. In order to achieve the above objects, according to another aspect of the present invention, it is possible to present a parallel detection feedforward interference canceller using a chip equalizer that is repeated.
본 발명의 바람직한 실시예에 따른 반복 시행을 하는 칩 등화기를 이용한 병렬 검출 피드포워드 간섭 제거기는 상기 다중 경로 채널에서 수신한 신호를 필터링하여 제1추정 신호를 스위치에 송신하는 칩 등화기, 상기 칩 등화기 또는 간섭 신호 제거부로부터 수신한 신호를 미리 설정된 개수의 역확산 검출부에 상응하여 분배하는 스위치-여기서 역확산 검출부의 수는 채널의 수보다 작음-, 상기 분배된 신호를 수신하여 역확산한 후 각 채널별 신호를 검출하는 역확산 검출부, 상기 역확산된 신호를 수신하여 재확산하는 재확산부, 상기 재확산된 채널별 신호를 합산하여 제2추정 신호를 생성하는 간섭 신호 합산부, 상기 스위치에서 수신한 신호로부터 상기 제2추정 신호를 제거하여 제3추정 신호를 생성한 후 상기 스위치로 송신하고 미리 설정된 회수의 마지막 반복 시행에서 상기 제3추정 신호를 재생 신호 검출부로 송신하는 간섭 신호 제거부, 상기 재생될 제3추정 신호를 검출하는 재생 신호 검출부를 포함할 수 있다. The parallel detection feedforward interference canceller using a chip equalizer for repetitive implementation according to a preferred embodiment of the present invention filters a signal received in the multipath channel and transmits a first estimated signal to a switch, the chip equalizer. A switch for distributing a signal received from a signal or an interference signal canceller corresponding to a predetermined number of despread detectors, wherein the number of despread detectors is smaller than the number of channels, and after receiving and despreading the distributed signals, A despreading detector detecting a signal for each channel, a respreading unit for receiving and respreading the despread signal, an interference signal adding unit for generating a second estimated signal by adding the respreaded channel-specific signals, and the switch Removes the second estimation signal from the signal received at to generate a third estimation signal, and then transmits the signal to the switch. An interference signal removing unit transmitting the third estimation signal to the reproduction signal detection unit in a last repetition trial may include a reproduction signal detection unit detecting the third estimation signal to be reproduced.
여기서, 상기 하향 링크상의 수신기는 위성 DMB 시스템의 수신기일 수 있다. Here, the receiver on the downlink may be a receiver of a satellite DMB system.
바람직하게는, 본 발명의 바람직한 실시예에 따른 반복 시행을 하는 칩 등화기를 이용한 병렬 검출 피드포워드 간섭 제거기는 상기 스위치에서 출력된 전체 신호를 수신하며, 상기 분배된 신호가 제2추정 신호로 생성되는 동안 지연된 시간만큼 상기 수신한 신호를 지연시켜 출력하는 시간 지연부를 더 포함할 수 있다. Preferably, the parallel detection feedforward interference canceller using a repeater chip equalizer according to a preferred embodiment of the present invention receives the entire signal output from the switch, and the distributed signal is generated as a second estimation signal. The apparatus may further include a time delay unit configured to delay and output the received signal by a delayed time.
또한, 본 발명의 바람직한 실시예에 따른 반복 시행을 하는 칩 등화기를 이용한 병렬 검출 피드포워드 간섭 제거기는 상기 생성된 제2추정 신호를 수신하고, 상기 제2추정 신호와 잔여 채널 추정 필터의 계수를 길쌈(convolution) 연산하여 상기 제2추정 신호를 수정하며, 상기 수정된 제2추정 신호를 상기 간섭 신호 제거부에 전송하는 잔여 채널 추정 필터를 더 포함할 수 있다. In addition, the parallel detection feedforward interference canceller using a repeater chip equalizer according to a preferred embodiment of the present invention receives the generated second estimation signal and weaves coefficients of the second estimation signal and the residual channel estimation filter. The method may further include a residual channel estimation filter for modifying the second estimation signal by performing a convolution operation and transmitting the modified second estimation signal to the interference signal canceller.
이하, 본 발명에 따른 칩 등화기를 이용한 병렬 검출 피드포워드 간섭 제거 방법 및 그 장치의 바람직한 실시예를 첨부도면을 참조하여 상세히 설명하기로 하며, 첨부 도면을 참조하여 설명함에 있어, 도면 부호에 상관없이 동일하거나 대응하는 구성 요소는 동일한 참조번호를 부여하고 이에 대한 중복되는 설명은 생략하기로 한다.Hereinafter, a preferred embodiment of a parallel detection feedforward interference cancellation method and a device using the chip equalizer according to the present invention will be described in detail with reference to the accompanying drawings, and with reference to the accompanying drawings, regardless of the reference numerals The same or corresponding components are given the same reference numerals and redundant description thereof will be omitted.
도 3은 본 발명의 바람직한 실시예에 따른 DS/CDM 시스템에서 칩 등화기를 이용한 병렬 검출 피드포워드 간섭 제거기의 칩 등화기의 구성도이다. 도 3을 참조하면, 칩 등화기(410)는 적응형 N탭 FIR 필터(413)와 적응형 알고리즘(415)을 포함하여 구성된다. 3 is a block diagram of a chip equalizer of a parallel detection feedforward interference canceller using a chip equalizer in a DS / CDM system according to a preferred embodiment of the present invention. Referring to FIG. 3, the
본 발명에서 사용되는 칩 등화기(410)는 종래 기술에 따른 N개의 탭을 가지는 적응형 FIR(Finite Impulse Response) 필터를 이용한다. 여기서 칩 등화기(410)는 FIR 필터 및 적응형 알고리즘을 이용하여 입력 신호와 칩 등화기(410) 계수에 대해 길쌈(convolution) 연산을 하여 신호를 출력하고, 이후 출력된 신호는 역확산된 후 검출기(detector)를 통해 데이터 신호 검출이 된다. The
이러한 데이터 신호를 입력 신호와 출력 신호로 나누어 설명하면 다음과 같다. The data signal is divided into an input signal and an output signal and described as follows.
(6) (6)
(7) (7)
(8) (8)
(9) (9)
여기서, 은 칩 등화기(410)의 입력 신호이고, 은 칩 등화기(410)의 출력 신호이며, 은 칩 등화기(410)의 계수이다. 또한, H는 벡터 헤르미션 변환(vector Hermitian transpose)이고, T는 벡터 트랜스포즈(vector transpose)이다. 칩 등화기(410)의 계수 는 LMS, RLS 등의 적응 알고리즘(adaptive algorithm)을 사용하여 수정된다. here, Is the input signal of the
이상에서 본 발명의 바람직한 실시예에 따른 DS/CDM 시스템에서 칩 등화기를 이용한 병렬 검출 피드포워드 간섭 제거기의 칩 등화기의 구성도를 설명하였으며, 이하에서는 첨부 도면을 참조하여, 본 발명에 따른 칩 등화기를 이용한 병렬 검출 피드포워드 간섭 제거 방법 및 그 장치를 구체적인 실시예를 기준으로 설명하기로 한다. 본 발명에 따른 실시예는 다음과 같이 크게 세 가지로 구분된다. 첫째, 일반적으로 칩 등화기를 이용하여 다중 경로 채널에서 수신한 신호에서 다중 접속 간섭을 제거하는 방법, 둘째, 칩 등화기를 이용하면서 신호 검출을 위한 검출기의 수를 줄이고 반복시행의 수를 증가시켜 다중 접속 간섭을 제거하는 방법, 셋째, 칩 등화기를 이용하면서 잔여 채널 추정 필터를 이용하여 다중 접속 간섭을 제거하는 방법으로 구분된다. 상술한 모든 방법에서는 공통적으로 칩 등화기를 이용하면서 보다 효율적으로 다중 접속 간섭을 제거하기 위한 구성 요소가 선택적으로 추가되며, 최종 검출되어 재생되는 신호는 첫 번째 방송 채널 신호라고 가정한다. 이하에서는 다중 접속 간섭을 제거하는 방법에 있어 상술한 세번째 방법에 따른 다중 접속 간섭 제거 방법이 그 성능이 가장 좋으나 구현 복잡도가 가장 낮은 첫번째 방법부터 설명한다. In the above, the configuration diagram of the chip equalizer of the parallel detection feedforward interference canceller using the chip equalizer in the DS / CDM system according to the preferred embodiment of the present invention has been described. Hereinafter, the chip equalization according to the present invention will be described with reference to the accompanying drawings. The parallel detection feedforward interference cancellation method and apparatus using the same will be described with reference to specific embodiments. Embodiments according to the present invention are divided into three categories as follows. First, a method of eliminating multiple access interference from a signal received in a multipath channel using a chip equalizer in general, and second, using a chip equalizer to reduce the number of detectors for signal detection and to increase the number of iterations. Third, a method of removing interference is classified into a method of canceling multiple access interference by using a residual channel estimation filter while using a chip equalizer. In all the above-described methods, it is assumed that components for removing multiple access interferences are selectively added while using a chip equalizer in common, and the signal detected and reproduced last is the first broadcast channel signal. In the following description, the method for removing the multiple access interference according to the third method described above will be described first from the first method having the best performance but the lowest implementation complexity.
도 4a는 본 발명의 바람직한 제1실시예에 따른 DS/CDM 시스템에서 칩 등화기를 이용한 병렬 검출 피드포워드 간섭 제거기의 구성도이다. 도 4a를 참조하면, 본 발명의 바람직한 제1실시예에 따른 DS/CDM 시스템에서 칩 등화기를 이용한 병렬 검출 피드포워드 간섭 제거기는 칩 등화기(410), 역확산 검출부(420), 재확산부(430), 간섭 신호 합산부(440), 시간 지연부(450), 간섭 신호 제거부(460) 및 재생 신호 검출부(470)를 포함하여 구성된다. 4A is a block diagram of a parallel detection feedforward interference canceller using a chip equalizer in a DS / CDM system according to a first embodiment of the present invention. Referring to FIG. 4A, the parallel detection feedforward interference canceller using the chip equalizer in the DS / CDM system according to the first exemplary embodiment of the present invention may include a
칩 등화기(410)는 다중 경로 채널에서 수신한 신호를 필터링하여 제1추정 신호를 출력한다. 칩 등화기(410)를 통과한 수신 신호는 채널에 의한 인접 심볼 간섭(Inter Symbol Interference : ISI)이 보상되어 방송 채널간에 직교성을 회복할 수 있으며, 또한 역확산 과정시 방송 채널간 다중 접속 간섭이 줄어 들어 수신 성능이 개선될 수 있다. The
역확산 검출부(420)는 칩 등화기(410)로부터 제1추정 신호를 수신하여 역확산한 후 각 채널별 신호를 검출한다. 수신단에서 첫 번째 방송 채널 신호를 수신한다고 가정하였으므로, 그 외의 채널 신호는 간섭 신호가 되며, 따라서 역확산 검출부(420)는 방송 채널에 상응하여 두 번째 채널부터 k번째 방송 채널의 수만큼 포함되어야 한다. 칩 등화기(410)를 통과한 신호는 역확산 검출부(420)를 통과하여 채널별 전송 데이터가 검출되고 검출된 데이터는 재확산부(430)와 간섭 신호 합산부(440)를 통하여 간섭 신호 성분으로 생성된다. 칩 등화기(410)의 출력 신호에서 간섭 신호 성분은 간섭 신호 제거부(460)에 의해서 제거되고 첫 번째 방송 채널 데이터로 검출되게 된다. The
재확산부(430)는 역확산 검출부(420)에서 역확산된 신호를 수신하여 재확산하며 이득 조절한다. The
간섭 신호 합산부(440)는 재확산된 채널별 신호를 합산하여 제2추정 신호를 생성한다. The
시간 지연부(450)는 칩 등화기(410)에서 제1추정 신호를 수신하며 제1추정 신호가 역확산 검출부(420), 재확산부(430) 및 간섭 신호 합산부(440)를 통과하면 서 채널별 신호가 합산되어 제2추정 신호로 생성되는 동안 지연된 시간만큼 제1추정 신호를 지연시켜 출력한다. 이는 다중 접속 간섭을 제거하기 위해서는 신호 검출이 필요한데, 이 과정에서 64칩의 신호가 입력되어야 하나의 데이터 심볼을 결정할 수 있으므로, 간섭 신호 제거부(460)에서 첫 번째 방송 채널인 제3추정 신호를 생성하기 위해서는 역확산 검출부(420)와 간섭 신호 합산부(440)를 통과하는데 지연되는 시간까지 제1추정 신호의 대기 시간이 필요하다. 따라서 지연 시간부(450)는 이러한 제1추정 신호에 대한 대기 시간을 위해 더 포함될 수 있다.When the
이러한 입출력 신호를 수학식으로 표현하면 다음과 같다. This input / output signal is expressed by the following equation.
(10) 10
즉, 간섭 신호 합산부(440)에서 출력된 제2추정 신호 p(n)은 상술한 검출 과정과 역확산과정 등을 수행할 때 N만큼 지연되므로, 칩 등화기(410)를 통과한 N 지연된 칩 등화기(410)의 출력 신호 에 대하여 다중 채널 간섭 요소가 된다. 따라서 신호로부터 p(n)을 빼주면 다중 채널 간섭 요소가 최소화된 신호 을 얻을 수 있다. That is, since the second estimation signal p (n) output from the
간섭 신호 제거부(460)는 제1추정 신호로부터 제2추정 신호를 제거하여 재생될 첫 번째 방송 채널 신호인 제3추정 신호를 생성한다. The interference
재생 신호 검출부(470)는 재생될 제3추정 신호를 검출하고, 이후 첫 번째 방송 채널 신호를 재생한다. 여기서 재생 신호 검출부(470)는 역확산 검출부(420)에서 수행되는 원리와 동일한 원리에 의해 재생 신호를 검출한다. The
여기서, TC와 TB는 각각 칩 샘플링 시간(chip sampling time)과 비트(데이터) 샘플링 시간(bit sampling time)을 나타낸다. 즉, 도 4를 참조하면, 각각의 단계에서 칩 률의 속도 또는 데이터 률의 속도로 입력되는 신호를 처리하는 과정이 도시 된다. Here, T C and T B represent a chip sampling time and a bit (data) bit sampling time, respectively. That is, referring to FIG. 4, a process of processing a signal input at a chip rate or a data rate at each step is illustrated.
도 4b는 본 발명의 바람직한 제1실시예에 따른 DS/CDM 시스템에서 칩 등화기를 이용한 병렬 검출 피드포워드 간섭 제거기의 역확산 검출부의 구성도이다. 도 4b를 참조하면, 본 발명의 바람직한 제1실시예에 따른 DS/CDM 시스템에서 칩 등화기를 이용한 병렬 검출 피드포워드 간섭 제거기의 역확산 검출부는 역확산(despread)을 위한 곱셈기(423), 적분부(integrator)(425) 및 검출부(detector)를 포함하여 구성된다. 4B is a block diagram of a despread detection unit of a parallel detection feedforward interference canceller using a chip equalizer in a DS / CDM system according to a first embodiment of the present invention. Referring to FIG. 4B, the despread detection unit of the parallel detection feedforward interference canceller using a chip equalizer in the DS / CDM system according to the first preferred embodiment of the present invention is a
역확산 검출부(420)는 제1추정 신호를 수신하여 역확산한 후 각 채널별 신호를 검출하며 입력 및 출력 신호를 벡터 수식으로 표현하면 다음과 같다. 재생 신호 검출부(470)도 같은 원리로 입력 및 출력 신호를 처리한다. 즉, 도4a를 참조하면, 'detect s1', 'detect s2' 등은 다음과 같이 입출력 신호를 처리한다. The
(11) (11)
(12) (12)
(13) (13)
여기서, 는 칩 등화기(410)의 출력 벡터이며, 는 첫번째 확산 부호 (spreading code)이다. here, Is the output vector of the
도 4c는 본 발명의 바람직한 제1실시예에 따른 DS/CDM 시스템에서 칩 등화기를 이용한 병렬 검출 피드포워드 간섭 제거기의 재확산부의 구성도이다. 본 발명의 바람직한 제1실시예에 따른 DS/CDM 시스템에서 칩 등화기를 이용한 병렬 검출 피드포워드 간섭 제거기의 재확산부(430)는 이득 조절부(435)에 연결되어, 역확산 검출부(420)에서 역확산된 신호를 수신하여 재확산하고 이득 조절을 하며, 입출력 신호를 벡터 수식으로 표현하면 다음과 같다. 4C is a block diagram of a re-spreading unit of a parallel detection feedforward interference canceller using a chip equalizer in a DS / CDM system according to a first embodiment of the present invention. In the DS / CDM system according to the first exemplary embodiment of the present invention, the
(14) (14)
(15) (15)
(16) (16)
여기서 g2는 이득 조절(gain scaling)값이며, 은 칩 등화기(410)에서 출력된 신호의 벡터이고, 는 두번째 확산 부호(spreading code)이다. Where g 2 is the gain scaling, Is the vector of the signal output from the
도 5a는 본 발명의 바람직한 제2실시예에 따른 DS/CDM 시스템에서 반복시행의 첫번째 단계를 수행하는 칩 등화기를 이용한 병렬 검출 피드포워드 간섭 제거기의 구성도이고, 도 5b는 본 발명의 바람직한 제2실시예에 따른 DS/CDM 시스템에서 반복시행의 두번째 단계를 수행하는 칩 등화기를 이용한 병렬 검출 피드포워드 간섭 제거기의 구성도이다. 도 5a 및 5b를 참조하면, 본 발명의 바람직한 제2실시예 에 따른 DS/CDM 시스템에서 칩 등화기를 이용한 병렬 검출 피드포워드 간섭 제거기는 칩 등화기(410), 스위치(SW)(510), 역확산 검출부(420), 재확산부(430), 간섭 신호 합산부(440), 시간 지연부(450), 간섭 신호 제거부(460) 및 재생 신호 검출부(470)를 포함하여 구성된다. 상술한 제1실시예와의 차이점을 위주로 설명한다. 5A is a block diagram of a parallel detection feedforward interference canceller using a chip equalizer performing a first step of iteration in a DS / CDM system according to a second preferred embodiment of the present invention, and FIG. 5B is a second preferred embodiment of the present invention. A block diagram of a parallel detection feedforward interference canceller using a chip equalizer performing a second step of iteration in a DS / CDM system according to an embodiment. 5A and 5B, the parallel detection feedforward interference canceller using the chip equalizer in the DS / CDM system according to the second preferred embodiment of the present invention is the
스위치(510)는 최초 칩 등화기(410)로부터 수신한 신호를 미리 설정된 개수의 채널 검출기에 상응하여 분배한다. 즉, 스위치(510)는 처음에 수신된 신호과 각 단계에서 간섭이 제거된 신호를 멀티플렉스(multiplexing)한다. 여기서 역확산 검출부(420)의 수는 채널의 수보다 작다. 즉, 상술한 제1실시에서 구비된 간섭 신호 검출을 위한 채널 수만큼의 역확산 검출부(420) 대신에 여기서는 채널 수보다 적은 수의 역확산 검출부(420)를 구비한다. 따라서 한번에 간섭 신호를 제거하지 않고, 반복 시행을 통하여 제거되지 않은 간섭 신호를 제거한다. 예를 들어, 도 5a를 참조하면, k가 5인 경우, 최초 S2, S3, S4, S5는 각각 방송 채널 2, 3, 4, 5번의 역확산 검출부(420)가 되고, 상술한 과정에 의하여 출력 신호가 간섭 신호 제거부(460)를 통과하여 다시 스위치(510)로 입력된다. 도 5b를 참조하면, 다음 단계에서의 S6, S7, S8, S9는 각각 방송 채널 6, 7, 8, 9번의 역확산 검출부(420)가 된다. 따라서 이러한 과정을 반복적으로 수행함으로써 다중 접속 간섭을 제거하고 최종 재생될 첫 번째 방송 채널을 검출하여 재생할 수 있다. 여기서 반복되는 회수는 채널 전체의 수와 각 단계에서 역확산되는 신호의 수에 상응하여 정해진다. 따라서 역확산 검출부(420)의 수를 제1실시예보다 적게 구성함으로써 하드웨어 복잡도를 줄일 수 있다. The
여기서 시간 지연부(450)는 스위치(510)에서 출력된 전체 신호를 수신하며 각 반복 시행 단계에서 분배된 신호가 제2추정 신호로 생성되는 동안 지연된 시간만큼 스위치(510)로부터 수신된 전체 신호를 지연시켜 출력한다. Here, the
도 6은 본 발명의 바람직한 제3실시예에 따른 DS/CDM 시스템에서 칩 등화기를 이용한 병렬 검출 피드포워드 간섭 제거기의 구성도이다. 도 6을 참조하면, 본 발명의 바람직한 제3실시예에 따른 DS/CDM 시스템에서 칩 등화기를 이용한 병렬 검출 피드포워드 간섭 제거기는 칩 등화기(410), 스위치(SW)(510), 역확산 검출부(420), 재확산부(430), 간섭 신호 합산부(440), 시간 지연부(450), 잔여 채널 추정 필터(610), 간섭 신호 제거부(460) 및 재생 신호 검출부(470)를 포함하여 구성된다. 제3실시예는 상술한 제1실시예 및 제2실시예에 잔여 채널 추정 필터(610)를 더 추가하여 구성될 수 있으므로 이하에서는 제2실시예와의 차이점을 위주로 설명한다.6 is a block diagram of a parallel detection feedforward interference canceller using a chip equalizer in a DS / CDM system according to a third embodiment of the present invention. Referring to FIG. 6, the parallel detection feedforward interference canceller using a chip equalizer in a DS / CDM system according to a third exemplary embodiment of the present invention may include a
잔여 채널 추정 필터(Residual Channel Estimation Filter : RCEF)(610)는 칩 등화기(410)에서 완벽하게 보상하지 못한 채널 임펄스 응답을 제거하기 위한 적응형 FIR(Finite Impulse Response) 필터이며, 간섭 신호 합산부(440)에서 생성된 제2추정 신호를 수신하여 채널 계수와 칩 등화기 계수와의 길쌈(convolution) 연산을 하여 간섭 신호 제거부(460)에 전송한다. 잔여 채널 추정 필터(610)는 칩 등화기(410)와 동일하게 칩 률(chip rate)로 동작을 하며, 검출 지향(decision directed) LMS 알고리즘, CMA(constant modulus) 알고리즘 또는 moe(minimum output energy) 알고리즘 등을 이용하여 계수를 적응적으로 변경할 수 있다. Residual Channel Estimation Filter (RCEF) 610 is an adaptive finite impulse response (FIR) filter for removing channel impulse responses that are not completely compensated for in the
잔여 채널 추정 필터(610)의 입출력 신호를 벡터 수식으로 표현하면 다음과 같다.The input / output signal of the residual
(17) (17)
(18) (18)
(19) (19)
(20) 20
여기서, 은 잔여 채널 추정 필터(610)의 입력 신호의 벡터 표현이고, 은 출력 신호의 벡터 표현이며, 은 잔여 채널 추정 필터(610)의 계수이고, M은 계수 크기이면서 입출력 벡터의 크기이다. here, Is a vector representation of the input signal of residual
본 발명은 상기 실시예에 한정되지 않으며, 많은 변형이 본 발명의 사상 내에서 당 분야에서 통상의 지식을 가진 자에 의하여 가능함은 물론이다.The present invention is not limited to the above embodiments, and many variations are possible by those skilled in the art within the spirit of the present invention.
상술한 바와 같이 본 발명에 따른 칩 등화기를 이용한 병렬 검출 피드포워드 간섭 제거 방법 및 그 장치는 병렬 간섭 제거기 입력단에서 칩 등화기를 사용함으로써 다중 접속 간섭을 제거할 수 있다. As described above, the method and apparatus for parallel detection feedforward interference cancellation using the chip equalizer according to the present invention can eliminate the multiple access interference by using the chip equalizer at the parallel interference canceller input.
또한, 본 발명에 따른 칩 등화기를 이용한 병렬 검출 피드포워드 간섭 제거 방법 및 그 장치는 다중 접속 간섭을 제거함으로써 수신 BER 성능이 개선되며, 잠재적인 채널 용량을 늘릴 수 있다. In addition, the parallel detection feedforward interference cancellation method and apparatus using the chip equalizer according to the present invention can improve the reception BER performance by eliminating multiple access interference, and can increase the potential channel capacity.
또한, 본 발명에 따른 칩 등화기를 이용한 병렬 검출 피드포워드 간섭 제거 방법 및 그 장치는 역확산 검출부의 수를 줄임으로써 하드웨어의 복잡도를 낮게 할 수 있다.
In addition, the parallel detection feedforward interference cancellation method using the chip equalizer and the apparatus according to the present invention can reduce the complexity of hardware by reducing the number of despread detection unit.
Claims (16)
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
KR1020040095598A KR100665704B1 (en) | 2004-11-22 | 2004-11-22 | Method for cancelling interference in parallel dicision feedforward with chip equalizer and Apparatus thereof |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
KR1020040095598A KR100665704B1 (en) | 2004-11-22 | 2004-11-22 | Method for cancelling interference in parallel dicision feedforward with chip equalizer and Apparatus thereof |
Publications (2)
Publication Number | Publication Date |
---|---|
KR20060056489A true KR20060056489A (en) | 2006-05-25 |
KR100665704B1 KR100665704B1 (en) | 2007-01-09 |
Family
ID=37152190
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
KR1020040095598A KR100665704B1 (en) | 2004-11-22 | 2004-11-22 | Method for cancelling interference in parallel dicision feedforward with chip equalizer and Apparatus thereof |
Country Status (1)
Country | Link |
---|---|
KR (1) | KR100665704B1 (en) |
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR100831156B1 (en) * | 2006-12-07 | 2008-05-20 | 에스케이 텔레콤주식회사 | Chip equalization apparatus and method thereof |
KR20110034165A (en) * | 2009-09-28 | 2011-04-05 | 삼성전자주식회사 | Apparatus and method for tracking gps signals in portable terminal |
-
2004
- 2004-11-22 KR KR1020040095598A patent/KR100665704B1/en not_active IP Right Cessation
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR100831156B1 (en) * | 2006-12-07 | 2008-05-20 | 에스케이 텔레콤주식회사 | Chip equalization apparatus and method thereof |
KR20110034165A (en) * | 2009-09-28 | 2011-04-05 | 삼성전자주식회사 | Apparatus and method for tracking gps signals in portable terminal |
Also Published As
Publication number | Publication date |
---|---|
KR100665704B1 (en) | 2007-01-09 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
US7412218B2 (en) | Iterative multi-stage detection technique for a diversity receiver having multiple antenna elements | |
US6975666B2 (en) | Interference suppression in CDMA systems | |
CA2369499C (en) | Multichannel cdma subtractive interference canceler | |
JP3529436B2 (en) | Direct sequence code division multiple access system and receiver for direct sequence code division multiple access signal | |
US7463609B2 (en) | Interference cancellation within wireless transceivers | |
US7826516B2 (en) | Iterative interference canceller for wireless multiple-access systems with multiple receive antennas | |
US20050207477A1 (en) | Technique for adaptive multiuser equalization in code division multiple access systems | |
US7218692B2 (en) | Multi-path interference cancellation for transmit diversity | |
JP4072910B2 (en) | Method and apparatus for increasing data rate in a spread spectrum communication system | |
US7720134B2 (en) | Frequency-domain multi-user access interference cancellation and nonlinear equalization in CDMA receivers | |
EP1240731B1 (en) | Interference suppression in cdma systems | |
EP1299961A1 (en) | Receiver and method of receiving a cdma signal in presence of interferers with unknown spreading factors | |
KR100665704B1 (en) | Method for cancelling interference in parallel dicision feedforward with chip equalizer and Apparatus thereof | |
KR100665703B1 (en) | Method for cancelling interference in adaptive partial parallel and Apparatus thereof | |
US20090323860A1 (en) | Receiving and processing data | |
Karlsson et al. | Improved single-user detector for WCDMA systems based on Griffiths' algorithm | |
JPH07264111A (en) | Code division multiple address receiver | |
Garg et al. | Performance improvement in wireless system due to parallel interference cancellation (PIC) algorithm |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A201 | Request for examination | ||
E902 | Notification of reason for refusal | ||
E701 | Decision to grant or registration of patent right | ||
GRNT | Written decision to grant | ||
FPAY | Annual fee payment |
Payment date: 20121115 Year of fee payment: 7 |
|
FPAY | Annual fee payment |
Payment date: 20131212 Year of fee payment: 8 |
|
FPAY | Annual fee payment |
Payment date: 20150624 Year of fee payment: 9 |
|
FPAY | Annual fee payment |
Payment date: 20151201 Year of fee payment: 10 |
|
LAPS | Lapse due to unpaid annual fee |