KR20060038297A - Semiconductor device having multiple well structure - Google Patents

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KR20060038297A KR1020040087523A KR20040087523A KR20060038297A KR 20060038297 A KR20060038297 A KR 20060038297A KR 1020040087523 A KR1020040087523 A KR 1020040087523A KR 20040087523 A KR20040087523 A KR 20040087523A KR 20060038297 A KR20060038297 A KR 20060038297A
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Abstract

다중 웰 구조의 반도체 소자를 제공한다. 상기 반도체소자는 셀 어레이 영역 및 주변 영역을 갖는 반도체기판을 구비한다. 상기 셀 어레이 영역의 반도체기판 내에 제1 도전형의 셀 웰이 배치된다. 상기 주변 영역의 반도체기판 내에 제1 도전형의 주변 웰이 배치된다. 상기 셀 웰 및 상기 주변 웰을 전기적으로 고립시키도록 각각 둘러싸는 제2 도전형의 셀 고립 웰 및 주변 고립 웰이 배치된다. 상기 셀 어레이 영역의 반도체기판 내에 상기 셀 웰 및 상기 셀 고립 웰을 관통하며, 상기 셀 고립 웰 하부의 반도체기판 내부까지 연장된 트렌치 커패시터를 포함한다.Provided is a semiconductor device having a multi-well structure. The semiconductor device includes a semiconductor substrate having a cell array region and a peripheral region. A cell well of a first conductivity type is disposed in the semiconductor substrate in the cell array region. A peripheral well of a first conductivity type is disposed in the semiconductor substrate in the peripheral region. A cell isolation well and a peripheral isolation well of a second conductivity type are respectively disposed to electrically isolate the cell well and the peripheral well. A trench capacitor penetrates the cell well and the cell isolation well in the semiconductor substrate of the cell array region and extends into the semiconductor substrate under the cell isolation well.

Description

다중 웰 구조의 반도체 소자{Semiconductor device having multiple well structure}Semiconductor device having multiple well structure

도 1은 종래의 반도체 소자를 설명하기 위한 단면도이다.1 is a cross-sectional view illustrating a conventional semiconductor device.

도 2는 본 발명의 실시예에 따른 다중 웰 구조의 반도체 소자를 설명하기 위한 단면도이다.2 is a cross-sectional view illustrating a semiconductor device having a multi-well structure according to an embodiment of the present invention.

본 발명은 반도체소자에 관한 것으로, 특히 다중 웰 구조의 반도체 메모리 소자에 관한 것이다.The present invention relates to a semiconductor device, and more particularly to a semiconductor memory device having a multi-well structure.

일반적으로 반도체 메모리 소자, 특히 디램(Dynamic Random Access Memory; DRAM)은 단위 셀의 커패시터에 데이터를 저장하는 메모리 소자이다. 상기 디램의 단위 셀은 직렬 연결된 하나의 억세스 트랜지스터 및 하나의 셀 커패시터로 구성된다. 상기 셀 커패시터의 용량은 디램 소자의 전기적인 특성 및 신뢰성에 직접적으로 관련이 있다. 반도체 메모리 소자의 집적도가 증가하면서 단위 셀이 차지하는 면적이 감소하고 있다. 이에 따라, 상기 셀 커패시터의 용량을 증가시키기 위하여 다양한 시도가 이루어지고 있다. In general, semiconductor memory devices, particularly DRAM (Dynamic Random Access Memory (DRAM)) is a memory device that stores data in the capacitor of the unit cell. The unit cell of the DRAM includes one access transistor and one cell capacitor connected in series. The capacitance of the cell capacitor is directly related to the electrical characteristics and reliability of the DRAM device. As the degree of integration of semiconductor memory devices increases, the area occupied by unit cells decreases. Accordingly, various attempts have been made to increase the capacity of the cell capacitor.                         

도 1의 종래의 반도체소자를 설명하기 위한 단면도이다. It is sectional drawing for demonstrating the conventional semiconductor element of FIG.

도 1을 참조하면, 셀 어레이 영역(C) 및 주변 영역(P)을 갖는 반도체기판(1)을 구비한다. 상기 반도체기판(1)은 피형 반도체기판이다. Referring to FIG. 1, a semiconductor substrate 1 having a cell array region C and a peripheral region P is provided. The semiconductor substrate 1 is a type semiconductor substrate.

우선, 셀 어레이 영역(C)에 배치된 구성요소들을 살펴보면 다음과 같다. 상기 셀 어레이 영역(C)의 반도체기판 내에 셀 웰(9)이 배치된다. 상기 셀 웰(9)은 피형 웰이다. 상기 셀 어레이 영역(C)의 상기 셀 웰(9)을 전기적으로 고립시키는 셀 고립 웰(7)이 배치된다. 상기 셀 고립 웰(7)은 앤형 웰이다.First, the components arranged in the cell array region C are as follows. The cell well 9 is disposed in the semiconductor substrate of the cell array region C. The cell well 9 is an open well. A cell isolation well 7 is arranged which electrically isolates the cell well 9 of the cell array region C. The cell isolation well 7 is an ann well.

상기 셀 웰(9) 및 상기 셀 고립 웰(7)을 관통하며, 상기 셀 고립 웰(7) 하부의 반도체기판 내로 확장된 딥 트렌치(11)가 배치된다. 상기 딥 트렌치(11)의 하부 영역은 매립 플레이트(15)에 의하여 둘러싸여 있고, 상기 매립 플레이트(15)는 상기 셀 고립 웰(7)과 전기적으로 접속된다. 상기 딥 트렌치(11)의 상부 영역에 절연 칼라(13)가 배치된다. 상기 딥 트렌치(11)의 측벽 및 바닥에 커패시터용 유전막(17)이 배치된다. 상기 딥 트렌치(11)의 내부를 채우는 스토리지 노드(19)가 배치된다. 상기 스토리지 노드(19)는 도핑된 폴리실리콘막일 수 있다.A deep trench 11 penetrating the cell well 9 and the cell isolation well 7 and extending into the semiconductor substrate below the cell isolation well 7 is disposed. The lower region of the deep trench 11 is surrounded by a buried plate 15, which is electrically connected to the cell isolation well 7. An insulating collar 13 is disposed in the upper region of the deep trench 11. The dielectric film 17 for the capacitor is disposed on sidewalls and bottom of the deep trench 11. The storage node 19 filling the inside of the deep trench 11 is disposed. The storage node 19 may be a doped polysilicon layer.

상기 매립 플레이트(15), 상기 커패시터용 유전막(17) 및 상기 스토리지 노드(19)는 트렌치 커패시터(21)를 구성한다. 상기 셀 어레이 영역(C)의 반도체기판 내에 소자분리막(20)이 배치된다. 상기 소자분리막(20)은 인접한 메모리 셀을 분리시키는 역할을 한다. 상기 셀 웰(9)을 가로지르는 선택 트랜지스터(27a)가 배치된다. 상기 선택 트랜지스터(27a)는 선택 워드라인 역할을 하는 게이트 패턴(22a), 제1 불순물 영역(25a) 및 제2 불순물 영역(25b)을 포함한다. 상기 제2 불순물 영역 (25b)은 상기 스토리지 노드(19)와 전기적으로 접속된다. 상기 소자 분리막(20) 상에 비선택 워드라인 역할을 하는 게이트 패턴(22b)이 배치된다.The buried plate 15, the capacitor dielectric layer 17, and the storage node 19 constitute a trench capacitor 21. The device isolation layer 20 is disposed in the semiconductor substrate of the cell array region C. The device isolation layer 20 separates adjacent memory cells. A select transistor 27a is disposed across the cell well 9. The selection transistor 27a includes a gate pattern 22a, a first impurity region 25a, and a second impurity region 25b that serves as a selection word line. The second impurity region 25b is electrically connected to the storage node 19. A gate pattern 22b serving as an unselected word line is disposed on the device isolation layer 20.

다음으로, 상기 주변 영역(P)에는 앤모스 트랜지스터(27b) 및 피모스 트랜지스터(미도시)가 배치된다. 통상, 앤모스 트랜지스터(27b)는 피형의 주변 웰(9b) 또는 피형의 반도체기판 상에 게이트 패턴(23)이 배치되고, 상기 게이트 패턴(23)의 양측면의 반도체기판 내에 소스/드레인 역할을 하는 불순물 영역들(26)이 배치된다. Next, an NMOS transistor 27b and a PMOS transistor (not shown) are disposed in the peripheral region P. In general, the NMOS transistor 27b has a gate pattern 23 disposed on a peripheral peripheral well 9b or a semiconductor substrate, and serves as a source / drain in the semiconductor substrates on both sides of the gate pattern 23. Impurity regions 26 are disposed.

통상, 주변 영역(P)의 앤모스 트랜지스터(27b)의 웰 바이어스 또는 기판 바이어스로 VSS 레벨의 전압을 인가한다. 이와 같은 주변 영역(P)에 가해진 VSS 레벨의 바이어스는 상기 트렌치 커패시터(21)에 영향을 준다. 보다 구체적으로, 상기 주변 영역(P)에 가해진 VSS 레벨의 바이어스는 상기 커패시터용 유전막(17)에 전기적 스트레스(electrical stress)를 가한다. 이에 따라, 상기 트렌치 커패시터(21)의 가장 중요한 구성요소중 하나인 커패시터용 유전막(17)의 두께를 일정 수준 이상으로 형성하여야 한다. 이에 따라, 고집적화되는 최근의 경향에 비추어 볼 때, 상기 트렌치 커패시터(21)의 정전 용량을 확보하는데 문제가 발생된다. Normally, a voltage at the VSS level is applied to the well bias or the substrate bias of the NMOS transistor 27b in the peripheral region P. FIG. The bias of the VSS level applied to the peripheral region P affects the trench capacitor 21. More specifically, the bias of the VSS level applied to the peripheral region P exerts an electrical stress on the capacitor dielectric layer 17. Accordingly, the thickness of the capacitor dielectric layer 17, which is one of the most important components of the trench capacitor 21, should be formed to a predetermined level or more. Accordingly, in view of the recent trend of high integration, a problem arises in securing the capacitance of the trench capacitor 21.

본 발명이 이루고자 하는 기술적 과제는 셀 어레이 영역의 기판 바이어스와 주변 영역의 기판 바이어스를 서로 다르게 인가할 수 있는 다중 웰 구조를 채택하는 반도체소자를 제공하는데 있다.An object of the present invention is to provide a semiconductor device employing a multi-well structure that can apply a substrate bias in a cell array region and a substrate bias in a peripheral region differently.

상기 기술적 과제를 이루지 위하여, 본 발명은 다중 웰 구조의 반도체소자를 제공한다. 상기 반도체소자는 셀 어레이 영역 및 주변 영역을 갖는 반도체기판을 구비한다. 상기 셀 어레이 영역의 반도체기판 내에 제1 도전형의 셀 웰이 배치된다. 상기 주변 영역의 반도체기판 내에 제1 도전형의 주변 웰이 배치된다. 상기 셀 웰 및 상기 주변 웰을 전기적으로 고립시키도록 각각 둘러싸는 제2 도전형의 셀 고립 웰 및 주변 고립 웰이 배치된다. 상기 셀 어레이 영역의 반도체기판 내에 상기 셀 웰 및 상기 셀 고립 웰을 관통하며, 상기 셀 고립 웰 하부의 반도체기판 내부까지 연장된 트렌치 커패시터를 포함한다. In order to achieve the above technical problem, the present invention provides a semiconductor device having a multi-well structure. The semiconductor device includes a semiconductor substrate having a cell array region and a peripheral region. A cell well of a first conductivity type is disposed in the semiconductor substrate in the cell array region. A peripheral well of a first conductivity type is disposed in the semiconductor substrate in the peripheral region. A cell isolation well and a peripheral isolation well of a second conductivity type are respectively disposed to electrically isolate the cell well and the peripheral well. A trench capacitor penetrates the cell well and the cell isolation well in the semiconductor substrate of the cell array region and extends into the semiconductor substrate under the cell isolation well.

본 발명의 실시예에서, 상기 제1 도전형은 피형의 불순물이온들이 도핑된 것을 의미하고, 상기 제2 도전형은 앤형의 불순물이온들이 도핑된 것을 의미한다.In an embodiment of the present invention, the first conductivity type means that doped impurity ions are doped, and the second conductivity type means that doped impurity ions are doped.

다른 실시예에서, 상기 셀 고립 웰은 상기 셀 웰의 하부 영역을 전기적으로 고립시키는 셀 매립 웰과 상기 셀 웰의 측부 영역을 전기적으로 고립시키는 셀 확산 웰로 구성된다.In another embodiment, the cell isolation well is comprised of a cell buried well that electrically isolates a lower region of the cell well and a cell diffusion well that electrically isolates a side region of the cell well.

또 다른 실시예에서, 상기 셀 웰 및 상기 주변 웰은 서로 다른 불순물 농도를 갖는다. In another embodiment, the cell well and the peripheral well have different impurity concentrations.

또 다른 실시예에서, 상기 셀 어레이 영역의 반도체기판에 인가되는 벌크 바이어스와 상기 주변 영역의 반도체기판 내에 인가되는 벌크 바이어스는 서로 다르다.In another embodiment, the bulk bias applied to the semiconductor substrate in the cell array region and the bulk bias applied in the semiconductor substrate in the peripheral region are different from each other.

이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예를 상세히 설명하기로 한다. 그러나, 본 발명은 여기서 설명되어지는 실시예에 한정되지 않고 다른 형태로 구체화될 수도 있다. 오히려, 여기서 소개되는 실시예는 개시된 내용이 철저하고 완전해질 수 있도록 그리고 당업자에게 본 발명의 사상이 충분히 전달될 수 있도록 하기 위해 제공되어지는 것이다. 도면들에 있어서, 층 및 영역들의 두께는 명확성을 기하기 위하여 과장되어진 것이다. 명세서 전체에 걸쳐서 동일한 참조번호들은 동일한 구성요소들을 나타낸다.Hereinafter, exemplary embodiments of the present invention will be described in detail with reference to the accompanying drawings. However, the present invention is not limited to the embodiments described herein but may be embodied in other forms. Rather, the embodiments introduced herein are provided to ensure that the disclosed subject matter is thorough and complete, and that the spirit of the present invention to those skilled in the art will fully convey. In the drawings, the thicknesses of layers and regions are exaggerated for clarity. Like numbers refer to like elements throughout.

도 2는 본 발명의 실시예에 따른 반도체소자를 설명하기 위한 단면도이다.2 is a cross-sectional view illustrating a semiconductor device in accordance with an embodiment of the present invention.

도 2를 참조하면, 셀 어레이 영역(C) 및 주변 영역(P)을 갖는 반도체기판(101)을 구비한다. 상기 반도체기판(101)은 통상적으로 약하게 피(p) 또는 앤(n) 도핑될 수 있는 실리콘 기판이다. 상기 셀 어레이 영역(C)의 반도체기판 내에 제1 도전형의 불순물 이온들이 도핑된 셀 웰(109a)이 배치된다. 상기 주변 영역(P)의 반도체기판 내에 제1 도전형의 불순물 이온들이 도핑된 주변 웰(109b)이 배치된다. 상기 셀 웰(109a) 및 상기 주변 웰(109b)은 같은 농도의 불순물 이온들이 도핑된 영역 일 수 있다.Referring to FIG. 2, a semiconductor substrate 101 having a cell array region C and a peripheral region P is provided. The semiconductor substrate 101 is typically a silicon substrate that can be lightly doped or n-doped. A cell well 109a doped with impurity ions of a first conductivity type is disposed in the semiconductor substrate of the cell array region C. A peripheral well 109b doped with impurity ions of a first conductivity type is disposed in the semiconductor substrate of the peripheral region P. The cell well 109a and the peripheral well 109b may be regions doped with impurity ions having the same concentration.

이와는 달리, 상기 셀 웰(109a) 및 상기 주변 웰(109b)은 동일한 도전형의 불순물 이온들이 도핑된 영역들이되, 서로 다른 농도의 불순물 이온들이 도핑된 영역 일 수 있다.Alternatively, the cell well 109a and the peripheral well 109b may be regions doped with impurity ions of the same conductivity type and doped with impurity ions having different concentrations.

상기 셀 어레이 영역(C)의 반도체기판 내에 상기 셀 웰(109a)을 전기적으로 고립시키도록 둘러싸는 제2 도전형의 불순물 이온들이 도핑된 셀 고립 웰(107a)이 배치된다. 상기 주변 영역(P)의 반도체기판 내에 상기 주변 웰(109b)을 전기적으로 고립시키도록 둘러싸는 제2 도전형의 불순물 이온들이 도핑된 주변 고립 웰(107b) 이 배치된다.A cell isolation well 107a doped with impurity ions of a second conductivity type surrounding the cell well 109a to electrically isolate the cell well 109a is disposed in the semiconductor substrate of the cell array region C. A peripheral isolation well 107b doped with impurity ions of a second conductivity type surrounding the peripheral well 109b to electrically isolate the peripheral well 109b is disposed in the semiconductor substrate of the peripheral region P.

상기 셀 고립 웰(107a)은 셀 매립 웰(103a)과 셀 확산 웰(105a)로 구성될 수 있다. 상기 셀 매립 웰(103a)은 상기 셀 웰(109a)의 하부 영역에 위치하여, 상기 셀 웰(109a)의 하부 영역을 전기적으로 차단시키는 역할을 한다. 상기 셀 확산 웰(105a)은 상기 셀 웰(109a)의 측부 영역을 둘러싸며, 상기 셀 웰(109a)의 측부 영역을 전기적으로 차단시키는 역할을 한다. 상기 셀 매립 웰(103a)과 상기 셀 확산 웰(105a)은 전기적 및 물리적으로 서로 접속된다. The cell isolation well 107a may include a cell buried well 103a and a cell diffusion well 105a. The cell buried well 103a is positioned in the lower region of the cell well 109a and serves to electrically block the lower region of the cell well 109a. The cell diffusion well 105a surrounds the side region of the cell well 109a and serves to electrically block the side region of the cell well 109a. The cell buried well 103a and the cell diffusion well 105a are electrically and physically connected to each other.

상기 주변 고립 웰(107b)은 주변 매립 웰(103b)과 주변 확산 웰(105b)로 구성될 수 있다. 상기 주변 매립 웰(103b)은 상기 주변 웰(109b)의 하부 영역에 위치하여, 상기 주변 웰(109b)의 하부 영역을 전기적으로 차단시키는 역할을 한다. 상기 주변 확산 웰(105b)은 상기 주변 웰(109b)의 측부 영역을 둘러싸며, 상기 주변 웰(109b)의 측부 영역을 전기적으로 차단시키는 역할을 한다. 상기 주변 매립 웰(103b)과 상기 주변 확산 웰(105b)은 전기적 및 물리적으로 서로 접속된다.The peripheral isolation well 107b may be composed of a peripheral buried well 103b and a peripheral diffusion well 105b. The peripheral buried well 103b is positioned in the lower region of the peripheral well 109b to electrically block the lower region of the peripheral well 109b. The peripheral diffusion well 105b surrounds the side region of the peripheral well 109b and serves to electrically block the side region of the peripheral well 109b. The peripheral buried well 103b and the peripheral diffusion well 105b are electrically and physically connected to each other.

상기 제1 도전형 및 상기 제2 도전형은 서로 다른 도전형을 나타낸다. 본 발명의 실시예에서는 예시적으로 상기 제1 도전형의 불순물 이온들은 3족 불순물 이온들을 의미하고, 상기 제2 도전형의 불순물 이온들은 5족 불순물 이온들을 의미한다. 이에 따라, 이하에서 언급될 셀 웰(109a) 및 주변 웰(109b)은 통상의 피웰을 의미한다.The first conductivity type and the second conductivity type represent different conductivity types. In the exemplary embodiment of the present invention, the impurity ions of the first conductivity type mean group 3 impurity ions, and the impurity ions of the second conductivity type mean group 5 impurity ions. Accordingly, the cell well 109a and the peripheral well 109b to be described below mean a conventional pewell.

상기 셀 어레이 영역(C)의 반도체기판 내에 상기 셀 웰(109a) 및 상기 셀 매립 웰(103a)을 관통하며, 상기 셀 매립 웰(103a) 하부의 반도체기판 내로 확장된 딥 트렌치(111)가 배치된다.A deep trench 111 penetrating the cell well 109a and the cell buried well 103a in the semiconductor substrate of the cell array region C and extending into the semiconductor substrate under the cell buried well 103a is disposed. do.

상기 딥 트렌치(111)의 하부 영역은 매립 플레이트(115)에 의하여 둘러싸여 있다. 상기 매립 플레이트(115)는 상기 딥 트렌치(111)의 하부 영역을 둘러싸고 있는 반도체기판 내에 제1 도전형의 불순물 이온들이 도핑된 영역이다. 상기 매립 플레이트(115)는 상기 셀 매립 웰(103a)과 전기적으로 접속된다.The lower region of the deep trench 111 is surrounded by the buried plate 115. The buried plate 115 is a region doped with impurity ions of a first conductivity type in a semiconductor substrate surrounding the lower region of the deep trench 111. The buried plate 115 is electrically connected to the cell buried well 103a.

상기 딥 트렌치(111)의 상부 영역에 절연 칼라(113)가 배치된다. 상기 절연 칼라(113)는 실리콘 산화막, 실리콘 질화막 또는 실리콘 산질화막일 수 있다. 상기 절연 칼라(113)는 기생 누설 전류를 억제하는 역할을 한다. 상기 딥 트렌치(111)의 측벽 및 바닥에 커패시터용 유전막(117)이 배치된다. 상기 커패시터용 유전막(117)은 높은 유전상수를 갖는 고유전막일 수 있다. 예를 들어, 상기 커패시터용 유전막(117)은 실리콘 산화막 및 실리콘 질화막을 포함하는 다층구조의 유전막 일 수 있고, 또는 유전상수가 10 이상인 탄탈 산화막과 같은 고유전막일 수 있다. 상기 딥 트렌치(111)의 내부를 채우는 스토리지 노드(119)가 배치된다. 상기 스토리지 노드(119)는 도우프트 폴리실리콘막 또는 금속막일 수 있다. 상기 매립 플레이트(115), 상기 커패시터용 유전막(117) 및 상기 스토리지 노드(119)는 트렌치 커패시터(121)를 구성한다. An insulating collar 113 is disposed in an upper region of the deep trench 111. The insulating collar 113 may be a silicon oxide film, a silicon nitride film, or a silicon oxynitride film. The insulating collar 113 serves to suppress parasitic leakage current. The dielectric film 117 for the capacitor is disposed on the sidewalls and the bottom of the deep trench 111. The capacitor dielectric film 117 may be a high dielectric film having a high dielectric constant. For example, the capacitor dielectric film 117 may be a multilayer dielectric film including a silicon oxide film and a silicon nitride film, or may be a high dielectric film such as a tantalum oxide film having a dielectric constant of 10 or more. The storage node 119 filling the inside of the deep trench 111 is disposed. The storage node 119 may be a doped polysilicon layer or a metal layer. The buried plate 115, the dielectric layer 117 for the capacitor, and the storage node 119 constitute a trench capacitor 121.

상기 셀 어레이 영역(C)의 반도체기판 내에 소자분리막(120)이 배치된다. 상기 소자분리막(120)은 인접한 메모리 셀을 분리시키는 역할을 한다. 상기 소자 분리막(120)은 셸로우 트렌치 소자분리막일 수 있다. The device isolation layer 120 is disposed in the semiconductor substrate of the cell array region C. The device isolation layer 120 separates adjacent memory cells. The device isolation layer 120 may be a shallow trench device isolation layer.

상기 셀 웰(109a)을 가로지르는 적어도 하나의 선택 트랜지스터(127a)가 배 치된다. 본 발명의 실시예에서는 예시적으로 상기 셀 웰(109a)을 가로지르는 한 쌍의 선택 트랜지스터(127a)가 배치된다. 상기 한 쌍의 선택 트랜지스터(127a)는 선택 워드라인 역할을 하는 게이트 패턴(122a), 제1 불순물 영역(125a) 및 제2 불순물 영역(125b)을 포함한다. 상기 제2 불순물 영역(125b)은 상기 스토리지 노드(119)와 전기적으로 접속된다. 상기 제2 불순물 영역(125b)과 상기 스토리지 노드(119) 사이에는 확산 장벽(미도시)이 개재될 수 있다. 상기 소자분리막(120) 상에 비선택 워드라인을 하는 게이트 패턴(122b)이 배치될 수 있다.At least one select transistor 127a across the cell well 109a is disposed. In an exemplary embodiment of the present invention, a pair of select transistors 127a are disposed across the cell well 109a. The pair of select transistors 127a includes a gate pattern 122a serving as a select word line, a first impurity region 125a and a second impurity region 125b. The second impurity region 125b is electrically connected to the storage node 119. A diffusion barrier (not shown) may be interposed between the second impurity region 125b and the storage node 119. A gate pattern 122b may be disposed on the device isolation layer 120 to form an unselected word line.

본 발명의 실시예에서는, 상기 선택 트랜지스터(127a)로써 플래나 타입의 트랜지스터를 나타냈지만, 이에 국한되지 않는다. 예를 들면, 상기 선택 트랜지스터(127a)는 도면에 도시된 바와는 다르게, 종형 트랜지스터로 구현될 수도 있다.In the embodiment of the present invention, a planar type transistor is shown as the selection transistor 127a, but the present invention is not limited thereto. For example, the select transistor 127a may be implemented as a vertical transistor, as shown in the figure.

상기 주변 영역(P)의 주변 웰(109b) 상에 주변 트랜지스터(127b)가 배치된다. 상기 주변 트랜지스터(127b)는 주변 게이트 패턴(123) 및 불순물 영역들(126)로 구성된다. 상기 셀 웰(109a) 및 상기 주변 웰(109b)이 통상의 피웰 일 경우, 상기 선택 트랜지스터(127a) 및 상기 주변 트랜지스터(127b)는 앤모스 트랜지스터일 수 있다. 상기 앤모스 트랜지스터는 피웰 영역의 반도체기판에 배치될 수 있다. The peripheral transistor 127b is disposed on the peripheral well 109b of the peripheral region P. The peripheral transistor 127b includes the peripheral gate pattern 123 and the impurity regions 126. When the cell well 109a and the peripheral well 109b are ordinary pewells, the selection transistor 127a and the peripheral transistor 127b may be NMOS transistors. The NMOS transistor may be disposed on a semiconductor substrate in a pewell region.

결론적으로, 반도체기판의 모든 피웰 영역, 즉 상기 셀 웰(109a) 및 주변 웰(109b)을 각각 전기적으로 고립시키는 셀 고립 웰(107a) 및 주변 고립 웰(107b)이 배치된다. 상기 앤모스 트랜지스터들을 구동시키기 위하여 인가되는 바이어스들은 모두 상기 셀 고립 웰(107a) 및 주변 고립 웰(107b) 내에 인가되도록 디자인될 수 있다. 이에 따라, 상기 주변 영역(P)에 인가되는 기판 바이어스는 상기 주변 고립 웰(107b) 내에 한정된다. 상기 주변 영역(P)에 인가된 기판 바이어스에 의하여 상기 셀 어레이 영역(C)의 반도체기판 내에 배치된 트렌치 커패시터(121)는 영향을 받지 않는다. 이에 따라, 상기 트렌치 커패시터(121)의 커패시터용 유전막(117)에 가해지는 전기적 스트레스(electrical stress)는 감소될 수 있다. 이와 같은 결과는, 상기 커패시터용 유전막(117)의 두께를 감소시킬 수 있다는 것을 의미한다. 그 결과, 상기 트렌치 커패시터(121)를 제조하기 위한 공정 조건들을 단순화 할 수 있다. 예를 들어, 동일한 정전용량을 확보하기 위하여, 상기 커패시터용 유전막(117)의 두께를 감소시킨다면, 상기 딥 트렌치(111)의 반도체기판 표면으로부터의 깊이도 줄일 수 있다. 이것은 공정의 단순화 및 집적도를 높이는데 중요한 역할을 할 수 있다. 또한, 상기 셀 웰(109a) 및 상기 주변 웰(109b)에 인가되는 기판 바이어스를 독립적으로 인가할 수 있고, 상기 셀 웰(109a) 및 상기 주변 웰(109b)의 도핑 농도를 달리 할 수도 있기에 상기 셀 웰(109a) 및 상기 주변 웰(109b)에 인가되는 바이어스 조건들이 보다 독립적인 조건들로써 고려됨으로 인하여 설계 포인트 유연성이 개선될 수 있다.As a result, cell isolation wells 107a and peripheral isolation wells 107b that electrically isolate all of the pwell regions of the semiconductor substrate, that is, the cell wells 109a and the peripheral wells 109b, are disposed. The biases applied to drive the NMOS transistors may all be designed to be applied in the cell isolation well 107a and the peripheral isolation well 107b. Accordingly, the substrate bias applied to the peripheral region P is defined in the peripheral isolation well 107b. The trench capacitor 121 disposed in the semiconductor substrate of the cell array region C is not affected by the substrate bias applied to the peripheral region P. Accordingly, electrical stress applied to the capacitor dielectric layer 117 of the trench capacitor 121 may be reduced. This result means that the thickness of the dielectric film 117 for the capacitor can be reduced. As a result, process conditions for manufacturing the trench capacitor 121 may be simplified. For example, in order to secure the same capacitance, if the thickness of the capacitor dielectric film 117 is reduced, the depth of the deep trench 111 from the surface of the semiconductor substrate may be reduced. This can play an important role in simplifying the process and increasing the density. In addition, since the substrate bias applied to the cell well 109a and the peripheral well 109b may be independently applied, doping concentrations of the cell well 109a and the peripheral well 109b may be different. Design point flexibility can be improved because the bias conditions applied to the cell well 109a and the peripheral well 109b are considered as more independent conditions.

상술한 바와 같이 본 발명에 따르면, 셀 어레이 영역 내의 셀 웰을 전기적으로 고립시키는 셀 고립 웰을 배치함과 동시에 주변 영역 내의 모든 주변 웰을 전기적으로 고립시키는 주변 고립 웰을 배치한다. 이와 같이, 주변 웰을 전기적으로 고립시키는 주변 고립 웰을 배치함으로써, 상기 주변 웰에 인가되는 기판 바이어스는 셀 어레이 영역의 트렌치 커패시터에 영향을 미치지 않는다. 이에 따라, 트렌치 커 패시터의 커패시터용 유전막의 두께를 보다 줄임으로써, 보다 증가된 정전용량을 확보 하거나, 또는 딥 트렌치의 깊이를 줄임으로써 공정 단순화를 이룰 수 있다. 또한, 주변 영역 및 셀 어레이 영역에 인가되는 바이어스 조건들이 보다 독립적인 조건들로써 고려됨으로 인하여 설계포인트 유연성이 개선될 수 있다. As described above, according to the present invention, a cell isolation well for electrically isolating a cell well in a cell array region is disposed and a peripheral isolation well for electrically isolating all peripheral wells in a peripheral region. As such, by placing a peripheral isolation well that electrically isolates the peripheral well, the substrate bias applied to the peripheral well does not affect the trench capacitor in the cell array region. Accordingly, the process capacitor may be simplified by further reducing the thickness of the dielectric film for the capacitor of the trench capacitor to secure an increased capacitance or to reduce the depth of the deep trench. In addition, design point flexibility can be improved because bias conditions applied to the peripheral region and the cell array region are considered as more independent conditions.

Claims (6)

셀 어레이 영역 및 주변 영역을 갖는 반도체기판;A semiconductor substrate having a cell array region and a peripheral region; 상기 셀 어레이 영역의 반도체기판 내에 배치된 제1 도전형의 셀 웰;A cell well of a first conductivity type disposed in the semiconductor substrate in the cell array region; 상기 주변 영역의 반도체기판 내에 배치된 제1 도전형의 주변 웰;A peripheral well of a first conductivity type disposed in the semiconductor substrate in the peripheral region; 상기 셀 웰 및 상기 주변 웰을 전기적으로 고립시키도록 각각 둘러싸는 제2 도전형의 셀 고립 웰 및 주변 고립 웰; 및A cell isolation well and a peripheral isolation well of a second conductivity type respectively surrounding the cell well and the peripheral well to electrically isolate; And 상기 셀 어레이 영역의 반도체기판 내에 상기 셀 웰 및 상기 셀 고립 웰을 관통하며, 상기 셀 고립 웰 하부의 반도체기판 내부까지 확장된 트렌치 커패시터를 포함하는 반도체소자.And a trench capacitor penetrating the cell well and the cell isolation well in the semiconductor substrate of the cell array region and extending into the semiconductor substrate under the cell isolation well. 제 1 항에 있어서,The method of claim 1, 상기 제1 도전형은 피형의 불순물이온들이 도핑된 것을 의미하고,The first conductivity type means that doped impurity ions are doped. 상기 제2 도전형은 앤형의 불순물이온들이 도핑된 것을 의미하는 것을 특징으로 하는 반도체소자.The second conductivity type semiconductor device, characterized in that the doped impurity ions are doped. 제 1 항에 있어서,The method of claim 1, 상기 셀 고립 웰은 상기 셀 웰의 하부 영역을 전기적으로 고립시키는 셀 매립 웰과 상기 셀 웰의 측부 영역을 전기적으로 고립시키는 셀 확산 웰로 구성되는 것을 특징으로 반도체소자.And the cell isolation well includes a cell buried well for electrically isolating a lower region of the cell well and a cell diffusion well for electrically isolating a side region of the cell well. 제 1 항에 있어서,The method of claim 1, 상기 주변 고립 웰은 상기 주변 웰의 하부 영역을 전기적으로 고립시키는 주변 매립 웰과 상기 주변 웰의 측부 영역을 전기적으로 고립시키는 주변 확산 웰로 구성되는 것을 특징으로 반도체소자.And the peripheral isolation well includes a peripheral buried well that electrically isolates a lower region of the peripheral well and a peripheral diffusion well that electrically isolates a side region of the peripheral well. 제 1 항에 있어서,The method of claim 1, 상기 셀 웰 및 상기 주변 웰은 서로 다른 불순물 농도를 갖는 것을 특징으로 하는 반도체소자.And the cell well and the peripheral well have different impurity concentrations. 제 1 항에 있어서,The method of claim 1, 상기 셀 어레이 영역의 반도체기판에 인가되는 기판 바이어스와 상기 주변 영역의 반도체기판 내에 인가되는 기판 바이어스는 서로 다른 것을 특징으로 하는 반도체소자.And a substrate bias applied to the semiconductor substrate in the cell array region and a substrate bias applied in the semiconductor substrate in the peripheral region are different from each other.
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