KR20060037786A - Method for fabricating capacitor - Google Patents

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KR20060037786A
KR20060037786A KR1020040086841A KR20040086841A KR20060037786A KR 20060037786 A KR20060037786 A KR 20060037786A KR 1020040086841 A KR1020040086841 A KR 1020040086841A KR 20040086841 A KR20040086841 A KR 20040086841A KR 20060037786 A KR20060037786 A KR 20060037786A
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조광준
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Abstract

본 발명은 캐패시터의 유전막의 표면 개질 공정 중 표면의 균일도를 증가시킬 수 있는 캐패시터의 제조 방법을 제공하기 위한 것으로, 본 발명의 캐패시터의 제조 방법은 스토리지노드를 형성하는 단계, 상기 스토리지노드 상에 유전막을 형성하는 단계, 상기 유전막의 막질 개선을 위해 리모트플라즈마를 사용한 표면개질 공정을 진행하는 단계, 및 상기 유전막 상에 플레이트를 형성하는 단계를 포함한다.
The present invention is to provide a method of manufacturing a capacitor that can increase the uniformity of the surface during the surface modification process of the dielectric film of the capacitor, the method of manufacturing a capacitor of the present invention comprises the steps of forming a storage node, the dielectric film on the storage node Forming a surface, performing a surface modification process using a remote plasma to improve the quality of the dielectric film, and forming a plate on the dielectric film.

캐패시터, 유전막, 표면개질, 리모트플라즈마, 플라나플라즈마, 버블Capacitor, Dielectric Film, Surface Modification, Remote Plasma, Plana Plasma, Bubble

Description

캐패시터의 제조 방법{METHOD FOR FABRICATING CAPACITOR} Manufacturing method of a capacitor {METHOD FOR FABRICATING CAPACITOR}             

도 1a 내지 도 1e는 종래기술에 따른 캐패시터의 제조 방법을 도시한 공정 단면도,1a to 1e is a cross-sectional view showing a manufacturing method of a capacitor according to the prior art,

도 2는 종래기술에 따른 유전막의 표면개질공정중의 문제점을 나타낸 도면,2 is a view showing a problem during the surface modification process of the dielectric film according to the prior art,

도 3a 내지 도 3e는 본 발명의 실시예에 따른 캐패시터의 제조 방법을 도시한 공정 단면도.
3A to 3E are cross-sectional views illustrating a method of manufacturing a capacitor according to an embodiment of the present invention.

* 도면의 주요 부분에 대한 부호의 설명* Explanation of symbols for the main parts of the drawings

31 : 반도체 기판 32 : 소자분리막31 semiconductor substrate 32 device isolation film

33 : 게이트산화막 34 : 워드라인33: gate oxide film 34: word line

35a, 35b : 소스/드레인영역 36 : 제1층간절연막35a, 35b: source / drain regions 36: first interlayer insulating film

37 ; 비트라인콘택 38 : 비트라인37; Bit Line Contact 38: Bit Line

39 : 제2층간절연막 40 : 스토리지노드콘택39: second interlayer insulating film 40: storage node contact

41 : 식각스톱층 42 : 캐패시터산화막 41: etch stop layer 42: capacitor oxide film

43 : 콘케이브 44 : 스토리지노드43: concave 44: storage node

45 : 유전막 46 : 플레이트45 dielectric film 46 plate

본 발명은 반도체 제조 기술에 관한 것으로, 특히 캐패시터의 제조 방법에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to semiconductor manufacturing techniques, and more particularly to a method of manufacturing a capacitor.

반도체소자의 고집적화 및 미세화에 따른 소자의 정보전하를 보관하기 위한 캐패시터는 용량의 확보를 위해 3차원의 구조를 갖는 콘케이브 또는 실린더 형태로 진행하여 왔으며, 소자의 디자인룰 감소에 따라 캐패시터의 내부 공간은 작아지고 높이는 계속 증가하고 있다.Capacitors for storing information charges of devices due to high integration and miniaturization of semiconductor devices have proceeded in the form of concave or cylinders having a three-dimensional structure to secure capacity. Is getting smaller and height is increasing.

이와 같은 높이의 증가는 3차원 구조를 갖는 캐패시터 내부의 종횡비(Aspect ratio)의 증가를 초래하였고, 이로 인해 후속 공정시 여러가지 문제점을 초래하였다.This increase in height resulted in an increase in aspect ratio inside the capacitor having a three-dimensional structure, which caused various problems in subsequent processing.

도 1a 내지 도 1e는 종래기술에 따른 캐패시터의 제조 방법을 도시한 공정 단면도이다.1A to 1E are cross-sectional views illustrating a method of manufacturing a capacitor according to the prior art.

도 1a에 도시된 바와 같이, 반도체기판(11)에 소자간 분리를 위한 소자분리막(12)을 형성하여 활성영역을 정의하고, 반도체기판(11)의 활성영역상에 게이트산화막(13)과 워드라인(14)을 차례로 형성한다.As shown in FIG. 1A, an isolation region 12 is formed on the semiconductor substrate 11 to form an isolation region, thereby defining an active region, and forming a gate oxide layer 13 and a word on the active region of the semiconductor substrate 11. Lines 14 are formed in sequence.

다음으로, 워드라인(14) 양측의 반도체기판(11)에 불순물을 이온주입하여 트랜지스터의 소스/드레인영역(15a, 15b)을 형성한다.Next, impurities are implanted into the semiconductor substrate 11 on both sides of the word line 14 to form source / drain regions 15a and 15b of the transistor.

다음으로, 트랜지스터가 형성된 반도체기판(11) 상에 제1층간절연막(16)을 증착 및 평탄화한 후, 제1층간절연막(16)을 콘택마스크(도시 생략)로 식각하여 일측 소스/드레인영역(15a)을 노출시키는 비트라인콘택홀을 형성하고, 비트라인콘택홀에 매립되는 비트라인콘택(17)을 형성한다. 여기서, 비트라인콘택(17)은 텅스텐(W)을 증착한 후 에치백(Etch back)이나 화학적기계적연마(Chemical Mechanical Polishing; CMP)를 통해 형성할 수 있다.Next, after depositing and planarizing the first interlayer insulating layer 16 on the semiconductor substrate 11 on which the transistor is formed, the first interlayer insulating layer 16 is etched with a contact mask (not shown) to form one side source / drain region ( A bit line contact hole exposing 15a) is formed and a bit line contact 17 embedded in the bit line contact hole is formed. Here, the bit line contact 17 may be formed through deposition of tungsten (W) through etch back or chemical mechanical polishing (CMP).

다음으로, 전면에 비트라인용 도전막을 증착한 후 패터닝하여 비트라인콘택에 연결되는 비트라인(18)을 형성하고, 비트라인(18)을 포함한 전면에 제2층간절연막(19)을 증착한 후 평탄화한다.Next, a bit line conductive film is deposited on the entire surface, and then patterned to form a bit line 18 connected to the bit line contact, and a second interlayer insulating film 19 is deposited on the entire surface including the bit line 18. Flatten.

다음으로, 제2층간절연막(19)을 스토리지노드콘택마스크(도시 생략)로 제2층간절연막(19)과 제1층간절연막(16)을 동시에 식각하여 타측 소스/드레인영역(15b)을 노출시키는 스토리지노드콘택홀을 형성한 후, 스토리지노드콘택홀에 스토리지노드콘택(20)을 매립시킨다.Next, the second interlayer dielectric layer 19 and the first interlayer dielectric layer 16 and the first interlayer dielectric layer 16 are simultaneously etched using a storage node contact mask (not shown) to expose the other source / drain region 15b. After the storage node contact hole is formed, the storage node contact 20 is buried in the storage node contact hole.

도 1b에 도시된 바와 같이, 스토리지노드콘택(20)을 포함한 제2층간절연막(19) 상에 식각스톱층(21)을 증착한 후, 식각스톱층(21) 상에 캐패시터산화막(Capacitor oxide, 22)을 증착한다. 이때, 캐패시터산화막(22)은 3차원 구조의 캐패시터를 형성하기 위해 콘케이브를 제공하는 절연막이다.As shown in FIG. 1B, after the etch stop layer 21 is deposited on the second interlayer dielectric layer 19 including the storage node contact 20, a capacitor oxide layer is formed on the etch stop layer 21. 22). At this time, the capacitor oxide film 22 is an insulating film that provides a concave to form a three-dimensional capacitor.

다음으로, 캐패시터산화막(22)과 식각스톱층(21)을 선택적으로 순차 식각하여 콘케이브(23)를 형성한다. 이때, 콘케이브(23)를 형성하기 위한 식각공정은 식각스톱층(21)에서 정지할 때까지 캐패시터산화막(22)을 먼저 식각한 후, 식각스톱층(21)을 식각하여 스토리지노드콘택(20) 상부를 개방시킨다. Next, the capacitor oxide layer 22 and the etch stop layer 21 are selectively etched sequentially to form the concave 23. In this case, in the etching process for forming the concave 23, the capacitor oxide layer 22 is first etched until it stops at the etch stop layer 21, and then the etch stop layer 21 is etched to the storage node contact 20. ) Open the upper part.                         

도 1c에 도시된 바와 같이, 콘케이브(23)의 내벽에 3차원 구조를 갖는 스토리지노드(24)를 형성하는 스토리지노드분리(Storage node isolation) 공정을 진행한다. 이때, 스토리지노드(24)는 불순물이 도핑된 폴리실리콘 또는 금속막(TiN, Ru, Pt, Ir)을 형성한다.As illustrated in FIG. 1C, a storage node isolation process of forming a storage node 24 having a three-dimensional structure on the inner wall of the concave 23 is performed. At this time, the storage node 24 forms a polysilicon or a metal film (TiN, Ru, Pt, Ir) doped with impurities.

도 1d에 도시된 바와 같이, 스토리지노드(24)를 포함한 전면에 유전막(25)을 증착한다. 이때, 유전막(25)은 Al2O3, HfO2, Ta2O5, TaON, BST 또는 PZT 중에서 선택된 고유전상수를 갖는 유전막으로 형성한다.As shown in FIG. 1D, a dielectric film 25 is deposited on the entire surface including the storage node 24. In this case, the dielectric layer 25 is formed of a dielectric layer having a high dielectric constant selected from Al 2 O 3 , HfO 2 , Ta 2 O 5 , TaON, BST, or PZT.

다음으로, 증착된 유전막(25)의 막질 개선 및 유전상수 확보를 위해 표면개질 공정을 진행한다. 이때, 유전막(25)의 표면개질 공정은 증착챔버 내부에서 직접 플라즈마를 노출시키는 방법(이하, '플라나 플라즈마(Planar plasma)'라고 약칭함)을 이용하는데, 반응가스로는 N2/O2의 혼합가스를 이용한다.Next, a surface modification process is performed to improve the film quality of the deposited dielectric film 25 and to secure a dielectric constant. In this case, the surface modification process of the dielectric film 25 uses a method of directly exposing the plasma inside the deposition chamber (hereinafter, abbreviated as 'Planar plasma'), and the reaction gas is mixed with N 2 / O 2 . Use gas.

도 1e에 도시된 바와 같이, 유전막(25) 상에 플레이트로 사용될 도전막을 증착한 후, 도전막과 유전막(25)을 선택적으로 식각하여 캐패시터의 유전막(25)과 플레이트(26)를 형성한다. 여기서, 플레이트(26)는 폴리실리콘막, 전도성산화물(예, RuO2, IrO2) 또는 금속막(TiN, Pt, Ru, Ir)으로 형성한다.As shown in FIG. 1E, after the conductive film to be used as the plate is deposited on the dielectric film 25, the conductive film and the dielectric film 25 are selectively etched to form the dielectric film 25 and the plate 26 of the capacitor. Here, the plate 26 is formed of a polysilicon film, a conductive oxide (eg, RuO 2 , IrO 2 ) or a metal film (TiN, Pt, Ru, Ir).

전술한 바와 같이, 종래 기술은 유전막(25) 증착후 표면개질공정을 플라나 플라즈마를 이용하고 있다.As described above, the prior art uses a planar plasma for the surface modification process after deposition of the dielectric film 25.

그러나, 플라나 플라즈마를 이용하여 유전막(25)의 표면개질 공정을 진행하면, 3차원 구조를 갖는 콘케이브의 상부와 하부에서 유전막(25)의 불균일도가 증가 하는 문제를 발생시킨다.However, when the surface modification process of the dielectric film 25 is performed using a planar plasma, a problem arises that the nonuniformity of the dielectric film 25 is increased at the top and bottom of the concave having a three-dimensional structure.

도 2는 종래기술에 따른 유전막의 표면개질공정중의 문제점을 나타낸 도면이다. 도 2는 콘케이브 구조를 갖는 TaON 캐패시터(스토리지노드가 TiN)에 대해 관찰한 것이며, 유전막인 TaON의 표면 처리를 위해 N2/O2 플라즈마를 과하게 진행하여 플라즈마의 균일도 여부를 검증한 것이다.2 is a view showing a problem during the surface modification process of the dielectric film according to the prior art. FIG. 2 is an observation of a TaON capacitor having a concave structure (a storage node is TiN), and the N 2 / O 2 plasma is excessively processed to verify the uniformity of the plasma for surface treatment of a dielectric film TaON.

도 2를 참조하면, 콘케이브(23) 상부에 증착된 TaON(25a)은 과도한 플라나 플라즈마에 의해 스토리지노드인 TiN(24a)과 유전막인 TaON(25a)의 계면에서 TiN(24a)의 산화에 의한 버블(Bubble) 현상이 관찰되었으나, 콘케이브(23) 하부에 증착된 TaON(25a)은 버블 현상이 없는 것을 알 수 있다.Referring to FIG. 2, TaON 25a deposited on the concave 23 is caused by oxidation of TiN 24a at an interface between TiN 24a as a storage node and TaON 25a as a dielectric film by excessive planar plasma. Although a bubble phenomenon was observed, it can be seen that TaON 25a deposited under the concave 23 has no bubble phenomenon.

이와 같이, 콘케이브의 상부와 하부에서 유전막의 표면개질 정도가 불균일하게 나타나는 이유는 증착챔버 내부에서 직접 플라나 플라즈마를 도입하기 때문이다.
As such, the reason why the degree of surface modification of the dielectric film is non-uniform in the upper and lower portions of the concave is because the planar plasma is directly introduced into the deposition chamber.

본 발명은 상기한 종래 기술의 문제점을 해결하기 위해 제안된 것으로, 캐패시터의 유전막의 표면 개질 공정 중 표면의 균일도를 증가시킬 수 있는 캐패시터의제조 방법을 제공하는데 그 목적이 있다.
The present invention has been proposed to solve the above problems of the prior art, and an object thereof is to provide a method of manufacturing a capacitor that can increase the uniformity of the surface during the surface modification process of the dielectric film of the capacitor.

상기 목적을 달성하기 위한 본 발명의 캐패시터의 제조 방법은 스토리지노드를 형성하는 단계, 상기 스토리지노드 상에 유전막을 형성하는 단계, 상기 유전막의 막질 개선을 위해 리모트플라즈마를 사용한 표면개질 공정을 진행하는 단계, 및 상기 유전막 상에 플레이트를 형성하는 단계를 포함하는 것을 특징으로 한다.The method of manufacturing a capacitor of the present invention for achieving the above object comprises the steps of forming a storage node, forming a dielectric film on the storage node, and performing a surface modification process using a remote plasma to improve the film quality of the dielectric film. And forming a plate on the dielectric layer.

또한, 본 발명의 캐패시터의 제조 방법은 스토리지노드를 형성하는 단계, 상기 스토리지노드의 막질 개선을 위해 리모트플라즈마를 사용한 제1표면개질공정을 진행하는 단계, 상기 스토리지노드 상에 유전막을 형성하는 단계, 상기 유전막의 막질 개선을 위해 리모트플라즈마를 사용한 제2표면개질공정을 진행하는 단계, 및 상기 유전막 상에 플레이트를 형성하는 단계를 포함하는 것을 특징으로 하며, 상기 제1표면개질공정 및 상기 제2표면개질공정은 별도의 플라즈마 챔버에서 플라즈마를 여기시킨 후에, 상기 여기된 플라즈마를 상기 유전막의 증착챔버 내부로 이송하여 진행하는 것을 특징으로 하고, 상기 제1표면개질공정 및 상기 제2표면개질 공정은 250℃∼450℃의 온도에서 진행하는 것을 특징으로 하며, 상기 제1표면개질공정 및 상기 제2표면개질 공정은 반응가스로 N2, NH3, O2, N2O 또는 O3를 사용하고, 상기 반응가스의 유량은 50sccm∼1000sccm 범위로 유지하는 것을 특징으로 하고, 상기 제1표면개질공정 및 상기 제2표면개질 공정은 반응로의 압력을 0.05torr∼5torr로 유지하는 것을 특징으로 하며, 상기 제1표면개질공정 및 상기 제2표면개질 공정에서 상기 리모트플라즈마를 발생시키기 위한 소스는 마이크로웨이브, ICP 또는 ECR를 사용하고, 500W∼2000W 파워를 인가하여 발생시키는 것을 특징으로 한다. In addition, the method of manufacturing a capacitor of the present invention includes the steps of forming a storage node, performing a first surface modification process using a remote plasma to improve the quality of the storage node, forming a dielectric film on the storage node, A second surface modification process using a remote plasma to improve the film quality of the dielectric film, and the step of forming a plate on the dielectric film, characterized in that the first surface modification process and the second surface In the reforming process, after exciting the plasma in a separate plasma chamber, the excited plasma is transferred into the deposition chamber of the dielectric layer, and the first surface reforming process and the second surface reforming process are performed. Characterized in that it proceeds at a temperature of ℃ ~ 450 ℃, the first surface modification process and the second surface modification Process as a reaction gas N 2, NH 3, O 2 , N 2 O or O 3, and using the flow rate of the reactant gas, and is characterized in that it remains 50sccm~1000sccm range, wherein the first surface modification step, and the The second surface reforming process is characterized in that the pressure of the reactor is maintained at 0.05torr to 5torr, the source for generating the remote plasma in the first surface reforming process and the second surface reforming process is microwave, ICP Or by using an ECR and applying 500W to 2000W power.

이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부 도면을 참조하여 설명하기로 한다.Hereinafter, the most preferred embodiments of the present invention will be described in detail with reference to the accompanying drawings so that those skilled in the art may easily implement the technical idea of the present invention. .

도 3a 내지 도 3e는 본 발명의 실시예에 따른 캐패시터의 제조 방법을 도시한 공정 단면도이다.3A to 3E are cross-sectional views illustrating a method of manufacturing a capacitor according to an embodiment of the present invention.

도 3a에 도시된 바와 같이, 반도체기판(31)에 소자간 분리를 위한 소자분리막(32)을 형성하여 활성영역을 정의하고, 반도체기판(31)의 활성영역상에 게이트산화막(33)과 워드라인(34)을 차례로 형성한다.As shown in FIG. 3A, an isolation region 32 is formed on the semiconductor substrate 31 to define an active region, thereby defining an active region, and forming a gate oxide layer 33 and a word on the active region of the semiconductor substrate 31. Lines 34 are formed in sequence.

다음으로, 워드라인(34) 양측의 반도체기판(31)에 불순물을 이온주입하여 트랜지스터의 소스/드레인영역(35a, 35b)을 형성한다.Next, impurities are implanted into the semiconductor substrate 31 on both sides of the word line 34 to form source / drain regions 35a and 35b of the transistor.

한편, 도면에 도시되지 않았지만, 워드라인의 양측벽에 스페이서를 형성할 수 있고, 이에 따라 LDD(Lightly Doped Drain) 구조의 소스/드레인영역을 형성할 수 있다. 즉, 워드라인을 마스크로 저농도 불순물을 이온주입하여 LDD 영역을 형성한 후, 워드라인의 양측벽에 스페이서를 형성하고, 워드라인과 스페이서를 마스크로 고농도 불순물을 이온주입하여 LDD 영역에 접하는 소스/드레인영역을 형성한다.Although not shown in the drawings, spacers may be formed on both sidewalls of the word line, thereby forming a source / drain region having a lightly doped drain (LDD) structure. In other words, the LDD region is formed by ion implanting low concentration impurities using a word line as a mask, and then spacers are formed on both sidewalls of the word line, and the ion / implant implanted with high concentration impurities using the word line and spacer as a mask to contact the LDD region. A drain region is formed.

다음으로, 트랜지스터가 형성된 반도체기판(31) 상에 제1 층간절연막(36)을 증착 및 평탄화한 후, 제1층간절연막(36)을 콘택마스크(도시 생략)로 식각하여 일측 소스/드레인영역(35a)을 노출시키는 비트라인콘택홀을 형성하고, 비트라인콘택홀에 매립되는 비트라인콘택(37)을 형성한다. 여기서, 비트라인콘택(37)은 텅스텐(W)을 증착한 후 에치백(Etch back)이나 화학적기계적연마(Chemical Mechanical Polishing; CMP)를 통해 형성할 수 있다.Next, after depositing and planarizing the first interlayer insulating layer 36 on the semiconductor substrate 31 on which the transistor is formed, the first interlayer insulating layer 36 is etched with a contact mask (not shown) to form one side source / drain region ( A bit line contact hole exposing 35a) is formed, and a bit line contact 37 embedded in the bit line contact hole is formed. Here, the bit line contact 37 may be formed by depositing tungsten (W) through etch back or chemical mechanical polishing (CMP).

다음으로, 전면에 비트라인용 도전막을 증착한 후 패터닝하여 비트라인콘택에 연결되는 비트라인(38)을 형성하고, 비트라인(38)을 포함한 전면에 제2 층간절연막(39)을 증착한 후 평탄화한다.Next, after the bit line conductive film is deposited on the entire surface, patterning is performed to form a bit line 38 connected to the bit line contact, and a second interlayer insulating layer 39 is deposited on the entire surface including the bit line 38. Flatten.

다음으로, 제2층간절연막(39)을 스토리지노드콘택마스크(도시 생략)로 제2층간절연막(39)과 제1층간절연막(36)을 동시에 식각하여 타측 소스/드레인영역(35b)을 노출시키는 스토리지노드콘택홀을 형성한 후, 스토리지노드콘택홀에 스토리지노드콘택(40)을 매립시킨다.Next, the second interlayer insulating layer 39 and the first interlayer insulating layer 36 are simultaneously etched with a storage node contact mask (not shown) to expose the other source / drain region 35b. After the storage node contact hole is formed, the storage node contact 40 is buried in the storage node contact hole.

상기한 스토리지노드콘택(40)은 폴리실리콘플러그(polysilicon-plug), 티타늄실리사이드(TiSi2) 및 티타늄나이트라이드(TiN)의 순서로 적층된 구조물로서, 먼저 스토리지노드콘택홀에 폴리실리콘막을 채운후 리세스시키고, 그 위에 티타늄실리사이드를 증착하고, 티타늄실리사이드 상에 스토리지노드콘택홀을 채울때까지 티타늄나이트라이드를 증착한 후 CMP하여 형성한다. 여기서, 티타늄실리사이드는 오믹층(ohmic layer) 역할을 하고, 티타늄나이트라이드는 폴리실리콘플러그와 하부전극간 상호확산을 방지하는 배리어막이다. The storage node contact 40 is a structure laminated in the order of polysilicon plug, titanium silicide (TiSi 2 ), and titanium nitride (TiN), and first fills a polysilicon layer in the storage node contact hole. It is formed by recessing, depositing titanium silicide thereon, and depositing titanium nitride until CMP fills the storage node contact hole on the titanium silicide. Here, titanium silicide serves as an ohmic layer, and titanium nitride is a barrier film that prevents mutual diffusion between the polysilicon plug and the lower electrode.

도 3b에 도시된 바와 같이, 스토리지노드콘택(40)을 포함한 제2층간절연막(39)상에 식각스톱층(41)을 증착한다. 이때, 식각스톱층(41)은 후속 콘케이브 형성을 위한 식각공정시 과도식각타겟에 의해 스토리지노드콘택(40) 주변의 제2층간절연막(39)이 손상되는 것을 방지하기 위한 것으로, Si3N4, SiON, Al2O3 또는 TiO2 중에 서 선택되며, 물리기상증착법(PVD), 화학기상증착법(CVD) 또는 원자층증착법(ALD)을 이용하여 100Å∼1000Å 두께로 증착한다.As shown in FIG. 3B, an etch stop layer 41 is deposited on the second interlayer insulating layer 39 including the storage node contact 40. The etching stop layer 41 is for preventing the second interlayer insulating film 39 around the storage node contact 40 is damaged by the excessive etching target during the etching process for the subsequent cone cave formed, Si 3 N It is selected from 4 , SiON, Al 2 O 3 or TiO 2 and is deposited to a thickness of 100 ~ 1000Å by physical vapor deposition (PVD), chemical vapor deposition (CVD) or atomic layer deposition (ALD).

다음으로, 식각스톱층(41) 상에 캐패시터산화막(Capacitor oxide, 42)을 증착한다. 이때, 캐패시터산화막(42)은 3차원 구조의 캐패시터를 형성하기 위해 콘케이브를 제공하는 절연막으로서, HDP(High Density Plasma oxide), BPSG(Boro Phopho Silicate Glass), PSG(Phospho Silicate Glass), MTO(Middle Temperature Oxide), HTO(High Temperature Oxide) 및 TEOS(Tetra Ethyl Ortho Silicate oxide)로 이루어진 실리콘산화막 그룹 중에서 선택된다.Next, a capacitor oxide layer 42 is deposited on the etch stop layer 41. At this time, the capacitor oxide film 42 is an insulating film providing a concave to form a three-dimensional capacitor, high density plasma oxide (HDP), boro phosilicate glass (BPSG), phospho-silicate glass (PSG), MTO ( Middle Temperature Oxide), HTO (High Temperature Oxide) and TEOS (Tetra Ethyl Ortho Silicate Oxide) is selected from the group of silicon oxide.

다음으로, 캐패시터산화막(42)과 식각스톱층(41)을 선택적으로 순차 식각하여 콘케이브(43)를 형성한다. 이때, 콘케이브(43)를 형성하기 위한 식각공정은 식각스톱층(41)에서 정지할 때까지 캐패시터산화막(42)을 먼저 식각한 후, 식각스톱층(41)을 식각하여 스토리지노드콘택(40) 상부를 개방시킨다.Next, the capacitor oxide film 42 and the etch stop layer 41 are selectively etched sequentially to form the concave 43. In this case, in the etching process for forming the concave 43, the capacitor oxide layer 42 is first etched until the etch stop layer 41 stops, and then the etch stop layer 41 is etched to the storage node contact 40. ) Open the upper part.

도 3c에 도시된 바와 같이, 콘케이브(43)의 내벽에 3차원 구조를 갖는 스토리지노드(44)를 형성하는 스토리지노드분리(Storage node isolation) 공정을 진행한다. 이때, 스토리지노드(44)는 불순물이 도핑된 폴리실리콘 또는 금속막(TiN, Ru, Pt, Ir)을 형성한 후, 캐패시터산화막(42) 상부의 폴리실리콘 또는 금속막을 화학적기계적연마 또는 에치백으로 제거하여 형성한다. 여기서, 폴리실리콘 또는 금속막을 제거할 때 연마재나 식각된 입자 등의 불순물이 스토리지노드(44) 내부에 부착되는 등의 우려가 있으므로, 단차피복성이 좋은 예컨대, 감광막으로 콘케이브 내부를 모두 채운 후에, 캐패시터산화막(42)이 노출될 때까지 연마 또는 에치백을 수행하고, 콘케이브 내부의 감광막을 애싱(ashing)하여 제거하는 것이 좋다. As shown in FIG. 3C, a storage node isolation process of forming a storage node 44 having a three-dimensional structure on the inner wall of the concave 43 is performed. At this time, the storage node 44 forms a polysilicon or metal film (TiN, Ru, Pt, Ir) doped with impurities, and then the polysilicon or metal film on the capacitor oxide film 42 is chemically polished or etched back. Removed to form. When removing the polysilicon or metal film, impurities such as abrasives or etched particles may adhere to the inside of the storage node 44. Therefore, after filling all of the inside of the concave with a photoresist film having good step coverage, The polishing or etching back is performed until the capacitor oxide film 42 is exposed, and the photoresist film inside the concave is ashed and removed.

위와 같이, 스토리지노드(44)를 형성한 후에, 스토리지노드(44)의 막질 개선을 위해 표면개질공정을 진행한다.As described above, after the storage node 44 is formed, a surface modification process is performed to improve the film quality of the storage node 44.

상기한 스토리지노드(44)의 표면개질 공정은, 리모트 플라즈마를 이용한다.The surface modification process of the storage node 44 uses a remote plasma.

리모트 플라즈마를 이용한 표면개질 공정의 조건을 살펴보면, 웨이퍼 온도를 250℃∼450℃로 유지하고, 반응가스로 N2, NH3, O2, N2O, O 3를 사용하고, 이들의 유량은 50sccm∼1000sccm 범위로 유지한다. 그리고, 반응로의 압력을 0.05torr∼5torr로 유지하고, 플라즈마를 형성하기 위한 소스는 마이크로웨이브(Microwave), ICP(Inductively Coupled Plasma), ECR(Electron Cyclotron Resonance)를 사용하여 500W∼2000W로 유지한다.Looking at the conditions of the surface modification process using a remote plasma, the wafer temperature is maintained at 250 ℃ ~ 450 ℃, using N 2 , NH 3 , O 2 , N 2 O, O 3 as the reaction gas, the flow rate of these Maintain in the range of 50 sccm to 1000 sccm. The pressure of the reactor is maintained at 0.05torr to 5torr, and the source for forming the plasma is maintained at 500W to 2000W using microwave, inductively coupled plasma (ICP), and electron cyclotron resonance (ECR). .

도 3d에 도시된 바와 같이, 스토리지노드(44)를 포함한 전면에 유전막(45)을 증착한다. 이때, 유전막(45)은 Al2O3, HfO2, Ta2O5, TaON, BST 또는 PZT 중에서 선택된 고유전상수를 갖는 유전막으로 형성한다.As shown in FIG. 3D, a dielectric film 45 is deposited on the entire surface including the storage node 44. In this case, the dielectric film 45 is formed of a dielectric film having a high dielectric constant selected from Al 2 O 3 , HfO 2 , Ta 2 O 5 , TaON, BST, or PZT.

상기한 유전막(45) 증착시 조건을 살펴보면, 웨이퍼 온도를 250℃∼500℃로 유지하고, 반응로의 압력을 0.1torr∼2torr로 유지하며, 산화제 역할을 하는 반응가스로는 N2, O2, N2O 또는 NH3를 사용하고, 이 반응가스는 10sccm∼1000sccm 범위로 흘려준다.Looking at the conditions of the deposition of the dielectric film 45, the wafer temperature is maintained at 250 ℃ to 500 ℃, the pressure of the reactor is maintained at 0.1torr ~ 2torr, the reaction gas serving as an oxidant N 2 , O 2 , N 2 O or NH 3 is used, and the reaction gas flows in the range of 10 sccm to 1000 sccm.

다음으로, 증착된 유전막(45)의 막질 개선 및 유전상수 확보를 위해 표면개질 공정을 진행한다. 이때, 유전막(45)의 표면개질 공정은 리모트 플라즈마(Remote plasma)를 이용한다. 이때, 리모트 플라즈마 공정은 증착챔버 내부에서 직접 플라즈마를 노출시키는 것이 아니라, 별도의 플라즈마 챔버(Extra chamber)에서 플라즈마를 여기시킨 후에, 이 여기된 플라즈마를 증착챔버 내부로 이송하여 유전막(45)의 표면개질 공정을 진행하는 것이다.Next, a surface modification process is performed to improve the film quality and secure the dielectric constant of the deposited dielectric film 45. In this case, the surface modification process of the dielectric layer 45 uses a remote plasma. At this time, the remote plasma process does not directly expose the plasma inside the deposition chamber, but instead excites the plasma in a separate plasma chamber, and then transfers the excited plasma into the deposition chamber to surface the dielectric film 45. It is to proceed with the reforming process.

리모트 플라즈마를 이용한 표면처리 공정의 조건을 살펴보면, 웨이퍼 온도를 250℃∼450℃로 유지하고, 반응가스로 N2, NH3, O2, N2O 또는 O3를 사용하고, 반응가스의 유량은 50sccm∼1000sccm 범위로 유지한다. 그리고, 반응로의 압력을 0.05torr∼5torr로 유지한다. 한편, 별도의 챔버에서 플라즈마를 발생시키기 위한 소스는 마이크로웨이브(Microwave), ICP(Inductively Coupled Plasma), ECR(Electron Cyclotron Resonance)를 사용하고, 500W∼2000W의 파워를 인가하여 발생시킨다.Looking at the conditions of the surface treatment process using a remote plasma, the wafer temperature is maintained at 250 ℃ to 450 ℃, using N 2 , NH 3 , O 2 , N 2 O or O 3 as the reaction gas, the flow rate of the reaction gas Is maintained in the range of 50 sccm to 1000 sccm. And the pressure of a reactor is maintained at 0.05torr-5torr. On the other hand, the source for generating a plasma in a separate chamber using a microwave (Microwave), ICP (Inductively Coupled Plasma), ECR (Electron Cyclotron Resonance), and is generated by applying a power of 500W to 2000W.

상술한 바와 같이, 리모트 플라즈마를 이용하여 유전막(45)에 대해 표면개질 공정을 진행하면, 콘케이브(43)의 바닥 및 상부에서 유전막(45)에 대한 표면개질 공정을 균일하게 진행할 수 있다. 즉, 유전막(45)의 표면개질의 균일도를 증가시켜 양질의 유전막을 형성할 수 있다.As described above, when the surface modification process is performed on the dielectric film 45 using the remote plasma, the surface modification process on the dielectric film 45 may be uniformly performed at the bottom and the top of the concave 43. That is, the uniformity of surface modification of the dielectric film 45 may be increased to form a high quality dielectric film.

더불어, 스토리지노드(44) 형성후에 막질개선을 위한 표면처리 공정을 리모트플라즈마를 사용하므로써, 스토리지노드(44)와 유전막(45) 계면 특성을 향상시킨다. In addition, by using a remote plasma surface treatment process for improving the film quality after forming the storage node 44, the interface characteristics of the storage node 44 and the dielectric film 45 is improved.

도 3e에 도시된 바와 같이, 유전막(45) 상에 플레이트로 사용될 도전막을 증 착한 후, 도전막과 유전막(45)을 선택적으로 식각하여 캐패시터의 유전막(45)과 플레이트(46)를 형성한다. 여기서, 플레이트(46)는 폴리실리콘막, 전도성산화물(예, RuO2, IrO2) 또는 금속막(TiN, Pt, Ru, Ir)으로 형성한다.As shown in FIG. 3E, after the conductive film to be used as the plate is deposited on the dielectric film 45, the conductive film and the dielectric film 45 are selectively etched to form the dielectric film 45 and the plate 46 of the capacitor. Here, the plate 46 is formed of a polysilicon film, a conductive oxide (eg, RuO 2 , IrO 2 ) or a metal film (TiN, Pt, Ru, Ir).

본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
Although the technical idea of the present invention has been described in detail according to the above preferred embodiment, it should be noted that the above-described embodiment is for the purpose of description and not of limitation. In addition, those skilled in the art will understand that various embodiments are possible within the scope of the technical idea of the present invention.

상술한 본 발명은 유전막의 표면개질 공정시에 리모트 플라즈마를 이용하므로써 유전막의 표면개질 균일도를 증가시킬 수 있는 효과가 있다.


The present invention described above has the effect of increasing the surface modification uniformity of the dielectric film by using a remote plasma during the surface modification process of the dielectric film.


Claims (12)

스토리지노드를 형성하는 단계;Forming a storage node; 상기 스토리지노드 상에 유전막을 형성하는 단계;Forming a dielectric layer on the storage node; 상기 유전막의 막질 개선을 위해 리모트플라즈마를 사용한 표면개질 공정을 진행하는 단계; 및Performing a surface modification process using a remote plasma to improve the film quality of the dielectric film; And 상기 유전막 상에 플레이트를 형성하는 단계Forming a plate on the dielectric layer 를 포함하는 캐패시터의 제조 방법.Method of manufacturing a capacitor comprising a. 제1항에 있어서,The method of claim 1, 상기 리모트플라즈마를 사용한 표면개질 공정은,Surface modification process using the remote plasma, 별도의 플라즈마 챔버에서 플라즈마를 여기시킨 후에, 상기 여기된 플라즈마를 상기 유전막의 증착챔버 내부로 이송하여 진행하는 것을 특징으로 하는 캐패시터의 제조 방법.And after the plasma is excited in a separate plasma chamber, the excited plasma is transferred into the deposition chamber of the dielectric film to proceed. 제2항에 있어서,The method of claim 2, 상기 표면개질 공정은,The surface modification process, 250℃∼450℃의 온도에서 진행하는 것을 특징으로 하는 캐패시터의 제조 방 법.Process for producing a capacitor, characterized in that it proceeds at a temperature of 250 ℃ to 450 ℃. 제2항에 있어서,The method of claim 2, 상기 표면개질 공정은,The surface modification process, 반응가스로 N2, NH3, O2, N2O 또는 O3를 사용하고, 상기 반응가스의 유량은 50sccm∼1000sccm 범위로 유지하는 것을 특징으로 하는 캐패시터의 제조 방법.N 2 , NH 3 , O 2 , N 2 O or O 3 is used as the reaction gas, and the flow rate of the reaction gas is maintained in the range of 50 sccm to 1000 sccm. 제2항에 있어서,The method of claim 2, 상기 표면개질 공정은,The surface modification process, 반응로의 압력을 0.05torr∼5torr로 유지하는 것을 특징으로 하는 캐패시터의 제조 방법.A process for producing a capacitor, wherein the pressure in the reactor is maintained at 0.05 tor to 5 tor. 제2항에 있어서,The method of claim 2, 상기 표면개질 공정에서,In the surface modification process, 상기 리모트플라즈마를 발생시키기 위한 소스는 마이크로웨이브, ICP 또는 ECR를 사용하고, 500W∼2000W 파워를 인가하여 발생시키는 것을 특징으로 하는 캐 패시터의 제조 방법.The source for generating the remote plasma is a method of manufacturing a capacitor, characterized in that the generation using a 500W to 2000W power using microwave, ICP or ECR. 스토리지노드를 형성하는 단계;Forming a storage node; 상기 스토리지노드의 막질 개선을 위해 리모트플라즈마를 사용한 제1표면개질공정을 진행하는 단계;Performing a first surface modification process using a remote plasma to improve the quality of the storage node; 상기 스토리지노드 상에 유전막을 형성하는 단계;Forming a dielectric layer on the storage node; 상기 유전막의 막질 개선을 위해 리모트플라즈마를 사용한 제2표면개질공정을 진행하는 단계; 및Performing a second surface modification process using a remote plasma to improve the film quality of the dielectric film; And 상기 유전막 상에 플레이트를 형성하는 단계Forming a plate on the dielectric layer 를 포함하는 캐패시터의 제조 방법.Method of manufacturing a capacitor comprising a. 제7항에 있어서,The method of claim 7, wherein 상기 제1표면개질공정 및 상기 제2표면개질공정은,The first surface modification process and the second surface modification process, 별도의 플라즈마 챔버에서 플라즈마를 여기시킨 후에, 상기 여기된 플라즈마를 상기 유전막의 증착챔버 내부로 이송하여 진행하는 것을 특징으로 하는 캐패시터의 제조 방법.And after the plasma is excited in a separate plasma chamber, the excited plasma is transferred into the deposition chamber of the dielectric film to proceed. 제8항에 있어서,The method of claim 8, 상기 제1표면개질공정 및 상기 제2표면개질 공정은,The first surface modification process and the second surface modification process, 250℃∼450℃의 온도에서 진행하는 것을 특징으로 하는 캐패시터의 제조 방법.A process for producing a capacitor, which proceeds at a temperature of 250 ° C to 450 ° C. 제8항에 있어서,The method of claim 8, 상기 제1표면개질공정 및 상기 제2표면개질 공정은,The first surface modification process and the second surface modification process, 반응가스로 N2, NH3, O2, N2O 또는 O3를 사용하고, 상기 반응가스의 유량은 50sccm∼1000sccm 범위로 유지하는 것을 특징으로 하는 캐패시터의 제조 방법.N 2 , NH 3 , O 2 , N 2 O or O 3 is used as the reaction gas, and the flow rate of the reaction gas is maintained in the range of 50 sccm to 1000 sccm. 제8항에 있어서,The method of claim 8, 상기 제1표면개질공정 및 상기 제2표면개질 공정은,The first surface modification process and the second surface modification process, 반응로의 압력을 0.05torr∼5torr로 유지하는 것을 특징으로 하는 캐패시터의 제조 방법.A process for producing a capacitor, wherein the pressure in the reactor is maintained at 0.05 tor to 5 tor. 제8항에 있어서,The method of claim 8, 상기 제1표면개질공정 및 상기 제2표면개질 공정에서,In the first surface modification process and the second surface modification process, 상기 리모트플라즈마를 발생시키기 위한 소스는 마이크로웨이브, ICP 또는 ECR를 사용하고, 500W∼2000W 파워를 인가하여 발생시키는 것을 특징으로 하는 캐패시터의 제조 방법.The source for generating the remote plasma is a method of manufacturing a capacitor, characterized in that the generation using a 500W to 2000W power using microwave, ICP or ECR.
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