KR20060036005A - Method for fabricating thin film transistor of liquid crystal display - Google Patents

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Abstract

액정 표시 장치용 박막 트랜지스터의 제조 방법이 제공된다. 액정 표시 장치용 박막 트랜지스터의 제조 방법은, 먼저, 투명 절연 기판 상에 제1 마스크의 사진 공정을 수행하여 반도체층을 형성한다. 다음, 반도체층 상에 게이트 절연막을 형성한다. 이어, 부분 노광법을 이용한 제2 마스크의 사진 공정을 수행하여 게이트 전극이 형성될 영역의 게이트 절연막 상부에 감광막 패턴을 형성하되, 반도체층에 LDD(Lightly Doped Drain) 영역이 형성될 영역과 대향하는 부분의 감광막 패턴의 두께를 반도체층에 채널 영역이 형성될 영역과 대향하는 상기 감광막 패턴의 두께보다 작게 한다. 다음, 감광막 패턴을 마스크로하여 게이트 절연막을 건식 식각하여 이중 두께의 게이트 절연막 패턴을 형성한다. 이어, 상기 결과물 상에 불순물이 도핑된 이산화 실리콘막을 증착하고 레이저를 조사하여, 반도체층에 불순물을 확산시킨다. A method of manufacturing a thin film transistor for a liquid crystal display device is provided. In the method for manufacturing a thin film transistor for a liquid crystal display, first, a semiconductor layer is formed by performing a photolithography process of a first mask on a transparent insulating substrate. Next, a gate insulating film is formed on the semiconductor layer. Next, a photoresist pattern is formed on the gate insulating layer in the region where the gate electrode is to be formed by performing the photolithography process of the second mask using the partial exposure method, but the photoresist layer is formed to face the region where the LDD (Lightly Doped Drain) region is to be formed in the semiconductor layer. The thickness of the portion of the photoresist pattern is made smaller than the thickness of the photoresist pattern facing the region where the channel region is to be formed in the semiconductor layer. Next, the gate insulating film is dry-etched using the photoresist pattern as a mask to form a double thickness gate insulating film pattern. Subsequently, a silicon dioxide film doped with an impurity is deposited on the resultant product and irradiated with a laser to diffuse the impurity into the semiconductor layer.

액정 표시 장치, LDD(Lightly Doped Drain), 확산Liquid Crystal Display, Lightly Doped Drain, Diffusion

Description

액정 표시 장치용 박막 트랜지스터의 제조 방법{Method for fabricating thin film transistor of liquid crystal display}Method for fabricating thin film transistor for liquid crystal display device

도 1은 전형적인 액정 표시 장치의 개략 구성도이다.1 is a schematic configuration diagram of a typical liquid crystal display device.

도 2는 본 발명의 일실시예에 따른 액정 표시 장치용 박막 트랜지스터를 나타내는 단면도이다. 2 is a cross-sectional view illustrating a thin film transistor for a liquid crystal display according to an exemplary embodiment of the present invention.

도 3a 내지 도 3g는 본 발명의 일실시예에 따른 액정 표시 장치용 박막 트랜지스터의 제조 공정 단계별 각각의 단면도들이다.3A to 3G are cross-sectional views of respective steps of a manufacturing process of a thin film transistor for a liquid crystal display according to an exemplary embodiment of the present invention.

도 4는 도 3b의 제2 마스크의 평면도이다.4 is a plan view of the second mask of FIG. 3B.

(도면의 주요부분에 대한 부호의 설명)(Explanation of symbols for the main parts of the drawing)

410: 버퍼층 420: 반도체층410: buffer layer 420: semiconductor layer

421: 채널 영역 422, 423: LDD 영역421: channel region 422, 423: LDD region

424: 소스 영역 425: 드레인 영역424: source region 425: drain region

430: 게이트 절연막 440: 게이트 전극430: gate insulating film 440: gate electrode

451 내지 453: 층간 절연막 461: 소스 전극451 to 453: interlayer insulating film 461: source electrode

462: 드레인 전극 470: 보호층462: drain electrode 470: protective layer

본 발명은 액정 표시 장치(Liquid Crystal Displaly; LCD)용 박막 트랜지스터(Thin Film Transistor; TFT)의 제조 방법에 관한 것으로, 더욱 상세하게는 폴리 실리콘 타입의 박막 트랜지스터를 이온도핑 설비 없이 제조하는 액정 표시 장치용 박막 트랜지스터의 제조 방법에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a method for manufacturing a thin film transistor (TFT) for a liquid crystal display (LCD). More particularly, a liquid crystal display for manufacturing a polysilicon type thin film transistor without an ion doping facility. It relates to a method for manufacturing a thin film transistor for use.

최근에 텔레비전 등의 표시 장치의 대형화 추세에 따라 음극선관 표시 장치(Cathode Ray Tube; CRT) 대신에 액정 표시 장치(LCD), 플라즈마 표시 장치(Plasma Display Panel; PDP), 유기 이엘 표시 장치(Organic ElectroLuminiscent Display; OELD) 등과 같은 평판 패널형 표시 장치가 개발되고 있다. 이러한 평판 패널형 표시 장치 중에서 경량화 및 박형화가 가능한 액정 표시 장치가 특히 주목 받고 있다.Recently, due to the trend of larger display devices such as televisions, liquid crystal displays (LCDs), plasma display panels (PDPs), organic EL displays (instead of cathode ray tubes (CRTs)) Flat panel display devices such as Display (OELD) and the like have been developed. Among such flat panel display devices, a liquid crystal display device capable of being lighter and thinner is particularly attracting attention.

액정 표시 장치는 공통 전극, 컬러 필터, 블랙 매트릭스 등이 형성되어 있는 상부 투명 절연 기판과 박막 트랜지스터, 화소 전극 등이 형성되어 있는 하부 투명 절연 기판 사이에 이방성 유전율을 갖는 액정 물질을 주입해 놓고, 화소 전극과 공통 전극에 서로 다른 전위를 인가함으로써 액정 물질에 형성되는 전계의 세기를 조정하여 액정 물질의 분자 배열을 변경시키고, 이를 통하여 투명 절연 기판에 투과되는 빛의 양을 조절함으로써 원하는 화상을 표현하는 표시 장치이다. 이러한 액정 표시 장치는 박막 트랜지스터(Thin Film Transistor; TFT)를 스위칭 소자로 이용하는 박막 트랜지스터 액정 표시 장치(TFT LCD)가 주로 사용되고 있다.In the liquid crystal display, a liquid crystal material having anisotropic dielectric constant is injected between an upper transparent insulating substrate on which a common electrode, a color filter, a black matrix, and the like are formed, and a lower transparent insulating substrate on which a thin film transistor and a pixel electrode are formed. By applying different potentials to the electrodes and the common electrode, the intensity of the electric field formed in the liquid crystal material is adjusted to change the molecular arrangement of the liquid crystal material, thereby controlling the amount of light transmitted through the transparent insulating substrate to express a desired image. It is a display device. In the liquid crystal display, a thin film transistor liquid crystal display (TFT LCD) using a thin film transistor (TFT) as a switching element is mainly used.

상기 박막 트랜지스터 소자로는 수소화된 비정질 실리콘이 주로 이용되었는 데, 이는 저온 공정이 저가의 절연 기판을 사용할 수 있기 때문이다. 그러나 수소화된 비정질 실리콘은 원자 배열이 무질서하기 때문에 약한 결합 또는 댕글링 본드가 존재하여 빛 조사나 전계 인가시 준안정 상태(quasi-steady state)로 변화되어 수소화된 비정질 실리콘으로 제조된 박막 트랜지스터 소자는 안정성의 문제점이 대두되었다. 또한 전기적 특성(예를 들면, 이동도(mobility): 0.1 ∼ 1.0 ㎠/V·s)이 좋지 않아서 구동 회로(예를 들면, 게이트 구동 회로 또는 데이터 구동 회로)로 이용되기 어려웠다.Hydrogenated amorphous silicon is mainly used as the thin film transistor device because a low-temperature process can use a low-cost insulating substrate. However, since the hydrogenated amorphous silicon has a disordered atomic arrangement, the thin film transistor device made of hydrogenated amorphous silicon is changed into a quasi-steady state when light bonds or dangling bonds exist and thus light irradiation or an electric field is applied. Stability issues have emerged. Moreover, electrical characteristics (for example, mobility: 0.1-1.0 cm <2> / V * s) were not good, and it was difficult to use it as a drive circuit (for example, a gate drive circuit or a data drive circuit).

반면, 폴리 실리콘은 비정질 실리콘에 비하여 이동도가 크기 때문에 폴리 실리콘으로 제조된 박막 트랜지스터 소자는 구동 회로로 이용될 수 있다. 이로 인해서, 폴리 실리콘으로 제조된 박막 트랜지스터는 액정 표시 장치용 박막 트랜지스터로서 널리 이용되고 있다. On the other hand, since polysilicon has a higher mobility than amorphous silicon, a thin film transistor element made of polysilicon may be used as a driving circuit. For this reason, thin film transistors made of polysilicon are widely used as thin film transistors for liquid crystal displays.

상기 폴리 실리콘으로 제조되는 박막 트랜지스터를 구현하기 위해서는, 공정 과정 중에 이온도핑 및 활성화 공정을 필요로 하게 된다. 상기 이온 도핑은 게이트 절연막 증착후에 이온 도핑 설비를 이용하여 도핑하는 것이 일반적인데, 이때의 고에너지에 의하여 게이트 절연막과 반도체층 계면이 이온 주입시 데미지(damage)를 받게 된다. In order to implement the thin film transistor made of the polysilicon, an ion doping and activation process is required during the process. The ion doping is generally doped using an ion doping facility after the deposition of the gate insulating film. At this time, the interface between the gate insulating film and the semiconductor layer is damaged by ion implantation.

또한, 고가 장비인 상기 이온 도핑 설비의 도입에 따른, 투자 비용 및 유지 비용이 크다는 문제점이 있다. In addition, there is a problem in that the investment cost and maintenance cost is large, due to the introduction of the ion doping facility is expensive equipment.

본 발명이 이루고자 하는 기술적 과제는 이온도핑 설비 없이 제조하는 폴리 실리콘 타입의 액정 표시 장치용 박막 트랜지스터의 제조 방법을 제공하는데 있다. SUMMARY OF THE INVENTION The present invention has been made in an effort to provide a method for manufacturing a thin film transistor for a polysilicon type liquid crystal display device manufactured without an ion doping facility.

본 발명이 이루고자 하는 다른 기술적 과제는 이온 도핑 설비 없이 제조하여 LDD 영역, 소스 및 드레인 영역을 동시에 형성하는 폴리 실리콘 타입의 액정 표시 장치용 박막 트랜지스터의 제조 방법을 제공하는데 있다. Another object of the present invention is to provide a method for manufacturing a thin film transistor for a polysilicon type liquid crystal display device which is manufactured without an ion doping facility and simultaneously forms an LDD region, a source, and a drain region.

본 발명이 이루고자 하는 기술적 과제들은 이상에서 언급한 기술적 과제로 제한되지 않으며, 언급되지 않은 또 다른 기술적 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.Technical problems to be achieved by the present invention are not limited to the above-mentioned technical problems, and other technical problems not mentioned will be clearly understood by those skilled in the art from the following description.

상기 기술적 과제를 달성하기 위한 본 발명의 일실시예에 따른 액정 표시 장치용 박막 트랜지스터의 제조 방법은, 먼저, 투명 절연 기판 상에 제1 마스크의 사진 공정을 수행하여 반도체층을 형성한다. 다음, 상기 반도체층 상에 게이트 절연막을 형성한다. 이어, 부분 노광법을 이용한 제2 마스크의 사진 공정을 수행하여 게이트 전극이 형성될 영역의 상기 게이트 절연막 상부에 감광막 패턴을 형성하되, 상기 반도체층에 LDD(Lightly Doped Drain) 영역이 형성될 영역과 대향하는 부분의 상기 감광막 패턴의 두께를 상기 반도체층에 채널 영역이 형성될 영역과 대향하는 상기 감광막 패턴의 두께보다 작게 한다. 다음, 상기 감광막 패턴을 마스크로하여 상기 게이트 절연막을 건식 식각하여 상기 감광막 패턴과 유사한 형태로 이중 두께의 게이트 절연막 패턴을 형성한다. 이어, 상기 결과물 상에 불순물이 도핑된 이산화 실리콘막을 증착하고 레이저를 조사하여, 상기 반도체층에 불순물을 확산시킨다. 다음, 상기 불순물 확산 공정을 완료한 후 잔여하는 상기 불순물이 도핑된 이 산화 실리콘막을 제거한다. 이어, 상기 결과물 상에 게이트 전극용 도전막을 형성하고 패터닝하여 상기 게이트 절연막 패턴 상부의 단차를 따라 형성된 게이트 전극을 형성한다. In the method of manufacturing a thin film transistor for a liquid crystal display according to an exemplary embodiment of the present invention for achieving the above technical problem, first, a semiconductor layer is formed by performing a photolithography process on a transparent insulating substrate. Next, a gate insulating film is formed on the semiconductor layer. Subsequently, a photoresist pattern is formed on the gate insulating layer in the region where the gate electrode is to be formed by performing a photolithography process of the second mask using the partial exposure method, and a region in which a lightly doped drain (LDD) region is to be formed in the semiconductor layer. The thickness of the photoresist pattern of the opposing portion is made smaller than the thickness of the photoresist pattern facing the region where the channel region is to be formed in the semiconductor layer. Next, the gate insulating film is dry-etched using the photoresist pattern as a mask to form a double-thick gate insulating pattern in a form similar to that of the photoresist pattern. Subsequently, a silicon dioxide film doped with an impurity is deposited on the resultant and irradiated with a laser to diffuse the impurity into the semiconductor layer. Next, the silicon oxide film doped with the impurity remaining after the impurity diffusion process is completed is removed. Subsequently, a gate electrode conductive layer is formed and patterned on the resultant to form a gate electrode formed along the stepped portion of the gate insulating layer pattern.

여기서, 상기 불순물이 도핑된 이산화 실리콘막을 화학 기상 증착 방식으로 형성하는 것이 바람직하다. Here, it is preferable to form the silicon dioxide film doped with the impurity by chemical vapor deposition.

또한, 상기 불순물이 도핑된 이산화 실리콘막은 포스포실리케이트막 또는 보로 실리케이트막일 수 있다. In addition, the silicon dioxide film doped with the impurity may be a phosphosilicate film or a borosilicate film.

이때, 상기 반도체층에 불순물을 확산시키는 단계는 고압 및 고온의 챔버내에서 수행하는 것이 바람직하다. In this case, the step of diffusing the impurities in the semiconductor layer is preferably performed in a high pressure and high temperature chamber.

기타 실시예들의 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.Specific details of other embodiments are included in the detailed description and the drawings.

본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다.Advantages and features of the present invention and methods for achieving them will be apparent with reference to the embodiments described below in detail with the accompanying drawings. However, the present invention is not limited to the embodiments disclosed below, but may be implemented in various forms. It is provided to fully convey the scope of the invention to those skilled in the art, and the present invention is defined only by the scope of the claims. Like reference numerals refer to like elements throughout.

먼저, 도 1을 참조하여 전형적인 액정 표시 장치에 대해서 설명한다. First, a typical liquid crystal display device will be described with reference to FIG. 1.

도 1은 전형적인 액정 표시 장치의 개략 구성도이다. 전형적인 액정 표시 장 치는 도 1에 도시된 것처럼, 액정 패널(100), 게이트 구동부(200) 및 데이터 구동부(300)를 포함한다.1 is a schematic configuration diagram of a typical liquid crystal display device. A typical liquid crystal display device includes a liquid crystal panel 100, a gate driver 200, and a data driver 300, as shown in FIG. 1.

액정 패널(100)은 다수의 게이트 라인(G1 내지 Gn)과 다수의 데이터 라인(D1 내지 Dm)에 연결되어 있는 다수의 화소들을 포함하며, 각 화소는 다수의 게이트 라인(G1 내지 Gn)과 다수의 데이터 라인(D1 내지 Dm)에 연결된 스위칭 소자(M)와 이에 연결된 액정 커패시터(Clc) 및 스토리지 커패시터(Cst)를 포함한다.The liquid crystal panel 100 includes a plurality of pixels connected to a plurality of gate lines G1 to Gn and a plurality of data lines D1 to Dm, and each pixel includes a plurality of gate lines G1 to Gn and a plurality of pixels. And a switching element M connected to the data lines D1 to Dm of the liquid crystal capacitor, a liquid crystal capacitor Clc, and a storage capacitor Cst connected thereto.

행 방향으로 형성되어 있는 다수의 게이트 라인(G1 내지 Gn)은 스위칭 소자(M)에 게이트 신호를 전달하며 열 방향으로 형성되어 있는 다수의 데이터 라인(D1 내지 Dm)은 스위칭 소자(M)에 데이터 신호에 해당되는 계조 전압을 전달한다. 그리고 스위칭 소자(M)는 삼단자 소자로서, 제어 단자는 게이트 라인(G1 내지 Gn)에 연결되어 있고, 입력 단자는 데이터 라인(D1 내지 Dm)에 연결되어 있으며, 출력 단자는 액정 커패시터(Clc) 및 스토리지 커패시터(Cst)의 한 단자에 연결되어 있다. 액정 캐패시터(Clc)는 스위칭 소자(M)의 출력 단자와 공통 전극(도시하지 않음) 사이에 연결되고, 스토리지 커패시터(Cst)는 스위칭 소자(M)의 출력 단자와 공통 전극 사이에 연결(독립 배선 방식)되거나 스위칭 소자(M)의 출력 단자와 바로 위의 게이트 라인(G1 내지 Gn) 사이에 연결(전단 게이트 방식)될 수 있다.The plurality of gate lines G1 to Gn formed in the row direction transmit a gate signal to the switching element M, and the plurality of data lines D1 to Dm formed in the column direction transmit data to the switching element M. The gray voltage corresponding to the signal is transmitted. The switching element M is a three-terminal element, the control terminal is connected to the gate lines G1 to Gn, the input terminal is connected to the data lines D1 to Dm, and the output terminal is the liquid crystal capacitor Clc. And one terminal of the storage capacitor Cst. The liquid crystal capacitor Clc is connected between the output terminal of the switching element M and the common electrode (not shown), and the storage capacitor Cst is connected between the output terminal of the switching element M and the common electrode (independent wiring). Method) or a connection (shear gate method) between the output terminal of the switching element M and the gate lines G1 to Gn directly above.

게이트 구동부(200)는 다수의 게이트 라인(G1 내지 Gn)에 연결되어 있고, 스위칭 소자(M)를 활성화시키는 게이트 신호를 다수의 게이트 라인(G1 내지 Gn)으로 제공하며, 데이터 구동부(300)는 다수의 데이터 라인(D1 내지 Dm)에 연결되어 있다. The gate driver 200 is connected to the plurality of gate lines G1 to Gn, and provides a gate signal for activating the switching element M to the plurality of gate lines G1 to Gn, and the data driver 300 It is connected to a plurality of data lines D1 to Dm.                     

여기에서 스위칭 소자(M)는 모스 트랜지스터가 이용되며, 이러한 모스 트랜지스터는 폴리 실리콘을 채널 영역으로 하는 박막 트랜지스터로 구현될 수 있다. 그리고 게이트 구동부(200)나 데이터 구동부(300)도 모스 트랜지스터로 구성되며, 이러한 모스 트랜지스터는 폴리 실리콘을 채널 영역으로 하는 박막 트랜지스터로 구현될 수 있다.Here, the MOS transistor is used as the switching element M, and the MOS transistor may be implemented as a thin film transistor having polysilicon as a channel region. The gate driver 200 and the data driver 300 may also be configured as MOS transistors. The MOS transistors may be implemented as thin film transistors having polysilicon as a channel region.

다음은, 도 2를 참조하여, 본 발명의 일실시예에 따른 액정 표시 장치용 박막 트랜지스터에 대하여 상세히 설명한다.Next, a thin film transistor for a liquid crystal display according to an exemplary embodiment of the present invention will be described in detail with reference to FIG. 2.

도 2는 본 발명의 일실시예에 따른 액정 표시 장치용 박막 트랜지스터를 나타내는 단면도이다. 2 is a cross-sectional view illustrating a thin film transistor for a liquid crystal display according to an exemplary embodiment of the present invention.

도 2에 도시된 바와 같이, 본 발명의 일실시예에 따른 박막 트랜지스터는 투명 절연 기판(400)의 상부에 산화 규소 또는 질화 규소 등의 절연막으로 이루어진 버퍼층(410)이 투명 절연 기판(400)의 전면에 걸쳐 형성되어 있다. 상기 버퍼층(410)의 상부에는 채널 영역(421) 및 LDD 영역(422, 423), 소스 영역(424) 및 드레인 영역(425)을 포함하는 반도체층(420)이 형성되어 있다. 이러한 상기 반도체층(420)의 상부에는 게이트 절연막(430)이 형성되어 있으며, 상기 게이트 절연막(430)의 상부에는 게이트 전극(440)이 형성되어 있다. 이때, 상기 게이트 절연막(430)은 제1 및 제2 두께(a, b)의 이중 두께를 갖는 형태로 형성되어 있으며, 상기 게이트 전극(440)은 상기 게이트 절연막(130) 상부를 덮도록 상기 게이트 절연막(430)의 단차를 따라 형성되어 있다.As shown in FIG. 2, in the thin film transistor according to the exemplary embodiment of the present invention, a buffer layer 410 made of an insulating film, such as silicon oxide or silicon nitride, is formed on the transparent insulating substrate 400. It is formed over the entire surface. The semiconductor layer 420 including the channel region 421, the LDD regions 422 and 423, the source region 424, and the drain region 425 is formed on the buffer layer 410. A gate insulating layer 430 is formed on the semiconductor layer 420, and a gate electrode 440 is formed on the gate insulating layer 430. In this case, the gate insulating layer 430 is formed to have a double thickness of the first and second thicknesses a and b, and the gate electrode 440 covers the gate insulating layer 130. It is formed along the step of the insulating film 430.

상기 게이트 전극(440)의 상부에는 콘택홀(454, 455)들을 포함하는 층간 절 연막(451, 452, 453)이 형성되어 있다. 또한, 상기 콘택홀(454, 455)을 통해서 소스 영역(424) 및 드레인 영역(425)과 각각 연결되며, 게이트 전극(440)과 소정의 간격으로 각각 이격되는 소스 전극(461) 및 드레인 전극(462)이 형성되어 있다. 그리고 상기 소스 전극(461) 및 드레인 전극(462)의 상부에는 보호층(470)이 형성되어 있다.An interlayer insulating film 451, 452, and 453 including contact holes 454 and 455 are formed on the gate electrode 440. In addition, the source electrode 461 and the drain electrode, which are respectively connected to the source region 424 and the drain region 425 through the contact holes 454 and 455, are spaced apart from the gate electrode 440 at predetermined intervals, respectively. 462 is formed. A protective layer 470 is formed on the source electrode 461 and the drain electrode 462.

한편, 상기 반도체층(420)을 구성하는 상기 채널 영역(421) 및 LDD 영역(422, 423)은 게이트 전극(440)과 대향하여 형성되어 있고, 상기 소스 영역(424) 및 드레인 영역(425)은 상기 콘택홀(454, 455)을 통해 상기 소스 전극(461) 및 상기 드레인 전극(462)에 각각 연결되어 있다. Meanwhile, the channel region 421 and the LDD regions 422 and 423 constituting the semiconductor layer 420 are formed to face the gate electrode 440, and the source region 424 and the drain region 425 are formed. Is connected to the source electrode 461 and the drain electrode 462 through the contact holes 454 and 455, respectively.

이때, 상기 LDD 영역(422, 423)은, 게이트 전극(440)에 오버랩되어 형성되어 있고, 소스 영역(424) 및 드레인 영역(425)의 제1 불순물(예를 들면, n 형 불순물)의 도핑 농도보다 낮은 농도의 제1 불순물로 도핑되어 형성되어 있다. 이러한 LDD 영역(422, 423)은 게이트 전극(440)과 오버랩되어 형성되어 있으므로, 소스 영역(424)의 정션이나 드레인 영역(425)의 정션에 인가되는 전계를 완화시킬 수 있다. 이에 따라, 채널 영역(421) 내에서 발생될 수 있는 열전자(hot electron)들을 효과적으로 분산시켜 열전자들에 의한 박막 트랜지스터의 열화(degradation)를 효과적으로 개선할 수 있다.In this case, the LDD regions 422 and 423 are overlapped with the gate electrode 440 and doped with first impurities (eg, n-type impurities) of the source region 424 and the drain region 425. It is formed by doping with a first impurity having a concentration lower than the concentration. Since the LDD regions 422 and 423 overlap with the gate electrode 440, an electric field applied to the junction of the source region 424 or the junction of the drain region 425 can be relaxed. Accordingly, the hot electrons that may be generated in the channel region 421 may be effectively dispersed, thereby effectively improving the degradation of the thin film transistor by the thermal electrons.

그러면, 도 3a 내지 도 3g 및 도 4를 참조하여, 본 발명의 일실시예에 따른 액정 표시 장치용 박막 트랜지스터의 제조 방법에 대해서 설명한다. Next, a method of manufacturing a thin film transistor for a liquid crystal display according to an exemplary embodiment of the present invention will be described with reference to FIGS. 3A to 3G and FIG. 4.

도 3a 내지 도 3g는 본 발명의 일실시예에 따른 액정 표시 장치용 박막 트랜 지스터의 제조 공정 단계별 각각의 단면도들이다. 3A to 3G are cross-sectional views of steps of a manufacturing process of a thin film transistor for a liquid crystal display according to an exemplary embodiment of the present invention.

본 발명의 일실시예에 따른 액정 표시 장치용 박막 트랜지스터의 제조 방법은 도 3a에 도시된 바와 같이, 먼저, 투명 절연 기판(400) 전면에 버퍼층(410)을 형성한다. 이러한 버퍼층(410)은 질화 규소나 산화 규소 등을 증착하여 형성한다. In the method of manufacturing a thin film transistor for a liquid crystal display according to an exemplary embodiment of the present invention, as shown in FIG. 3A, first, a buffer layer 410 is formed on the entire surface of the transparent insulating substrate 400. The buffer layer 410 is formed by depositing silicon nitride, silicon oxide, or the like.

이어, 상기 버퍼층(410) 상부에 비정질 실리콘을 증착하고, 탈수소화 과정을 수행한 후, 레이저 결정화 단계를 거쳐 폴리 실리콘을 형성한다. 이러한 폴리 실리콘에 제1 마스크(481)의 사진 공정과 식각 공정을 수행하여 반도체층(420)을 형성한다.Subsequently, amorphous silicon is deposited on the buffer layer 410, dehydrogenation is performed, and polysilicon is formed through laser crystallization. The semiconductor layer 420 is formed by performing a photolithography process and an etching process of the first mask 481 on the polysilicon.

다음, 도 3b에 도시된 바와 같이, 상기 반도체층(420) 상에 질화 규소 또는 산화 규소 등으로 이루어진 게이트 절연막(430)을 형성한다. 여기서, 상기 게이트 절연막(430)은 후속 공정인 불순물 확산 공정시에 채널 영역(421)이 될 부분에 불순물이 침투되지 않도록 하기 위하여 충분히 두껍게 형성한다.Next, as shown in FIG. 3B, a gate insulating layer 430 made of silicon nitride, silicon oxide, or the like is formed on the semiconductor layer 420. In this case, the gate insulating layer 430 is formed thick enough so that impurities do not penetrate into a portion of the channel region 421 during a subsequent impurity diffusion process.

이어, 상기 게이트 절연막(430) 상부에 감광막을 도포하고, 제2 마스크(482)의 사진 공정과 식각 공정을 수행하여 이중 두께를 갖는 감광막 패턴(491, 492, 493)을 형성한다. Subsequently, a photoresist film is coated on the gate insulating layer 430, and a photoresist pattern and an etching process of the second mask 482 are performed to form photoresist patterns 491, 492, and 493 having a double thickness.

여기서, 상기 감광막 패턴(491, 492, 493)은 상기 반도체층(420)에 LDD 영역(422, 423)이 형성될 영역과 대향하는 부분(491, 492)의 두께(t1, t2)가 반도체층(420)에 채널 영역(421)이 형성될 영역과 대향하는 부분(493)의 두께(t3)보다 작게 형성시킨다. 이와 같이, 이중 두께를 갖는 상기 감광막 패턴(491, 492, 493)은 도 4에 도시된 바와 같은 마스크 패턴(482)을 이용하여 형성한다. Here, the photoresist patterns 491, 492, and 493 may have a thickness t1 and t2 of portions 491 and 492 facing the regions where the LDD regions 422 and 423 are to be formed in the semiconductor layer 420. The channel region 421 is formed smaller than the thickness t3 of the portion 493 facing the region where the channel region 421 is to be formed. As such, the photoresist patterns 491, 492, and 493 having a double thickness are formed using the mask pattern 482 as shown in FIG. 4.                     

도 4는 도 3b의 제2 마스크의 평면도이다. 구체적으로, 상기 제2 마스크(482)는 도 4에 도시된 바와 같이, 상기 채널 영역(421)과 대향하는 부분에는 채널 영역 패턴(483)이 형성되어 있고 LDD 영역(422, 423)과 대향하는 부분에는 다수의 슬릿들(484, 485)이 형성되어 있어, 다수의 슬릿들(484, 485)과 대향하는 부분의 감광막에는 사진 공정에서의 광원이 부분적으로 노출될 수 있다. 그럼으로써 상기 LDD 영역(422, 423)이 형성될 영역과 대향하는 부분의 감광막 패턴(491, 492)의 두께(t1, t2)는 상기 채널 영역(421)이 형성될 영역과 대향하는 감광막 패턴(493)의 두께(t3)보다 더 작게 형성될 수 있다. 상기 다수의 슬릿들(484, 485)의 폭(w1, w2)이 커질수록 상기 LDD 영역(422, 423)이 형성될 영역과 대향하는 부분의 감광막 패턴(491, 492)의 두께(t1, t2)는 작아질 수 있으므로, 상기 다수의 슬릿들(484, 485)의 폭(w1, w2)을 조정하여 상기 LDD 영역(422, 423)이 형성될 영역과 대향하는 부분의 감광막 패턴(491, 492)의 두께(t1, t2)를 조절할 수 있다. 그리고 상기 다수의 슬릿들(484, 485)의 길이(l3, l4)가 커질수록 상기 LDD 영역(422, 423)이 형성될 영역과 대향하는 부분의 감광막 패턴(491, 492)의 길이(l1, l2)는 커질수 있으므로, 상기 다수의 슬릿들(484, 485)의 길이(l3, l4)를 조정하여 상기 LDD 영역(422, 423)이 형성될 영역과 대향하는 부분의 감광막 패턴(491, 492)의 길이(l1, l2)를 조절할 수 있다.4 is a plan view of the second mask of FIG. 3B. In detail, as illustrated in FIG. 4, the second mask 482 has a channel region pattern 483 formed at a portion facing the channel region 421 and faces the LDD regions 422 and 423. Since a plurality of slits 484 and 485 are formed in the portion, the light source in the photolithography process may be partially exposed to the photoresist of the portion facing the plurality of slits 484 and 485. As a result, the thicknesses t1 and t2 of the photoresist patterns 491 and 492 of the portions facing the regions where the LDD regions 422 and 423 are to be formed are formed on the photoresist patterns facing the regions where the channel regions 421 are to be formed ( It may be formed smaller than the thickness t3 of 493). As the widths w1 and w2 of the plurality of slits 484 and 485 become larger, the thicknesses t1 and t2 of the photoresist patterns 491 and 492 of the portions facing the regions where the LDD regions 422 and 423 are to be formed. ) May be reduced, so that the widths w1 and w2 of the plurality of slits 484 and 485 are adjusted so that the photoresist pattern 491 and 492 of a portion facing the region where the LDD regions 422 and 423 are to be formed. ), The thickness t1, t2 can be adjusted. As the lengths l3 and l4 of the plurality of slits 484 and 485 become larger, the lengths l1 and the lengths of the photoresist patterns 491 and 492 of the portions facing the regions where the LDD regions 422 and 423 are to be formed. l2) may be large, so that the photoresist pattern 491 and 492 of the portion facing the region where the LDD regions 422 and 423 are to be formed by adjusting the lengths l3 and l4 of the plurality of slits 484 and 485. You can adjust the length of (l1, l2).

다음, 도 3c에 도시된 바와 같이, 상기 이중 두께를 갖는 감광막 패턴(491, 492, 493)을 마스크로 하고, 플라즈마를 이용한 건식 식각을 수행하여, 이중 두께를 갖는 게이트 절연막 패턴(430a, 430b)을 형성한다. 즉, 상기 게이트 절연막 (430)을 상기 이중 두께를 갖는 감광막 패턴(491, 492, 493)을 마스크로 하여 건식 식각하면, 상기 감과막 패턴(491, 492, 493)이 덮히지 않은 위치의 상기 게이트 절연막(430)은 완전히 제거되고, 상기 감광막 패턴(491, 492) 하부의 게이트 절연막(430)은 일부 제거된다. 구체적으로, 상기 t1, t2의 두께를 갖는 감광막 패턴(491, 492) 하부의 게이트 절연막(430)의 두께가 상기 t3의 두께를 갖는 감광막 패턴(493) 하부의 게이트 절연막(430)의 두께보다 얇게 형성되어 이루어진 이중 두께를 갖는 게이트 절연막 패턴(430a, 430b)이 형성된다. 이때, 상기 건식 식각 후에 잔여하는 감광막 찌거기는 애싱 및 PR-strip 공정을 통해 제거한다.Next, as illustrated in FIG. 3C, the photoresist patterns 491, 492, and 493 having the double thickness are used as masks, and dry etching using plasma is performed to form the gate insulating layer patterns 430a and 430b having the double thickness. To form. That is, when the gate insulating layer 430 is dry-etched using the photoresist patterns 491, 492, and 493 having the double thickness as a mask, the gate in a position where the photoresist patterns 491, 492, and 493 are not covered. The insulating layer 430 is completely removed, and the gate insulating layer 430 under the photoresist patterns 491 and 492 is partially removed. Specifically, the thickness of the gate insulating film 430 under the photoresist patterns 491 and 492 having the thicknesses of t1 and t2 is thinner than the thickness of the gate insulating film 430 under the photoresist pattern 493 having the thickness of t3. The formed gate insulating layer patterns 430a and 430b having a double thickness are formed. At this time, the photoresist residue remaining after the dry etching is removed through an ashing and a PR-strip process.

다음, 도 3d에 도시된 바와 같이, 도 3c에 도시된 결과물 상의 단차를 따라 불순물이 도핑된 이산화 실리콘막(480)을 화학 기상 증착(CVD; Chemical Vapor Deposition) 공정을 이용하여 증착한다. 여기서, 상기 불순물이 도핑된 이산화 실리콘막(480)은 포스포실리케이트막(Phosphosilicate; 인이 도핑된 이산화 실리콘) 또는 보로실리케이트막(Borosilicate)일 수 있다. 한편, 상기 불순물이 도핑된 이산화 실리콘막(480)은 CVD 증착시에 가스 유량 및 압력 등을 통해 불순물 양을 일정하게 생성시킴으로서 후속 공정들을 통해 제조되는 박막 트랜지스터의 특성 균일성을 향상시킬 수 있다. Next, as shown in FIG. 3D, a silicon dioxide film 480 doped with impurities along the step on the resultant shown in FIG. 3C is deposited using a chemical vapor deposition (CVD) process. The doped silicon dioxide film 480 may be a phosphosilicate film (phosphorium doped silicon dioxide) or a borosilicate film. Meanwhile, the doped silicon dioxide film 480 may improve the uniformity of characteristics of the thin film transistor manufactured through subsequent processes by constantly generating an impurity amount through gas flow rate and pressure during CVD deposition.

이어, 레이저 조사(Laser irradiation)를 실시하여 상기 불순물이 도핑된 이산화 실리콘막(480)에 도핑되어 있는 불순물들이 상기 반도체층(420)으로 확산(diffusion)되도록 한다. Subsequently, laser irradiation is performed to allow impurities doped in the silicon dioxide film 480 doped with impurities to diffuse into the semiconductor layer 420.

이에 따라, 상기 게이트 절연막 패턴(430a, 420b)에 의해 덮히지 않은 반도 체층(420)에는 상부의 불순물이 도핑된 이산화 실리콘막(480)으로부터 확산되어 나온 불순물이 침투되어 드레인 영역(425) 및 소스 영역(424)이 형성된다. Accordingly, impurities diffused from the silicon dioxide film 480 doped with impurities on the upper surface of the semiconductor layer 420 not covered by the gate insulating layer patterns 430a and 420b penetrate the drain region 425 and the source. Region 424 is formed.

또한, 상기 이중 두께의 게이트 절연막 패턴(430a, 430b) 중 가장 자리의 얇은 두께로 형성된 게이트 절연막 패턴(430a)이 형성되어 있는 부분 하부의 반도체층(420)에는 게이트 절연막 패턴(491, 492)에 의해서 확산되는 이온들의 일부가 차단되기 때문에 소스 영역(424) 및 드레인 영역(425)의 불순물의 도핑 농도보다 낮은 농도의 불순물로 도핑되어 LDD 영역(422, 423)이 형성된다. 그리고 상기 얇은 두께(a)의 게이트 절연막 패턴(130a)보다 두껍게 형성된 게이트 절연막 패턴(130b)이 형성되어 있는 부분 하부의 반도체층(420)에는 두꺼운 게이트 절연막 패턴(130b)에 확산되는 이온들이 대부분 차단되기 때문에 불순물이 도핑되지 않는 채널 영역(421)이 형성된다. 이러한 게이트 절연막 패턴(430a)의 두께(a)가 클수록 확산되는 이온들의 차단 정도가 커지므로, 게이트 절연막 패턴(430a)의 두께(a)를 조절하여 LDD 영역(422, 423)의 도핑 농도를 조절할 수 있다. 또한, 게이트 절연막 패턴(130a)의 길이가 길수록 LDD 영역(422, 423)의 길이도 커지므로, 게이트 절연막 패턴(130a)의 길이를 조절하여 LDD 영역(422, 423)의 길이를 조절할 수 있다.In addition, the gate insulating layer patterns 491 and 492 may be formed on the semiconductor layer 420 under the portion where the gate insulating layer pattern 430a having the thinnest thickness of the gate insulating layer patterns 430a and 430b is formed. Since some of the ions diffused by the metal is blocked, the LDD regions 422 and 423 are formed by being doped with impurities having a concentration lower than that of the impurities in the source region 424 and the drain region 425. In addition, most of the ions diffused into the thick gate insulating layer pattern 130b are blocked in the semiconductor layer 420 under the portion where the gate insulating layer pattern 130b formed thicker than the gate insulating layer pattern 130a having the thin thickness a. As a result, a channel region 421 is formed in which impurities are not doped. As the thickness (a) of the gate insulating film pattern 430a increases, the degree of blocking of diffused ions increases, so that the doping concentration of the LDD regions 422 and 423 is controlled by controlling the thickness a of the gate insulating film pattern 430a. Can be. In addition, as the length of the gate insulating layer pattern 130a increases, the length of the LDD regions 422 and 423 also increases, so that the length of the LDD regions 422 and 423 may be adjusted by adjusting the length of the gate insulating layer pattern 130a.

한편, 레이저를 조사하여 실시하는 상기 확산 공정은, 고압 및 고온의 공정 조건의 챔버 내에서 실시하는 고압 고온 어닐링(High pressure thermal annealing)법을 이용하여 더욱 최적화할 수 있다.On the other hand, the diffusion process performed by irradiating a laser can be further optimized by using a high pressure thermal annealing method performed in a chamber of high pressure and high temperature process conditions.

다음, 도 3e에 도시된 바와 같이, 상기 불순물이 도핑된 이산화 실리콘막(480)을 완전히 제거하고, 상기 게이트 절연막 패턴(430) 상에 몰리브덴(Mo), 텅스 텐(W), 알루미늄(Al) 등의 게이트 전극용 도전막(441)을 형성한다. Next, as shown in FIG. 3E, the doped silicon dioxide film 480 is completely removed, and molybdenum (Mo), tungsten (W), and aluminum (Al) are formed on the gate insulating film pattern 430. A conductive film 441 for a gate electrode is formed.

이어, 도 3f에 도시된 바와 같이, 상기 게이트 전극용 도전막(441) 상에 감광막을 도포하고 제 3 마스크(483)의 사진 공정 및 식각 공정을 수행하여, 상기 게이트 절연막 패턴(430a, 430b) 상부를 덮는 게이트 전극(440)을 형성한다. 이때, 상기 게이트 전극(440)은 상기 게이트 절연막 패턴(430a, 430b)의 단차를 따라 형성되어 진다. Subsequently, as shown in FIG. 3F, a photosensitive film is coated on the gate electrode conductive film 441, and a photo process and an etching process of the third mask 483 are performed to form the gate insulating film patterns 430a and 430b. A gate electrode 440 covering the upper portion is formed. In this case, the gate electrode 440 is formed along the steps of the gate insulating layer patterns 430a and 430b.

다음, 도 3g에 도시된 바와 같이, 질화 규소 또는 산화 규소 등의 물질로 게이트 전극(440)의 상부에 콘택홀(454, 455)을 포함하는 층간 절연막(451 내지 453)을 형성하고, 몰리브덴(Mo) 또는 알루미늄 네오디뮴(AlNd) 등의 물질로 콘택홀(454, 455)을 통해서 소스 영역(424) 및 드레인 영역(425)과 각각 연결되며 게이트 전극(440)과 소정의 간격으로 각각 이격되는 소스 전극(461) 및 드레인 전극(462)을 형성한다. 그리고, 소스 전극(461) 및 드레인 전극(462) 상에 질화 규소 등의 물질로 보호층(470)을 형성한다.Next, as illustrated in FIG. 3G, interlayer insulating films 451 to 453 including contact holes 454 and 455 are formed on the gate electrode 440 using a material such as silicon nitride or silicon oxide, and molybdenum ( A source, such as Mo) or aluminum neodymium (AlNd), connected to the source region 424 and the drain region 425 through contact holes 454 and 455, respectively, and spaced apart from the gate electrode 440 at predetermined intervals, respectively. The electrode 461 and the drain electrode 462 are formed. The protective layer 470 is formed of a material such as silicon nitride on the source electrode 461 and the drain electrode 462.

본 발명의 일실시예에 따르면, 별도의 이온 주입 공정을 실시하지 않고, 불순물이 도핑된 이산화 실리콘막을 증착하고 레이저 조사를 통해 불순물 확산이 진행되도록 하여 소스 및 드레인 영역, LDD영역이 형성되도록 한다. According to one embodiment of the present invention, a source, a drain region, and an LDD region are formed by depositing a silicon dioxide film doped with impurities and spreading impurities through laser irradiation without performing a separate ion implantation process.

또한, 이중 두께를 갖는 게이트 절연막 패턴을 이용하여 한번의 확산 공정을 수행하여 소스 및 드레인 영역, LDD 영역을 동시에 형성할 수 있어 제조 과정을 단순화할 수 있다. In addition, a single diffusion process may be performed using a gate insulating layer pattern having a double thickness to simultaneously form a source, a drain region, and an LDD region, thereby simplifying a manufacturing process.

이상 첨부된 도면을 참조하여 본 발명의 실시예를 설명하였지만, 본 발명은 상기 실시예에 한정되지 않고 본 발명의 기술적 요지를 벗어나지 않는 범위 내에서 당업자에 의해 다양하게 변형 실시될 수 있다.Although the embodiments of the present invention have been described above with reference to the accompanying drawings, the present invention is not limited to the above embodiments and can be variously modified and implemented by those skilled in the art without departing from the technical scope of the present invention.

상술한 바와 같이 본 발명에 따르면, 폴리실리콘 타입의 박막 트랜지스터를 이온도핑 설비 없이 제조하여 제조 비용을 절감할 수 있다. 또한, 이와 동시에 이중 두께의 게이트 절연막 패턴을 마스크로하여 LDD 영역, 소스 및 드레인 영역을 동시에 형성할 수 있어 공정 과정을 단순화할 수 있다. As described above, according to the present invention, a polysilicon type thin film transistor may be manufactured without an ion doping facility, thereby reducing manufacturing costs. At the same time, the LDD region, the source and the drain region may be simultaneously formed using the double-thickness gate insulating layer as a mask, thereby simplifying the process.

Claims (5)

투명 절연 기판 상에 제1 마스크의 사진 공정을 수행하여 반도체층을 형성하는 단계;Forming a semiconductor layer by performing a photolithography process of the first mask on the transparent insulating substrate; 상기 반도체층 상에 게이트 절연막을 형성하는 단계;Forming a gate insulating film on the semiconductor layer; 부분 노광법을 이용한 제2 마스크의 사진 공정을 수행하여 게이트 전극이 형성될 영역의 상기 게이트 절연막 상부에 감광막 패턴을 형성하되, 상기 반도체층에 LDD(Lightly Doped Drain) 영역이 형성될 영역과 대향하는 부분의 상기 감광막 패턴의 두께를 상기 반도체층에 채널 영역이 형성될 영역과 대향하는 상기 감광막 패턴의 두께보다 작게 형성하는 단계;A photoresist pattern is formed on the gate insulating layer in the region where the gate electrode is to be formed by performing the photolithography process of the second mask using the partial exposure method, and opposes the region in which the lightly doped drain (LDD) region is to be formed in the semiconductor layer. Forming a thickness of the photoresist pattern of a portion smaller than a thickness of the photoresist pattern facing the region where a channel region is to be formed in the semiconductor layer; 상기 감광막 패턴을 마스크로하여 상기 게이트 절연막을 건식 식각하여 상기 감광막 패턴과 유사한 형태로 이중 두께의 게이트 절연막 패턴을 형성하는 단계;Dry etching the gate insulating film using the photosensitive film pattern as a mask to form a double-thick gate insulating film pattern in a form similar to that of the photosensitive film pattern; 상기 결과물 상에 불순물이 도핑된 이산화 실리콘막을 형성하고 레이저를 조사하여, 상기 반도체층에 불순물을 확산시키는 단계;Forming an impurity doped silicon dioxide film on the resultant and irradiating a laser to diffuse the impurity into the semiconductor layer; 상기 불순물 확산 공정을 완료한 후 잔여하는 상기 불순물이 도핑된 이산화 실리콘막을 제거하는 단계; 및Removing the silicon dioxide film doped with the impurities remaining after the impurity diffusion process is completed; And 상기 결과물 상에 게이트 전극용 도전막을 형성하고 패터닝하여 상기 게이트 절연막 패턴 상부의 단차를 따라 형성된 게이트 전극을 형성하는 단계를 포함하는 액정 표시 장치용 박막 트랜지스터의 제조 방법.And forming and patterning a conductive film for a gate electrode on the resultant to form a gate electrode formed along a step above the gate insulating film pattern. 제1항에서, In claim 1, 상기 반도체층에 불순물을 확산시키는 단계에서,In the step of diffusing impurities in the semiconductor layer, 상기 불순물이 도핑된 이산화 실리콘막은 화학 기상 증착 방식으로 형성하는 액정 표시 장치용 박막 트랜지스터의 제조 방법.The impurity-doped silicon dioxide film is formed by a chemical vapor deposition method of manufacturing a thin film transistor for a liquid crystal display device. 제2항에서, In claim 2, 상기 불순물이 도핑된 이산화 실리콘막은 포스포실리케이트막 또는 보로 실리케이트막인 액정 표시 장치용 박막 트랜지스터의 제조 방법.And the silicon dioxide film doped with the impurity is a phosphosilicate film or a borosilicate film. 제1항에서, In claim 1, 상기 반도체층에 불순물을 확산시키는 단계는 고압 및 고온의 챔버내에서 수행하는 액정 표시 장치용 박막 트랜지스터의 제조 방법.The diffusing of the impurity in the semiconductor layer is a method of manufacturing a thin film transistor for a liquid crystal display device performed in a chamber of high pressure and high temperature. 제1항에서,In claim 1, 상기 반도체층에 불순물을 확산시키는 단계는,Diffusing the impurity in the semiconductor layer, 상기 이중 두께의 게이트 절연막 패턴을 마스크로 하여 상기 불순물이 도핑된 이산화 실리콘막 내의 불순물들을 상기 반도체층으로 확산시켜 드레인 영역, 소스 영역, 채널 영역 및 LDD 영역을 동시에 형성하는 것을 특징으로 하는 액정 표시 장치용 박막 트랜지스터의 제조 방법.And forming a drain region, a source region, a channel region, and an LDD region simultaneously by diffusing impurities in the doped silicon dioxide film into the semiconductor layer using the double-thickness gate insulating pattern as a mask. Method for manufacturing a thin film transistor for use.
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