KR20060018053A - Chip-exposed type package and manufacturing method thereof - Google Patents

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임원철
이상협
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Abstract

본 발명은 칩 노출형 패키지 및 그 제조 방법에 관한 것이다. 본 발명에 따르면, 리드 프레임의 제1 면을 부분적으로 가공하여 칩 접착 영역과 리드를 형성한 후, 칩 접착 영역에 집적회로 칩을 접착하고 본딩 와이어로 집적회로 칩과 내부 리드를 연결한다. 리드 프레임의 제1 면을 몰딩하여 수지 몸체를 형성한 후, 집적회로 칩의 뒷면이 노출되도록 리드 프레임의 제2 면을 연마한다. 따라서, 칩의 뒷면이 수지 몸체의 외부로 노출되므로 칩에서 발생하는 열을 보다 효과적으로 방출시킬 수 있다. 또한, 개별적으로 완전히 분리되지 않은 리드 프레임을 사용하여 공정을 진행하므로 리드의 평탄성을 유지할 수 있고, 몰딩 공정을 완료한 후에 후면 연마 공정을 시행하므로 박형 패키지를 용이하게 구현할 수 있다.The present invention relates to a chip exposed package and a method of manufacturing the same. According to the present invention, after partially processing the first surface of the lead frame to form a chip bonding region and a lead, the integrated circuit chip is adhered to the chip bonding region and the integrated circuit chip and the internal lead are connected by a bonding wire. After molding the first side of the lead frame to form a resin body, the second side of the lead frame is polished so that the back side of the integrated circuit chip is exposed. Therefore, since the back side of the chip is exposed to the outside of the resin body, it is possible to more effectively release the heat generated from the chip. In addition, since the process is performed using a lead frame that is not completely separated individually, the flatness of the lead can be maintained, and a thin back package can be easily implemented because the back polishing process is performed after the molding process is completed.

칩 노출형 패키지, 열 방출 특성, 박형 패키지, 리드 평탄성, 후면 연마Chip Exposed Package, Heat Dissipation Characteristics, Thin Package, Lead Flatness, Back Polishing

Description

칩 노출형 패키지 및 그 제조 방법 {chip-exposed type package and manufacturing method thereof}Chip-exposed package and manufacturing method thereof

도 1은 본 발명의 실시예에 따른 칩 노출형 패키지의 단면도이다.1 is a cross-sectional view of a chip exposed package according to an embodiment of the present invention.

도 2a 내지 도 7은 본 발명의 실시예에 따른 칩 노출형 패키지의 제조 방법을 보여주는 도면으로서,2A through 7 are views illustrating a method of manufacturing a chip exposed package according to an embodiment of the present invention.

도 2a와 도 2b는 리드 프레임의 제조 단계를 나타내는 사시도이고,2A and 2B are perspective views illustrating a manufacturing step of the lead frame;

도 3은 칩 접착 단계 및 와이어 본딩 단계를 나타내는 사시도이고,3 is a perspective view showing a chip bonding step and a wire bonding step,

도 4는 몰딩 단계 및 후면 연마 단계를 나타내는 개략도이고,4 is a schematic diagram showing a molding step and a back polishing step,

도 5는 후면 연마된 패키지를 나타내는 단면도이고,5 is a cross-sectional view showing a back polished package,

도 6은 외부 리드 가공 단계를 나타내는 단면도이며,6 is a cross-sectional view showing an external lead machining step;

도 7은 패키지 실장 단계를 나타내는 단면도이다.7 is a sectional view showing a package mounting step.

<도면에 사용된 참조 부호의 설명><Description of Reference Symbols Used in Drawings>

10: 칩 노출형 패키지 11: 리드 프레임 원판10: chip exposed package 11: lead frame disc

12: 리드 프레임 13: 칩 접착 영역12: lead frame 13: chip bonding area

14: 리드 14a: 내부 리드14: Lead 14a: Internal Lead

14b: 외부 리드 15: 접착제14b: external lead 15: adhesive

16: 집적회로 칩 16a: 입출력 패드 16: integrated circuit chip 16a: input / output pad                 

17: 본딩 와이어 18: 수지 몸체17: bonding wire 18: resin body

19: 후면 연마면 20: 배선 기판19: back surface polished 20: wiring board

21: 연마 장치21: polishing apparatus

본 발명은 반도체 패키지 기술에 관한 것으로서, 보다 구체적으로는 칩 뒷면을 패키지 외부로 노출시킨 칩 노출형 패키지 및 그 제조 방법에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to semiconductor package technology, and more particularly, to a chip exposed package and a method of manufacturing the same, wherein the chip backside is exposed to the outside of the package.

반도체 집적회로 칩을 실제로 전자제품에 사용하기 위해서는 패키지 조립(package assembly)이 선행되어야 한다. 패키지는 집적회로 칩을 물리적으로 지지하고 외부 환경으로부터 보호할 뿐만 아니라 집적회로 칩에 전기적인 접속 경로를 제공하기 위한 것이다. 오늘날의 패키지 기술은 반도체 제품의 가격, 성능, 신뢰성 등을 좌우할 만큼 그 중요성이 매우 커지고 있다.In order to actually use a semiconductor integrated circuit chip in an electronic product, a package assembly must be preceded. The package not only physically supports and protects the integrated circuit chip from the external environment but also provides an electrical connection path for the integrated circuit chip. Today's packaging technologies are becoming increasingly important to determine the price, performance and reliability of semiconductor products.

따라서, 패키지 제조 과정에서는 여러 가지 측면들이 고려되어야 하며, 열 방출 특성은 그 중의 하나이다. 특히, 집적도와 용량이 커지고 동작 속도가 빨라지며 전력 소모가 많고 기능이 다양해질수록, 패키지의 열 방출 특성은 더욱더 그 중요성이 커지고 있다.Therefore, several aspects must be considered in the package manufacturing process, and heat dissipation is one of them. In particular, as the density, capacity, speed of operation, power consumption, and functions vary, the heat dissipation characteristic of the package becomes more and more important.

또한, 전자제품의 소형화, 박형화 추세에 따라 패키지의 두께도 고려 대상 중의 하나이다. 그러나, 박형 패키지를 구현하기 위하여 얇은 웨이퍼를 사용할 경우에는 물리적 충격에 매우 취약한 웨이퍼를 취급하기 위하여 별도의 설비 및 공정 을 필요로 한다.In addition, according to the trend of miniaturization and thinning of electronic products, the thickness of the package is also one of consideration. However, using thin wafers to implement thin packages requires extra equipment and processes to handle wafers that are very vulnerable to physical impact.

또한, 입출력 핀 수의 증가에 따른 미세 피치(fine pitch) 제품의 경우에는 내부 리드의 평탄성(planarity) 유지에 어려움이 따른다.In addition, in the case of fine pitch products due to the increase in the number of input and output pins, it is difficult to maintain the planarity of the internal leads.

따라서, 본 발명의 목적은 열 방출을 효과적으로 수행하고 박형 패키지의 구현이 용이하면서 내부 리드의 평탄성을 유지할 수 있는 칩 노출형 패키지와 그 제조 방법을 제공하기 위한 것이다.Accordingly, an object of the present invention is to provide a chip-exposed package and a method of manufacturing the same, which can effectively perform heat dissipation, can easily implement a thin package, and maintain the flatness of an internal lead.

이러한 목적을 달성하기 위하여, 본 발명에 따른 칩 노출형 패키지는, 제1 면과 그에 반대되는 제2 면을 가지는 수지 몸체와; 입출력 패드가 형성된 제1 면과 그에 반대되는 제2 면을 가지며 상기 수지 몸체 안에 밀봉되고 상기 제2 면이 상기 수지 몸체의 제2 면으로 노출되는 집적회로 칩과; 제1 면과 그에 반대되는 제2 면을 가지며 상기 수지 몸체 안에 밀봉되고 상기 제2 면이 상기 수지 몸체의 제2 면으로 노출되는 내부 리드와; 상기 수지 몸체 안에 밀봉되며 상기 집적회로 칩의 입출력 패드와 상기 내부 리드의 제1 면을 전기적으로 연결하는 본딩 와이어; 및 상기 내부 리드의 제1 면으로부터 연장된 제1 면과 그에 반대되는 제2 면을 가지며 상기 내부 리드로부터 연장되어 상기 수지 몸체 밖에 노출되고 상기 제1 면 쪽으로 구부러진 외부 리드를 포함하여 구성된다.In order to achieve this object, the chip exposed package according to the present invention comprises a resin body having a first surface and a second surface opposite thereto; An integrated circuit chip having a first surface on which an input / output pad is formed and a second surface opposite thereto, which is sealed in the resin body and the second surface is exposed to the second surface of the resin body; An inner lead having a first face and a second face opposite thereto and sealed in the resin body, the second face being exposed to a second face of the resin body; A bonding wire sealed in the resin body to electrically connect the input / output pad of the integrated circuit chip and the first surface of the internal lead; And an outer lead having a first surface extending from the first surface of the inner lead and a second surface opposite thereto and extending from the inner lead to be exposed outside the resin body and bent toward the first surface.

또한, 본 발명에 따른 칩 노출형 패키지의 제조 방법은, 내부 리드와 외부 리드를 가지는 리드와 상기 리드에 비하여 상대적으로 깊게 파인 칩 접착 영역을 리드 프레임의 제1 면을 부분적으로 가공하여 형성하는 단계와; 제1 면에 형성된 입출력 패드를 가지는 집적회로 칩을 상기 리드 프레임의 칩 접착 영역에 접착하는 단계와; 본딩 와이어로 상기 집적회로 칩의 입출력 패드와 상기 리드의 내부 리드를 전기적으로 연결하는 단계와; 상기 집적회로 칩과 상기 내부 리드와 상기 본딩 와이어를 밀봉하고 상기 외부 리드를 노출시키도록 상기 리드 프레임의 제1 면을 몰딩하여 수지 몸체를 형성하는 단계와; 상기 집적회로 칩의 제1 면에 반대되는 제2 면이 노출되도록 상기 리드 프레임의 제1 면에 반대되는 제2 면을 연마하는 단계; 및 상기 리드 프레임의 제1 면 쪽으로 상기 외부 리드를 구부리는 단계를 포함하여 구성된다.In addition, the method of manufacturing a chip-exposed package according to the present invention, the step of forming the lead having an inner lead and an outer lead and a chip bonding region which is relatively deeper than the lead is formed by partially processing the first surface of the lead frame Wow; Bonding an integrated circuit chip having an input / output pad formed on a first surface to a chip bonding region of the lead frame; Electrically connecting an input / output pad of the integrated circuit chip and an internal lead of the lead with a bonding wire; Molding a first surface of the lead frame to seal the integrated circuit chip, the inner lead and the bonding wire and to expose the outer lead to form a resin body; Polishing a second side opposite to the first side of the lead frame such that a second side opposite to the first side of the integrated circuit chip is exposed; And bending the outer lead toward the first surface of the lead frame.

본 발명에 따른 칩 노출형 패키지의 제조 방법에 있어서, 상기 리드 프레임의 제2 면 연마 단계는 상기 리드 프레임과 상기 집적회로 칩과 상기 수지 몸체를 부분적으로 제거하는 단계인 것이 바람직하다.In the method of manufacturing a chip exposed package according to the present invention, it is preferable that the step of polishing the second surface of the lead frame partially removes the lead frame, the integrated circuit chip, and the resin body.

이하, 첨부 도면을 참조하여 본 발명의 실시예를 보다 상세하게 설명하고자 한다.Hereinafter, with reference to the accompanying drawings will be described in detail an embodiment of the present invention.

실시예를 설명함에 있어서 본 발명이 속하는 기술 분야에 익히 알려져 있고 본 발명과 직접적으로 관련이 없는 기술 내용에 대해서는 설명을 생략한다. 이는 불필요한 설명을 생략함으로써 본 발명의 요지를 흐리지 않고 보다 명확히 전달하기 위함이다.In describing the embodiments, descriptions of technical contents which are well known in the technical field to which the present invention belongs and are not directly related to the present invention will be omitted. This is to more clearly communicate without obscure the subject matter of the present invention by omitting unnecessary description.

마찬가지의 이유로 첨부 도면에 있어서 일부 구성요소는 과장되거나 생략되거나 또는 개략적으로 도시되었으며, 각 구성요소의 크기는 실제 크기를 전적으로 반영하는 것이 아니다. 각 도면에서 동일한 또는 대응하는 구성요소에는 동일한 참조 번호를 부여하였다.For the same reason, some components in the accompanying drawings are exaggerated, omitted, or schematically illustrated, and the size of each component does not entirely reflect the actual size. The same or corresponding components in each drawing are given the same reference numerals.

실시예Example

도 1은 본 발명의 실시예에 따른 칩 노출형 패키지(10)의 단면도이다. 도 1을 참조하면, 칩 노출형 패키지(10)는 제1 면과 그에 반대되는 제2 면을 가지는 수지 몸체(18)를 포함하며, 수지 몸체(18) 안에 밀봉된 집적회로 칩(16), 내부 리드(14a), 본딩 와이어(17)를 포함한다. 수지 몸체(18)의 제1 면은 도면을 기준으로 하부면에 해당하며, 제2 면은 상부면에 해당한다.1 is a cross-sectional view of a chip exposed package 10 according to an embodiment of the present invention. Referring to FIG. 1, the chip-exposed package 10 includes a resin body 18 having a first side and a second side opposite thereto, the integrated circuit chip 16 sealed in the resin body 18, An inner lead 14a and a bonding wire 17 are included. The first surface of the resin body 18 corresponds to the lower surface with reference to the drawings, and the second surface corresponds to the upper surface.

집적회로 칩(16, IC chip)은 제1 면과 그에 반대되는 제2 면을 가지며, 제1 면에 형성된 입출력 패드(16a, I/O pad)를 포함한다. 집적회로 칩(16)의 제1 면은 칩 앞면(즉, 활성면)에, 제2 면은 칩 뒷면에 해당한다. 입출력 패드(16a)가 형성된 집적회로 칩(16)의 제1 면은 수지 몸체(18) 안에 밀봉되고, 집적회로 칩(16)의 제2 면은 수지 몸체(18)의 제2 면 쪽으로 노출된다. 이와 같이 집적회로 칩(16)이 수지 몸체(18)의 외부로 노출되기 때문에, 칩 동작시 발생하는 열이 쉽게 대기 중으로 방출될 수 있다.The integrated circuit chip 16 has an first surface and a second surface opposite thereto, and includes an input / output pad 16a (I / O pad) formed on the first surface. The first side of the integrated circuit chip 16 corresponds to the front side of the chip (ie, the active side) and the second side corresponds to the back side of the chip. The first surface of the integrated circuit chip 16 on which the input / output pad 16a is formed is sealed in the resin body 18, and the second surface of the integrated circuit chip 16 is exposed toward the second surface of the resin body 18. . In this way, since the integrated circuit chip 16 is exposed to the outside of the resin body 18, heat generated during the chip operation can be easily released into the atmosphere.

내부 리드(14a)는 외부 리드(14b)와 일체로 형성되어 리드(14, lead)를 구성한다. 내부 리드(14a)는 수지 몸체(18) 안에 밀봉되고, 외부 리드(14b)는 수지 몸체(18) 밖에 노출된다. 리드(14) 역시 도면을 기준으로 아래쪽 방향의 제1 면과 위쪽 방향의 제2 면을 가진다. 내부 리드(14a)의 제2 면은 수지 몸체(18)의 제2 면 쪽으로 노출된다. 따라서, 내부 리드(14a)의 제2 면과 집적회로 칩(16)의 제2 면은 모두 수지 몸체(18)의 제2 면으로 노출되어 동일 면을 이룬다.The inner lead 14a is formed integrally with the outer lead 14b to constitute the lead 14. The inner lead 14a is sealed in the resin body 18, and the outer lead 14b is exposed outside the resin body 18. The lid 14 also has a first face in the downward direction and a second face in the upward direction with reference to the drawings. The second face of the inner lid 14a is exposed toward the second face of the resin body 18. Therefore, both the second surface of the inner lead 14a and the second surface of the integrated circuit chip 16 are exposed to the second surface of the resin body 18 to form the same surface.

본딩 와이어(17, bonding wire)는 집적회로 칩(16)의 입출력 패드(16a)와 내부 리드(14a)의 제1 면을 전기적으로 연결한다. 외부 리드(14b)는 제1 면 쪽으로 구부러지며 외부 리드(14b)의 끝부분은 수지 몸체(18)의 제1 면보다 더 아래쪽에 위치한다. 따라서, 외부 리드(14b)를 통하여 패키지(10)가 배선 기판(20)에 실장된다.A bonding wire 17 electrically connects the input / output pad 16a of the integrated circuit chip 16 and the first surface of the internal lead 14a. The outer lead 14b is bent toward the first face and the end of the outer lead 14b is located further below the first face of the resin body 18. Therefore, the package 10 is mounted on the wiring board 20 through the external lead 14b.

이러한 구조의 칩 노출형 패키지(10)는 다음과 같은 방법으로 제조할 수 있다. 도 2 내지 도 7은 본 발명의 실시예에 따른 칩 노출형 패키지(10)의 제조 방법을 보여주는 도면이다. 이하, 도 2 내지 도 7을 참조하여 패키지 제조 방법을 설명한다. 제조 방법에 대한 이하의 설명으로부터 패키지의 구조 또한 보다 명확해질 것이다.The chip exposed package 10 having such a structure can be manufactured by the following method. 2 to 7 illustrate a method of manufacturing the chip exposed package 10 according to the embodiment of the present invention. Hereinafter, a package manufacturing method will be described with reference to FIGS. 2 to 7. The structure of the package will also be clearer from the following description of the manufacturing method.

도 2a와 도 2b는 리드 프레임(12, lead frame)의 제조 단계를 나타내는 사시도이다. 도 2a에 도시된 바와 같이, 리드 프레임 원판(11)은 편평한 제1 면(11a)과 그에 반대되는 편평한 제2 면(11b)을 가진다. 리드 프레임 원판(11)은 구리 또는 철 합금 소재로 이루어지며 일반적으로 사용되는 리드 프레임 원판보다 좀 더 두꺼운 것을 사용할 수 있다.2A and 2B are perspective views showing the manufacturing steps of the lead frame 12. As shown in FIG. 2A, the lead frame disc 11 has a flat first face 11a and a flat second face 11b opposite it. The lead frame disc 11 is made of copper or iron alloy material and may be thicker than the lead frame disc generally used.

도 2b에 도시된 바와 같이, 리드 프레임(12)은 리드 프레임 원판(11)의 제1 면(11a)을 부분적으로 가공하여 제조되며, 칩 접착 영역(13)과 리드(14)가 형성된다. 이 때, 금형 펀치를 이용한 기계적인 방법 또는 식각 공정을 이용한 화학적인 방법을 사용할 수 있다. 칩 접착 영역(13)은 집적회로 칩이 접착될 구역으로 리드 (14)에 비하여 상대적으로 깊게 파이도록 형성된다. 리드(14)는 칩 접착 영역(13) 주위에 열을 지어 다수개가 형성되며, 각각의 리드(14)는 칩 접착 영역(13) 쪽에 인접한 내부 리드(14a)와 반대쪽 부분인 외부 리드(14b)로 이루어진다.As shown in FIG. 2B, the lead frame 12 is manufactured by partially processing the first surface 11a of the lead frame disc 11, and the chip bonding region 13 and the lead 14 are formed. In this case, a mechanical method using a mold punch or a chemical method using an etching process may be used. The chip bonding region 13 is formed to be dug relatively deep compared to the lid 14 to the region where the integrated circuit chip is to be bonded. A plurality of leads 14 are formed in a row around the chip bonding region 13, and each lead 14 is an outer lead 14b opposite to the inner lead 14a adjacent to the chip bonding region 13. Is made of.

이와 같은 방식으로 리드 프레임(12)을 제조하면, 이웃하는 리드(14)들끼리 제1 면(11a) 쪽에서만 분리되고 제2 면(11b) 쪽에서는 분리되지 않으므로, 리드(14)들이 개별적으로 완전히 분리되지 않은 상태이다. 따라서, 이후의 패키지 제조 공정에서 리드(14)의 평탄성을 유지할 수 있고, 리드 변이(lead shift)와 같은 또 다른 문제점도 방지할 수 있다.When the lead frame 12 is manufactured in this manner, the leads 14 are separated separately from neighboring leads 14 only on the first side 11a side and not on the second side 11b side. It is not completely separated. Therefore, the flatness of the lid 14 can be maintained in a subsequent package manufacturing process, and other problems such as lead shift can be prevented.

리드 프레임(12)을 제조하고 나면, 이어서 칩 접착 공정과 와이어 본딩 공정을 연이어 진행한다. 도 3은 칩 접착 단계 및 와이어 본딩 단계를 나타내는 사시도이다.After the lead frame 12 is manufactured, the chip bonding step and the wire bonding step are subsequently performed. 3 is a perspective view illustrating a chip bonding step and a wire bonding step.

도 3에 도시된 바와 같이, 리드 프레임(12)의 칩 접착 영역(13)에 집적회로 칩(16)을 접착한다. 집적회로 칩(16)은 제1 면에 형성된 입출력 패드(16a)를 포함하고 있다. 집적회로 칩(16)의 접착 공정은 은-에폭시(Ag-epoxy)와 같은 공지의 접착제(15)를 사용할 수 있다. 이어서, 본딩 와이어(17)로 집적회로 칩(16)의 입출력 패드(16a)와 리드(14)의 내부 리드(14a)를 전기적으로 연결한다.As shown in FIG. 3, the integrated circuit chip 16 is adhered to the chip bonding region 13 of the lead frame 12. The integrated circuit chip 16 includes an input / output pad 16a formed on the first surface. The bonding process of the integrated circuit chip 16 may use a known adhesive 15, such as silver-epoxy. Subsequently, the bonding wire 17 electrically connects the input / output pad 16a of the integrated circuit chip 16 and the internal lead 14a of the lead 14.

칩 접착과 와이어 본딩이 완료되면, 몰딩 공정과 후면 연마 공정을 연이어 진행한다. 도 4는 몰딩 단계 및 후면 연마 단계를 나타내는 개략도이다.When chip bonding and wire bonding are completed, the molding process and the back polishing process are successively performed. 4 is a schematic diagram showing a molding step and a backside polishing step.

도 4를 참조하면, 몰딩 단계는 리드 프레임(12)의 제1 면(11a)에 수지 몸체(18)를 형성하는 단계이다. 이 때, 트랜스퍼 몰딩(transfer molding)과 같은 공지 의 방법을 사용할 수 있으며, 이를 위하여 리드 프레임 제조 단계에서 이웃하는 리드(14) 사이에 댐 바(dam bar)를 더 형성할 수 있다. 수지 몸체(18)는 집적회로 칩(16)과 내부 리드(14a)와 본딩 와이어(17)를 밀봉하는 반면, 외부 리드(14b)를 밖으로 노출시킨다.Referring to FIG. 4, the molding step is to form the resin body 18 on the first surface 11a of the lead frame 12. In this case, a known method such as transfer molding may be used, and for this purpose, a dam bar may be further formed between neighboring leads 14 in the lead frame manufacturing step. The resin body 18 seals the integrated circuit chip 16, the inner lead 14a and the bonding wire 17, while exposing the outer lead 14b outward.

이어서, 리드 프레임(12)의 제2 면(11b) 쪽으로부터 소정의 후면 연마면(19)까지 후면 연마(back lapping) 공정을 진행한다. 후면 연마 공정은 집적회로 칩(16)의 제1 면에 반대되는 제2 면을 외부로 노출시키고 패키지의 두께를 줄이기 위한 것이다. 즉, 후면 연마면(19)이 패키지의 두께를 결정하게 된다.Subsequently, a back lapping process is performed from the second surface 11b side of the lead frame 12 to the predetermined rear surface polishing surface 19. The backside polishing process is to expose the second side opposite to the first side of the integrated circuit chip 16 to the outside and reduce the thickness of the package. That is, the back polishing surface 19 determines the thickness of the package.

후면 연마 공정은 공지의 연마 장치(21)를 사용하여 시행할 수 있으며 후면 연마면(19)에 도달할 때까지 리드 프레임(12)의 제2 면(11b)을 연마한다. 이 때, 리드 프레임(12)과 함께 접착제(15) 전부와 집적회로 칩(16)의 일부와 수지 몸체(18)의 일부도 제거하여 패키지의 두께를 줄이는 것이 바람직하다. 도 5는 후면 연마된 상태의 패키지(10) 단면을 나타내고 있다.The backside polishing process can be carried out using a known polishing apparatus 21 and polishes the second face 11b of the lead frame 12 until it reaches the backside polishing surface 19. At this time, it is desirable to reduce the thickness of the package by removing all of the adhesive 15, a part of the integrated circuit chip 16, and a part of the resin body 18 together with the lead frame 12. Fig. 5 shows a cross section of the package 10 in the back ground state.

일반적으로 후면 연마 공정은 웨이퍼를 개별 칩으로 분리하기 전에 웨이퍼 두께, 즉 칩 두께를 줄이기 위하여 시행하고 있다. 예컨대, 웨이퍼의 두께는 대략 700~800㎛이며, 후면 연마 공정에 의하여 웨이퍼 두께는 약 80~450㎛로 감소한다. 이와 같이 두께가 매우 얇은 웨이퍼 또는 칩은 제조 공정 도중에 외부의 사소한 물리적 충격에도 쉽게 파손될 수 있다. 그러나, 본 발명은 몰딩 공정까지 완료한 후에 후면 연마 공정을 시행하기 때문에, 박형 패키지를 구현함에도 불구하고 종래와 같은 웨이퍼 또는 칩의 파손 위험성을 획기적으로 줄일 수 있다. 또한, 얇은 웨이 퍼를 취급하기 위한 별도의 설비와 공정을 필요로 하지도 않는다.In general, backside polishing is performed to reduce the wafer thickness, that is, the chip thickness, before the wafer is separated into individual chips. For example, the thickness of the wafer is approximately 700-800 µm, and the wafer thickness is reduced to approximately 80-450 µm by the backside polishing process. Such very thin wafers or chips can easily be broken by external minor physical impacts during the manufacturing process. However, since the present invention performs the back polishing process after completing the molding process, the risk of breakage of the wafer or chip as in the prior art can be significantly reduced despite the implementation of the thin package. It also does not require separate equipment and processes for handling thin wafers.

후면 연마 공정은 주로 기계적인 연마 방식을 사용하며, 경우에 따라 화학적인 연마 방식을 혼용할 수 있다. 기계적인 연마 방식에 사용되는 후면 연마 장치(21)는 소정의 표면 거칠기를 가지며, 연마 대상물과 접촉하면서 회전에 의한 기계적 마찰력에 의하여 연마 대상물을 제거한다. 화학적 연마 방식을 혼용할 경우에는 소정의 화학액이 포함된 슬러리(slurry)를 사용한다.The back polishing process mainly uses a mechanical polishing method, and in some cases, a chemical polishing method may be used. The back polishing apparatus 21 used in the mechanical polishing method has a predetermined surface roughness, and removes the polishing object by mechanical frictional force by rotation while contacting the polishing object. When using a chemical polishing method, a slurry containing a predetermined chemical liquid is used.

후면 연마를 마친 후에는 외부 리드(14b)를 소정의 형상으로 구부리는 외부 리드 가공 단계가 이어진다. 도 6은 외부 리드 가공 단계를 나타내는 단면도이다.After finishing back surface polishing, the external lead processing step of bending the external lead 14b to a predetermined shape is continued. 6 is a cross-sectional view showing an external lead machining step.

도 6에 도시된 바와 같이, 리드 프레임의 제1 면(11b) 쪽으로 외부 리드(14b)를 구부려 소위 걸-윙(gull-wing) 형태의 외부 리드(14b)를 형성한다. 이 때, 외부 리드(14b)의 끝부분은 수지 몸체(18)의 상부면보다 더 위쪽에 위치한다. 리드 프레임이 전술한 댐 바를 포함하는 경우, 댐 바를 제거하는 공정도 이 단계에 속한다.As shown in FIG. 6, the outer lead 14b is bent toward the first surface 11b of the lead frame to form an outer lead 14b in the form of a so-called gull-wing. At this time, the end portion of the outer lead 14b is located above the upper surface of the resin body 18. If the lead frame includes the aforementioned dam bars, the process of removing the dam bars also belongs to this step.

이상 설명한 방법에 따라 본 발명의 칩 노출형 패키지(10)의 제조 공정을 완료한다. 그리고 나서, 도 7에 도시된 바와 같이, 패키지(10)를 뒤집은 형태에서 외부 리드(14b)를 통하여 패키지(10)를 소정의 배선 기판(20)에 실장한다. 따라서, 집적회로 칩(16)의 노출면은 배선 기판(20)의 반대쪽을 향하게 되어, 칩 동작시 발생하는 열이 직접 대기 중으로 방출된다.According to the method described above, the manufacturing process of the chip exposed package 10 of the present invention is completed. Then, as shown in FIG. 7, the package 10 is mounted on the predetermined wiring board 20 through the external lead 14b in the form of inverting the package 10. Accordingly, the exposed surface of the integrated circuit chip 16 faces the opposite side of the wiring board 20 so that heat generated during chip operation is directly discharged into the atmosphere.

이상 설명한 바와 같이, 본 발명에 의한 칩 노출형 패키지는 집적회로 칩의 뒷면이 수지 몸체의 외부로 노출되기 때문에, 집적회로 칩으로부터 발생하는 열을 보다 효과적으로 방출시킬 수 있다.As described above, in the chip exposed package according to the present invention, since the back surface of the integrated circuit chip is exposed to the outside of the resin body, heat generated from the integrated circuit chip can be released more effectively.

또한, 본 발명에 따른 칩 노출형 패키지 제조 방법은 개별적으로 완전히 분리되지 않은 리드 프레임을 사용하여 공정을 진행하기 때문에, 리드의 평탄성을 유지할 수 있고 리드 변이를 방지할 수 있다.In addition, the chip-exposed package manufacturing method according to the present invention is to proceed the process using a lead frame that is not completely separated individually, it is possible to maintain the flatness of the lead and to prevent the lead transition.

또한, 본 발명에 따른 칩 노출형 패키지 제조 방법은 몰딩 공정을 완료한 후에 후면 연마 공정을 시행하기 때문에, 박형 패키지를 용이하게 구현할 수 있으면서 웨이퍼 또는 칩의 파손 위험성을 대폭 줄일 수 있다. 아울러, 얇은 웨이퍼를 사용할 필요가 없으므로 그와 관련된 설비와 공정도 불필요해진다.In addition, since the chip exposure type package manufacturing method according to the present invention performs a back polishing process after the molding process is completed, a thin package can be easily implemented and the risk of damage to a wafer or a chip can be greatly reduced. In addition, there is no need to use thin wafers, and the associated equipment and processes are also unnecessary.

본 명세서와 도면에는 본 발명의 바람직한 실시예에 대하여 개시하였으며, 비록 특정 용어들이 사용되었으나, 이는 단지 본 발명의 기술 내용을 쉽게 설명하고 발명의 이해를 돕기 위한 일반적인 의미에서 사용된 것이지, 본 발명의 범위를 한정하고자 하는 것은 아니다. 여기에 개시된 실시예 외에도 본 발명의 기술적 사상에 바탕을 둔 다른 변형예들이 실시 가능하다는 것은 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에게 자명한 것이다.In the present specification and drawings, preferred embodiments of the present invention have been disclosed, and although specific terms have been used, these are merely used in a general sense to easily explain the technical contents of the present invention and to help the understanding of the present invention. It is not intended to limit the scope. It will be apparent to those skilled in the art that other modifications based on the technical idea of the present invention can be carried out in addition to the embodiments disclosed herein.

Claims (3)

제1 면과 그에 반대되는 제2 면을 가지는 수지 몸체와;A resin body having a first face and a second face opposite thereto; 입출력 패드가 형성된 제1 면과 그에 반대되는 제2 면을 가지며 상기 수지 몸체 안에 밀봉되고 상기 제2 면이 상기 수지 몸체의 제2 면으로 노출되는 집적회로 칩과;An integrated circuit chip having a first surface on which an input / output pad is formed and a second surface opposite thereto, which is sealed in the resin body and the second surface is exposed to the second surface of the resin body; 제1 면과 그에 반대되는 제2 면을 가지며 상기 수지 몸체 안에 밀봉되고 상기 제2 면이 상기 수지 몸체의 제2 면으로 노출되는 내부 리드와;An inner lead having a first face and a second face opposite thereto and sealed in the resin body, the second face being exposed to a second face of the resin body; 상기 수지 몸체 안에 밀봉되며 상기 집적회로 칩의 입출력 패드와 상기 내부 리드의 제1 면을 전기적으로 연결하는 본딩 와이어; 및A bonding wire sealed in the resin body to electrically connect the input / output pad of the integrated circuit chip and the first surface of the internal lead; And 상기 내부 리드의 제1 면으로부터 연장된 제1 면과 그에 반대되는 제2 면을 가지며 상기 내부 리드로부터 연장되어 상기 수지 몸체 밖에 노출되고 상기 제1 면 쪽으로 구부러진 외부 리드를 포함하는 칩 노출형 패키지.And a first surface extending from the first surface of the inner lead and a second surface opposite thereto, the outer lead extending from the inner lead to be exposed outside the resin body and bent toward the first surface. 내부 리드와 외부 리드를 가지는 리드와 상기 리드에 비하여 상대적으로 깊게 파인 칩 접착 영역을 리드 프레임의 제1 면을 부분적으로 가공하여 형성하는 단계와;Forming a lead bonding region having an inner lead and an outer lead and a chip bonding region which is relatively deeper than the lead by partially processing the first surface of the lead frame; 제1 면에 형성된 입출력 패드를 가지는 집적회로 칩을 상기 리드 프레임의 칩 접착 영역에 접착하는 단계와;Bonding an integrated circuit chip having an input / output pad formed on a first surface to a chip bonding region of the lead frame; 본딩 와이어로 상기 집적회로 칩의 입출력 패드와 상기 리드의 내부 리드를 전기적으로 연결하는 단계와;Electrically connecting an input / output pad of the integrated circuit chip and an internal lead of the lead with a bonding wire; 상기 집적회로 칩과 상기 내부 리드와 상기 본딩 와이어를 밀봉하고 상기 외부 리드를 노출시키도록 상기 리드 프레임의 제1 면을 몰딩하여 수지 몸체를 형성하는 단계와;Molding a first surface of the lead frame to seal the integrated circuit chip, the inner lead and the bonding wire and to expose the outer lead to form a resin body; 상기 집적회로 칩의 제1 면에 반대되는 제2 면이 노출되도록 상기 리드 프레임의 제1 면에 반대되는 제2 면을 연마하는 단계; 및Polishing a second side opposite to the first side of the lead frame such that a second side opposite to the first side of the integrated circuit chip is exposed; And 상기 리드 프레임의 제1 면 쪽으로 상기 외부 리드를 구부리는 단계를 포함하는 칩 노출형 패키지의 제조 방법.Bending the outer lead towards the first side of the lead frame. 제2 항에 있어서, 상기 리드 프레임의 제2 면 연마 단계는 상기 리드 프레임과 상기 집적회로 칩과 상기 수지 몸체를 부분적으로 제거하는 단계임을 특징으로 하는 칩 노출형 패키지의 제조 방법.The method of claim 2, wherein the polishing of the second surface of the lead frame comprises partially removing the lead frame, the integrated circuit chip, and the resin body.
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