KR20060016656A - Clock pulse controlling device - Google Patents

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Abstract

본 발명은 클럭 펄스 제어 장치에 관한 것으로써, 특히, 저속 테스트 장비에서 내부 클럭의 펄스폭을 제어하여 고속 동작 마진을 테스트할 수 있도록 하는 기술을 개시한다. 이를 위해, 본 발명은 펄스폭 제어부의 동작에 따라 노말 동작 모드시 일정 펄스폭을 갖는 펄스를 발생하고 테스트 모드시 일정 펄스폭보다 더 작은 펄스폭을 갖는 펄스를 발생하며, 외부클럭과 펄스폭 제어부에서 생성된 지연클럭에 따라 내부 클럭을 발생함으로써 저속 테스트 장비에서 고속 동작의 마진을 테스트 할 수 있도록 한다. BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a clock pulse control apparatus, and more particularly, to disclose a technique for testing a high speed operation margin by controlling a pulse width of an internal clock in a low speed test equipment. To this end, the present invention generates a pulse having a predetermined pulse width in the normal operation mode in accordance with the operation of the pulse width control unit, and generates a pulse having a pulse width smaller than the predetermined pulse width in the test mode, the external clock and the pulse width control unit The internal clock is generated according to the delay clock generated by the controller so that the low speed test equipment can test the margin of high speed operation.

Description

클럭 펄스 제어 장치{Clock pulse controlling device}Clock pulse controlling device

도 1은 종래의 클럭 펄스 제어 장치에 관한 회로도. 1 is a circuit diagram of a conventional clock pulse control apparatus.

도 2는 본 발명에 따른 클럭 펄스 제어 장치에 관한 회로도. 2 is a circuit diagram of a clock pulse control apparatus according to the present invention.

도 3은 본 발명의 동작 타이밍도. 3 is an operation timing diagram of the present invention.

본 발명은 클럭 펄스 제어 장치에 관한 것으로써, 특히, 저속 테스트 장비에서 내부 클럭의 펄스폭을 제어하여 고속 동작 마진을 테스트할 수 있도록 하는 기술이다. BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a clock pulse control apparatus, and in particular, a technique for testing a high speed operation margin by controlling a pulse width of an internal clock in a low speed test equipment.

도 1은 종래의 클럭 펄스 제어 장치에 관한 회로도이다. 1 is a circuit diagram of a conventional clock pulse control apparatus.

종래의 클럭 펄스 제어 장치는 펄스폭 제어부(10), 펄스 발생부(20) 및 내부 클럭 발생기(30)를 구비한다. The conventional clock pulse control apparatus includes a pulse width control unit 10, a pulse generator 20, and an internal clock generator 30.

여기서, 펄스폭 제어부(10)는 낸드게이트 ND1, 지연부(11,12), 인버터 IV1 및 노아게이트 NOR1을 구비한다. Here, the pulse width control unit 10 includes a NAND gate ND1, delay units 11 and 12, an inverter IV1, and a noar gate NOR1.

지연부(11)는 입력클럭 ICLKb을 일정시간 지연하여 노드 N2에 출력한다. 낸드게이트 ND1는 입력클럭 ICLKb과 하이 레벨을 갖는 입력신호 IN를 낸드연산한다. 지연부(12)는 낸드게이트 ND1의 출력을 일정시간 지연한다. 인버터 IV1는 지연부(12)의 출력을 반전하여 노드 N3에 출력한다. 노아게이트 NOR1는 입력클럭 ICLKb, 지연부(11)의 출력 및 인버터 IV1의 출력을 노아연산한다. The delay unit 11 delays the input clock ICLKb for a predetermined time and outputs it to the node N2. The NAND gate ND1 performs a NAND operation on the input clock ICLKb and the input signal IN having a high level. The delay unit 12 delays the output of the NAND gate ND1 for a predetermined time. The inverter IV1 inverts the output of the delay unit 12 and outputs it to the node N3. The NOA gate NOR1 performs a NO operation on the input clock ICLKb, the output of the delay unit 11, and the output of the inverter IV1.

그리고, 펄스 발생부(20)는 지연부(21)와 낸드게이트 ND2를 구비한다. 여기서, 지연부(21)는 노아게이트 NOR1의 출력을 일정시간 지연하여 낸드게이트 ND2에 출력한다. 낸드게이트 ND2는 노아게이트 NOR1의 출력과 지연부(21)의 출력을 낸드연산하여 지연클럭 ICLKD를 발생한다. The pulse generator 20 includes a delay unit 21 and a NAND gate ND2. Here, the delay unit 21 delays the output of the NOR gate NOR1 for a predetermined time and outputs it to the NAND gate ND2. The NAND gate ND2 performs a NAND operation on the output of the NOR gate NOR1 and the output of the delay unit 21 to generate a delay clock ICLKD.

또한, 내부 클럭 발생기(30)는 외부 클럭 ECLK와 펄스 발생부(20)로부터 인가되는 지연클럭 ICLKD에 따라 내부 클럭 INT_CLK를 발생한다. 그리고, 내부 클럭 발생기(30)는 입력클럭 ICLKb을 발생하여 펄스폭 제어부(10)의 입력으로 피드백시킨다. In addition, the internal clock generator 30 generates the internal clock INT_CLK according to the external clock ECLK and the delay clock ICLKD applied from the pulse generator 20. The internal clock generator 30 generates an input clock ICLKb and feeds it back to the input of the pulse width controller 10.

이러한 구성을 갖는 종래의 클럭 펄스 제어 장치는 단순히 저속 테스트 장치에 사용되어 지연부(11,12,21)의 지연시간에 의해 내부의 클럭 펄스폭을 제어하게 된다. 그런데, 이러한 종래의 클럭 펄스 제어 장치가 고속 동작에 사용될 경우 내부 클럭의 펄스폭이 좁아지게 되어 동작 마진이 감소하게 된다. The conventional clock pulse control device having such a configuration is simply used in the low speed test device to control the internal clock pulse width by the delay time of the delay units 11, 12, 21. However, when the conventional clock pulse control apparatus is used for high speed operation, the pulse width of the internal clock is narrowed, thereby reducing the operating margin.

즉, 종래의 클럭 펄스 제어 장치는 펄스폭 제어부(10)의 지연부(11,12)에 의해 지연 시간이 동일하게 고정되어 있기 때문에 고속 동작 모드에서 PVT(Process,Voltage,Temperature)의 변화에 따른 펄스폭의 변화를 테스트할 수 없게 되는 문제점이 있다. That is, in the conventional clock pulse control apparatus, the delay time is fixed by the delay units 11 and 12 of the pulse width control unit 10, and according to the change of PVT (Process, Voltage, Temperature) in the high speed operation mode. There is a problem that the change in pulse width cannot be tested.

본 발명은 상기와 같은 문제점을 해결하기 위하여 창출된 것으로, 특히, 저속 테스트 장비에서 지연시간의 선택적인 제어에 따라 내부 클럭의 펄스폭을 임의로 조정하여 고속 동작의 마진을 테스트할 수 있도록 하는데 그 목적이 있다.  SUMMARY OF THE INVENTION The present invention was created to solve the above problems, and in particular, it is possible to test the margin of high-speed operation by arbitrarily adjusting the pulse width of the internal clock according to the selective control of the delay time in the low-speed test equipment. There is this.

상기한 목적을 달성하기 위한 본 발명의 클럭 펄스 제어 장치는, 노말 동작 모드시 일정 펄스폭을 갖고 테스트 모드시 일정 펄스폭보다 작은 펄스폭을 갖는 제 1신호를 발생하는 펄스폭 제어부; 제 1신호를 일정 시간 지연하여 지연클럭을 발생하는 펄스 발생부; 및 펄스 발생부로부터 인가되는 지연클럭과 외부로부터 인가되는 외부 클럭에 따라 내부 클럭을 발생하는 내부 클럭 발생기를 구비함을 특징으로 한다. Clock pulse control apparatus of the present invention for achieving the above object, the pulse width control unit for generating a first signal having a constant pulse width in the normal operation mode and a pulse width smaller than the constant pulse width in the test mode; A pulse generator for generating a delay clock by delaying the first signal for a predetermined time; And an internal clock generator for generating an internal clock according to a delay clock applied from a pulse generator and an external clock applied from the outside.

이하, 첨부한 도면을 참조하여 본 발명의 실시예에 대해 상세히 설명하고자 한다.Hereinafter, with reference to the accompanying drawings will be described in detail an embodiment of the present invention.

도 2는 본 발명의 클럭 펄스 제어 장치에 관한 회로도이다. 2 is a circuit diagram of a clock pulse control apparatus of the present invention.

본 발명은 펄스폭 제어부(100), 펄스 발생부(200) 및 내부 클럭 발생기(300)를 구비한다. The present invention includes a pulse width controller 100, a pulse generator 200, and an internal clock generator 300.

여기서, 펄스폭 제어부(100)는 낸드게이트 ND3,ND4, 지연부(110~130), 인버터 IV2~IV4, 전송게이트 T1,T2 및 노아게이트 NOR2를 구비한다. Here, the pulse width controller 100 includes NAND gates ND3 and ND4, delay units 110 to 130, inverters IV2 to IV4, transfer gates T1, T2, and noah gate NOR2.

지연부(110)는 입력클럭 ICLKb을 일정시간 지연하여 노드 N5에 출력한다. 낸드게이트 ND3는 입력클럭 ICLKb과 하이 레벨을 갖는 입력신호 IN를 낸드연산한다. 지연부(120)는 낸드게이트 ND3의 출력을 일정시간 지연한다. 인버터 IV2는 지연부(120)의 출력을 반전하여 전송게이트 T1에 출력한다. The delay unit 110 delays the input clock ICLKb for a predetermined time and outputs it to the node N5. The NAND gate ND3 performs a NAND operation on the input clock ICLKb and the input signal IN having a high level. The delay unit 120 delays the output of the NAND gate ND3 for a predetermined time. Inverter IV2 inverts the output of delay unit 120 and outputs it to transfer gate T1.

그리고, 낸드게이트 ND4는 지연부(120)의 출력과 테스트 신호 TEST를 낸드연산하여 지연부(130)에 출력한다. 지연부(120)는 낸드게이트 ND4의 출력을 일정시간 지연한다. 인버터 IV3는 지연부(130)의 출력을 반전하여 전송게이트 T2에 출력한다. The NAND gate ND4 performs a NAND operation on the output of the delay unit 120 and the test signal TEST, and outputs the result to the delay unit 130. The delay unit 120 delays the output of the NAND gate ND4 for a predetermined time. The inverter IV3 inverts the output of the delay unit 130 and outputs it to the transfer gate T2.

또한, 전송게이트 T1은 테스트 신호 TEST의 상태에 따라 인버터 IV2의 출력을 선택적으로 제어한다. 전송게이트 T2는 테스트 신호 TEST의 상태에 따라 인버터 IV32의 출력을 선택적으로 제어한다. 노아게이트 NOR2는 입력클럭 ICLKb, 지연부(110)의 출력 및 노드 N6의 출력을 노아연산한다. In addition, the transfer gate T1 selectively controls the output of the inverter IV2 according to the state of the test signal TEST. The transfer gate T2 selectively controls the output of the inverter IV32 according to the state of the test signal TEST. The NOR gate NOR2 performs a NO operation on the input clock ICLKb, the output of the delay unit 110, and the output of the node N6.

그리고, 펄스 발생부(200)는 지연부(210)와 낸드게이트 ND5를 구비한다. 여기서, 지연부(210)는 노아게이트 NOR2의 출력을 일정시간 지연하여 낸드게이트 ND5에 출력한다. 낸드게이트 ND5는 노아게이트 NOR2의 출력과 지연부(210)의 출력을 낸드연산하여 지연클럭 ICLKD를 발생한다. The pulse generator 200 includes a delay unit 210 and a NAND gate ND5. Here, the delay unit 210 delays the output of the NOR gate NOR2 for a predetermined time and outputs it to the NAND gate ND5. The NAND gate ND5 NAND-operates the output of the NOR gate NOR2 and the output of the delay unit 210 to generate a delay clock ICLKD.

또한, 내부 클럭 발생기(300)는 외부 클럭 ECLK와 펄스 발생부(200)로부터 인가되는 지연클럭 ICLKD에 따라 내부 클럭 INT_CLK를 발생한다. 그리고, 내부 클럭 발생기(300)는 입력클럭 ICLKb을 발생하여 펄스폭 제어부(100)의 입력으로 피드백시킨다. In addition, the internal clock generator 300 generates the internal clock INT_CLK according to the external clock ECLK and the delay clock ICLKD applied from the pulse generator 200. The internal clock generator 300 generates an input clock ICLKb and feeds it back to the input of the pulse width controller 100.

이러한 구성을 갖는 본 발명의 동작 과정을 도 3의 타이밍도를 참조하여 설명하면 다음과 같다. An operation process of the present invention having such a configuration will be described below with reference to the timing diagram of FIG. 3.

먼저, 고속 테스트를 수행하지 않는 노말 모드에서는 테스트 신호 TEST가 로 우가 된다. 그리고, 입력클럭 ICLKb이 로우일 경우 노드 N4는 로우가 되고, 지연부(110)의 지연시간(D1) 이후에 노드 N5가 로우가 된다. First, the test signal TEST becomes low in the normal mode in which the fast test is not performed. When the input clock ICLKb is low, the node N4 becomes low, and the node N5 becomes low after the delay time D1 of the delay unit 110.

또한, 입력신호 IN가 하이일 경우 낸드게이트 ND3는 하이 신호를 출력한다. 그리고, 지연부(120)는 지연부(120)의 지연시간(D2) 동안 하이 신호를 지연하여 출력한다. 인버터 IV2는 지연부(120)의 출력을 반전하여 로우 신호를 전송게이트 T1에 출력한다. In addition, when the input signal IN is high, the NAND gate ND3 outputs a high signal. The delay unit 120 delays and outputs a high signal during the delay time D2 of the delay unit 120. Inverter IV2 inverts the output of delay unit 120 and outputs a low signal to transfer gate T1.

이때, 테스트 신호 TEST가 로우일 경우 낸드게이트 ND4는 하이 신호를 출력한다. 그리고, 지연부(130)는 지연시간(D3) 동안 하이 신호를 지연하여 출력한다. 인버터 IV3는 지연부(130)의 출력을 반전하여 로우 신호를 전송게이트 T2에 출력한다. At this time, when the test signal TEST is low, the NAND gate ND4 outputs a high signal. The delay unit 130 delays and outputs a high signal during the delay time D3. The inverter IV3 inverts the output of the delay unit 130 and outputs a low signal to the transmission gate T2.

이러한 상태에서 테스트 신호 TEST가 로우일 경우 전송게이트 T1가 턴온되고 전송게이트 T2가 턴오프된다. 이에 따라, 인버터 IV2의 출력이 노드 N6에 출력되어 노드 N6의 전압 레벨이 로우가 된다. In this state, when the test signal TEST is low, the transfer gate T1 is turned on and the transfer gate T2 is turned off. Accordingly, the output of the inverter IV2 is output to the node N6, so that the voltage level of the node N6 becomes low.

이어서, 노아게이트 NOR2는 노드 N4~N6의 전압 레벨이 모두 로우일 경우 하이 신호를 출력한다. 이에 따라, 펄스 발생부(200)는 노드 N4~N6의 전압 레벨이 모두 로우인 구간 동안 지연클럭 ICLKD를 하이 펄스로 출력한다. Next, the NOR gate NOR2 outputs a high signal when the voltage levels of the nodes N4 to N6 are all low. Accordingly, the pulse generator 200 outputs the delay clock ICLKD as a high pulse during the period in which the voltage levels of the nodes N4 to N6 are all low.

이후에, 내부 클럭 발생기(300)는 외부클럭 ECLK과 지연클럭 ICLKD를 조합하여 내부 클럭 INT_CLK를 발생하고 입력클럭 ICLKb를 펄스폭 제어부(100)에 피드백시킨다. Thereafter, the internal clock generator 300 generates the internal clock INT_CLK by combining the external clock ECLK and the delay clock ICLKD, and feeds back the input clock ICLKb to the pulse width controller 100.

반면에, 고속 테스트를 수행하기 위해서 테스트 신호 TEST가 하이가 되면 낸 드게이트 ND4가 로우신호를 출력한다. 지연부(130)는 로우 신호를 지연시간(D3) 동안 지연하여 출력한다. 인버터 IV3는 지연부(130)의 출력을 반전하여 하이 신호를 전송게이트 T2에 출력한다. On the other hand, when the test signal TEST becomes high to perform the fast test, the NAND gate ND4 outputs a low signal. The delay unit 130 delays and outputs the low signal for the delay time D3. The inverter IV3 inverts the output of the delay unit 130 and outputs a high signal to the transmission gate T2.

이러한 상태에서 테스트 신호 TEST가 하이일 경우 전송게이트 T2가 턴온되고 전송게이트 T1가 턴오프된다. 이에 따라, 인버터 IV3의 출력이 노드 N6에 출력되어 노드 N6의 전압 레벨이 하이가 된다. In this state, when the test signal TEST is high, the transfer gate T2 is turned on and the transfer gate T1 is turned off. As a result, the output of the inverter IV3 is output to the node N6, and the voltage level of the node N6 becomes high.

이어서, 노아게이트 NOR2는 노드 N4,N5의 전압 레벨이 모두 로우이고, 노드 N6의 전압 레벨이 하이가 되어 로우 신호를 출력한다. Subsequently, the NOR gate NOR2 outputs a low signal when the voltage levels of the nodes N4 and N5 are all low and the voltage level of the node N6 is high.

이후에, 노드 N4~N6의 전압 레벨이 모두 로우가 되면 노아게이트 NOR2의 출력이 하이가 된다. 이에 따라, 펄스 발생부(200)는 노드 N4~N6의 전압 레벨이 모두 로우인 구간 동안 지연클럭 ICLKD를 하이로 출력한다. Thereafter, when the voltage levels of the nodes N4 to N6 are all low, the output of the NOR gate NOR2 becomes high. Accordingly, the pulse generator 200 outputs the delay clock ICLKD high during the period in which the voltage levels of the nodes N4 to N6 are all low.

다음에, 내부 클럭 발생기(300)는 외부클럭 ECLK과 지연클럭 ICLKD를 조합하여 내부 클럭 INT_CLK를 발생하고 입력클럭 ICLKb를 펄스폭 제어부(100)에 피드백시킨다. Next, the internal clock generator 300 combines the external clock ECLK and the delay clock ICLKD to generate the internal clock INT_CLK, and feeds back the input clock ICLKb to the pulse width controller 100.

결국, 테스트 신호 TEST가 로우일 경우에는 지연시간 D1,D2의 조합에 따라 지연클럭 ICLKD의 펄스폭이 하이 상태를 유지한다. 반면에, 테스트 신호 TEST가 하이일 경우에는 지연시간 D1,D2,D3의 조합에 따라 노드 N6에 인가되는 펄스의 형태가 일정시간 뒤로 밀리게 된다. 이에 따라, 노드 N4~N6의 전압 레벨이 모두 로우가 되는 구간이 짧아지게 되어 지연클럭 ICLKD의 펄스폭이 더욱 좁아지게 된다. As a result, when the test signal TEST is low, the pulse width of the delay clock ICLKD remains high according to the combination of the delay times D1 and D2. On the other hand, when the test signal TEST is high, the pulse type applied to the node N6 is pushed back by a predetermined time according to the combination of the delay times D1, D2, and D3. Accordingly, the section in which the voltage levels of the nodes N4 to N6 become all low becomes shorter, and the pulse width of the delay clock ICLKD is further narrowed.

따라서, 내부 클럭 발생기(300)는 짧은 펄스폭을 갖는 지연클럭 ICLKD에 따 라 내부 클럭 INT_CLK를 발생하여 고속 동작 마진을 테스트할 수 있도록 한다. Therefore, the internal clock generator 300 may generate the internal clock INT_CLK according to the delay clock ICLKD having a short pulse width to test the high speed operation margin.

아울러 본 발명의 바람직한 실시예는 예시의 목적을 위한 것으로, 당업자라면 첨부된 특허청구범위의 기술적 사상과 범위를 통해 다양한 수정, 변경, 대체 및 부가가 가능할 것이며, 이러한 수정 변경 등은 이하의 특허청구범위에 속하는 것으로 보아야 할 것이다. In addition, a preferred embodiment of the present invention is for the purpose of illustration, those skilled in the art will be able to various modifications, changes, substitutions and additions through the spirit and scope of the appended claims, such modifications and changes are the following claims It should be seen as belonging to a range.

이상에서 설명한 바와 같이, 본 발명은 저속 테스트 장비에서 짧은 펄스폭을 갖는 내부 클럭을 발생하여 고속 동작 마진을 테스트할 수 있도록 하는 효과를 제공한다. As described above, the present invention provides the effect of generating an internal clock having a short pulse width in the low speed test equipment to test the high speed operation margin.

Claims (8)

노말 동작 모드시 일정 펄스폭을 갖고 테스트 모드시 상기 일정 펄스폭보다 작은 펄스폭을 갖는 제 1신호를 발생하는 펄스폭 제어부;A pulse width controller configured to generate a first signal having a constant pulse width in a normal operation mode and a pulse width smaller than the constant pulse width in a test mode; 상기 제 1신호를 일정 시간 지연하여 지연클럭을 발생하는 펄스 발생부; 및 A pulse generator generating a delay clock by delaying the first signal for a predetermined time; And 상기 펄스 발생부로부터 인가되는 상기 지연클럭과 외부로부터 인가되는 외부 클럭에 따라 내부 클럭을 발생하는 내부 클럭 발생기를 구비함을 특징으로 하는 클럭 펄스 제어 장치.And an internal clock generator for generating an internal clock according to the delay clock applied from the pulse generator and an external clock applied from the outside. 제 1항에 있어서, 상기 펄스폭 제어부는 The pulse width control unit of claim 1, wherein 입력클럭을 제 1지연시간 동안 지연하는 제 1지연수단;First delay means for delaying the input clock for a first delay time; 입력신호가 하이일 경우 상기 입력클럭을 상기 제 1지연시간 이상인 제 2지연시간 동안 지연하여 상기 일정 펄스폭을 갖는 펄스를 발생하는 제 2지연수단;Second delay means for generating a pulse having the predetermined pulse width by delaying the input clock for a second delay time that is greater than or equal to the first delay time when the input signal is high; 상기 테스트 모드시 상기 제 2지연수단의 출력을 제 3지연시간 동안 지연하는 제 3지연수단;Third delay means for delaying the output of said second delay means for a third delay time in said test mode; 상기 노말 동작 모드시 상기 제 2지연수단의 출력을 선택하고, 상기 테스트 모드시 상기 제 3지연수단의 출력을 선택하여 출력하는 선택수단; 및 Selecting means for selecting an output of the second delay means in the normal operation mode and selecting and outputting an output of the third delay means in the test mode; And 상기 입력클럭, 상기 제 1지연수단의 출력, 및 상기 선택수단의 출력에 따라 상기 제 1신호를 발생하는 논리수단을 구비함을 특징으로 하는 클럭 펄스 제어 장치. And logic means for generating the first signal in accordance with the input clock, the output of the first delay means, and the output of the selection means. 제 2항에 있어서, 상기 제 2지연수단은 The method of claim 2, wherein the second delay means 상기 입력클럭과 상기 입력신호를 낸드연산하는 제 1낸드게이트;A first NAND gate NAND-operating the input clock and the input signal; 상기 제 1낸드게이트의 출력을 상기 제 2지연시간 동안 지연하는 제 1지연부; 및 A first delay unit delaying an output of the first NAND gate for the second delay time; And 상기 제 1지연부의 출력을 반전하는 제 1인버터를 구비함을 특징으로 하는 클럭 펄스 제어 장치. And a first inverter for inverting the output of the first delay unit. 제 2항에 있어서, 상기 제 3지연수단은 The method of claim 2, wherein the third delay means 상기 제 2지연수단의 출력과 상기 테스트 모드시 활성화되는 테스트 신호를 낸드연산하는 제 2낸드게이트; A second NAND gate NAND for outputting the second delay means and a test signal activated during the test mode; 상기 제 2낸드게이트의 출력을 상기 제 3지연시간 동안 지연하는 제 2지연부; 및 A second delay unit configured to delay an output of the second NAND gate for the third delay time; And 상기 제 2지연부의 출력을 반전하는 제 2인버터를 구비함을 특징으로 하는 클럭 펄스 제어 장치. And a second inverter for inverting the output of the second delay unit. 제 2항에 있어서, 상기 선택수단은 The method of claim 2, wherein the selecting means 상기 노말 동작 모드시 턴온되어 상기 제 2지연수단으로부터 인가되는 신호를 출력하는 제 1전송게이트; 및 A first transmission gate which is turned on in the normal operation mode and outputs a signal applied from the second delay means; And 상기 테스트 모드시 턴온되어 상기 제 3지연수단으로부터 인가되는 신호를 출력하는 제 2전송게이트를 구비함을 특징으로 하는 클럭 펄스 제어 장치. And a second transmission gate which is turned on in the test mode and outputs a signal applied from the third delay means. 제 2항에 있어서, 상기 논리수단은 상기 입력클럭, 상기 제 1지연수단의 출력, 및 상기 선택수단의 출력이 모두 로우가 될 경우 상기 제 1신호를 하이 상태로 제어함을 특징으로 하는 클럭 펄스 제어 장치. 3. The clock pulse of claim 2, wherein the logic means controls the first signal to a high state when the input clock, the output of the first delay means, and the output of the selection means are all low. controller. 제 6항에 있어서, 상기 펄스폭 제어부는 상기 테스트 모드시 상기 입력클럭, 상기 제 1지연수단의 출력, 및 상기 선택수단의 출력이 모두 로우가 되는 구간을 제어하여 상기 지연클럭의 펄스폭을 조정함을 특징으로 하는 클럭 펄스 제어 장치. The pulse width control unit of claim 6, wherein the pulse width control unit controls a period in which the input clock, the output of the first delay unit, and the output of the selection unit are all low in the test mode to adjust the pulse width of the delay clock. Clock pulse control device, characterized in that. 제 6항 또는 제 7항에 있어서, 상기 논리수단은 상기 입력클럭, 상기 제 1지연수단의 출력, 및 상기 선택수단의 출력을 오아연산하는 오아게이트를 구비함을 특징으로 하는 클럭 펄스 제어 장치. 8. The clock pulse control apparatus as claimed in claim 6 or 7, wherein the logic means comprises an orifice that oarses the input clock, the output of the first delay means, and the output of the selection means.
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