KR20060003434A - 오버-스트레스 검출 기능을 가지는 반도체 메모리 장치 및이를 포함하는 반도체 메모리 시스템 - Google Patents

오버-스트레스 검출 기능을 가지는 반도체 메모리 장치 및이를 포함하는 반도체 메모리 시스템 Download PDF

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Abstract

오버-스트레스 검출 기능을 가지는 반도체 메모리 장치 및 이를 포함하는 반도체 메모리 시스템이 개시된다. 본 발명에 의한 반도체 메모리 장치는 오버-스트레스 검출부 및 MRS 디코더를 구비하는 것을 특징으로 한다. 오버-스트레스 검출부는 검출 제어 신호에 응답하여 인에이블되거나 또는 디세이블되고, 인에이블될 때 메모리 클럭 신호, 외부 전압, 및 온도 중 어느 하나가 설정된 조건을 벗어나는지의 여부를 판단하고, 그 판단 결과에 따라 플래그 신호를 출력한다. MRS 디코더는 외부로부터 수신되는 커맨드 신호와 제1 어드레스 신호에 응답하여 검출 제어 신호를 발생한다. 본 발명에 따른 반도체 메모리 장치는 오버-스트레스로 인한 반도체 메모리 장치의 손상을 적극적으로 보호할 수 있는 장점이 있다.

Description

오버-스트레스 검출 기능을 가지는 반도체 메모리 장치 및 이를 포함하는 반도체 메모리 시스템{Semiconductor memory device having a function for detecting over-stress condition applied to the semiconductor memory device and semiconductor memory system with the same}
도 1은 본 발명의 일실시예에 따른 반도체 메모리 장치의 블록도이다.
도 2는 본 발명의 다른 실시예에 따른 반도체 메모리 장치의 블록도이다.
도 3은 본 발명의 일실시예에 따른 반도체 메모리 시스템의 블록도이다.
도 4는 본 발명의 다른 실시예에 따른 반도체 메모리 시스템의 블록도이다.
본 발명은 반도체 장치에 관한 것으로서, 특히, 반도체 메모리 장치 및 반도체 메모리 시스템에 관한 것이다.
전자 시스템의 동작 속도가 점차 증가함에 따라 더 빠른 속도로 동작하는 CPU(Central processing unit)와 메모리 장치에 대한 요구가 증가되고 있다. 특히, 메모리 장치의 동작 속도는 CPU의 동작 속도에 비하여 현저하게 느리기 때문에, 메모리 장치의 동작 속도를 증가시키는 것이 매우 중요하다. 메모리 장치의 동작 속 도를 증가시키기 위해서는 정교한 내부 신호 마진(margin)의 확보와 소비 전력의 감소가 필요하다. 한편, 메모리 장치가 정확하게 동작하도록 하기 위해서는 해당 메모리 장치에서 요구되는 전기적 조건과 타이밍 조건이 만족되어야 한다. 따라서 판매되는 반도체 메모리 장치에는 그 동작 조건을 표시하는 스펙(spec.)(즉, 데이터 시트(data sheet))이 첨부되어 있다. 반도체 메모리 장치의 스펙은 제품의 동작 조건을 정확하게 정의하여 사용자에 의한 사용상 실수를 방지한다. 그러나 몇몇 사용자들이 의도적으로 또는 우발적으로 스펙상에 표시된 조건을 벗어난 상태에서 반도체 메모리 장치를 동작시키는 경우가 있다. 스펙상의 대부분의 항목들은 그 조건이 만족되지 않을 경우 반도체 메모리 장치에 심각한 영향을 주지 않는 요소들이다. 그러나 스펙 중 주파수, 전압, 및 온도와 같은 항목들은 그 조건이 만족되지 않을 경우, 반도체 메모리 장치에 영구적으로 치명적인 영향을 줄 수 있고, 반도체 메모리 장치의 신뢰성을 저하시킬 수 있는 중요한 요소들이므로 필수적으로 만족되어야 한다. 따라서 이러한 주요 조건들이 만족되지 않을 경우 이를 검출하여 반도체 메모리 장치의 손상을 적극적으로 보호할 수 있는 방법에 대한 요구가 증가되고 있다.
본 발명이 이루고자하는 기술적 과제는, 오버-스트레스 검출 기능을 가지는 반도체 메모리 장치를 제공하는데 있다.
본 발명이 이루고자하는 다른 기술적 과제는, 오버-스트레스 검출 기능을 가지는 반도체 메모리 장치를 포함하는 반도체 메모리 시스템을 제공하는데 있다.
상기 기술적 과제를 달성하기 위한 본 발명에 따른 반도체 메모리 장치는, 오버-스트레스 검출부 및 MRS 디코더를 구비하는 것을 특징으로 한다. 오버-스트레스 검출부는 검출 제어 신호에 응답하여 인에이블되거나 또는 디세이블되고, 인에이블될 때 메모리 클럭 신호, 외부 전압, 및 온도 중 어느 하나가 설정된 조건을 벗어나는지의 여부를 판단하고, 그 판단 결과에 따라 플래그 신호를 출력한다. MRS 디코더는 외부로부터 수신되는 커맨드 신호와 제1 어드레스 신호에 응답하여 검출 제어 신호를 발생한다.
상기 다른 기술적 과제를 달성하기 위한 본 발명에 따른 반도체 메모리 시스템은, 반도체 메모리 장치 및 메모리 컨트롤러를 구비하는 것을 특징으로 한다. 반도체 메모리 장치는 커맨드 신호와 제1 어드레스 신호에 응답하여, 메모리 클럭 신호, 외부 전압, 및 온도 중 어느 하나가 설정된 조건을 벗어나는지의 여부를 판단하고, 그 판단 결과에 따라 플래그 신호를 출력한다. 메모리 컨트롤러는 메모리 클럭 신호, 커맨드 신호, 및 제1 어드레스 신호를 출력하고, 플래그 신호에 응답하여 반도체 메모리 장치가 오버-스트레스 상태인지의 여부를 판단한다.
본 발명과 본 발명의 동작상의 이점 및 본 발명의 실시에 의하여 달성되는 목적을 충분히 이해하기 위해서는 본 발명의 바람직한 실시예를 예시하는 첨부 도면 및 도면에 기재된 내용을 참조하여야 한다.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예를 설명함으로써, 본 발명을 상세히 설명한다. 각 도면에 제시된 동일한 참조부호는 동일한 부재를 나타낸다.
도 1은 본 발명의 일실시예에 따른 반도체 메모리 장치(100)의 블록도이다. 도 1을 참고하면, 상기 반도체 메모리 장치(100)는 MRS(mode register set) 디코더(101), 스탠바이(standby) 모드 제어부(102), 내부 회로(103), 및 오버-스트레스(over-stress) 검출부(200)를 포함한다. 상기 MRS 디코더(101)는 외부로부터 수신되는 커맨드 신호(CMD)와 어드레스 신호(ADD1)에 응답하여 검출 제어 신호(DCTL)를 출력하고, 상기 커맨드 신호(CMD)와 어드레스 신호(ADD2)에 응답하여 리셋 제어 신호(RST)를 출력한다. 상기 스탠바이 모드 제어부(102)는 플래그 신호(FLG)에 응답하여 모드 제어 신호(CMODE)를 출력한다. 상기 내부 회로(102)는 코어(core) 회로(미도시)와 주변 회로(미도시)를 포함한다. 상기 내부 회로(102)는 상기 모드 제어 신호(CMODE)에 응답하여 정상(normal) 모드로 동작하거나 또는 스탠바이 모드로 진입한다. 좀 더 상세하게는, 상기 모드 제어 신호(CMODE)가 인에이블될 때, 상기 내부 회로(102)가 스탠바이 모드로 진입한다.
상기 오버-스트레스 검출부(200)는 제1 내지 제3 오버-스트레스 검출부들(210∼230), 및 논리 회로(240)를 포함한다. 상기 제1 오버-스트레스 검출부(210)는 제1 퓨즈 회로(211), 카운터(212), 링 오실레이터(213), 제1 비교기(214), 및 제1 래치부(215)를 포함한다. 상기 제1 퓨즈 회로(211)는 복수의 퓨즈들(미도시)을 포함하고, 제1 기준 값(FREF)이 미리 프로그램된다. 여기에서, 상기 제1 퓨즈 회로(211)의 프로그램은 상기 복수의 퓨즈들이 선택적으로 절단됨으로써 이루어진다. 상기 제1 퓨즈 회로(211)에 포함되는 상기 복수의 퓨즈들은 레이저빔에 의해 절단 되는 레이저 퓨즈들 또는 전기적으로 절단되는 전기적 퓨즈들로 구현될 수 있다. 상기 제1 퓨즈 회로(211)의 구성 및 구체적인 동작은 본 발명의 기술 분야에서 통상의 지식을 가진자라면 이해할 수 있으므로 이와 관련된 상세한 설명은 생략된다.
상기 카운터(212)는 카운팅 제어 신호(CLR)에 응답하여 초기화되고, 메모리 클럭 신호(MCLK)의 사이클 수를 설정된 시간 동안 카운팅하여 그 카운팅 값을 누적시키고, 누적된 카운팅 값(FRQ)을 출력한다. 상기 링 오실레이터(213)는 상기 리셋 제어 신호(RST)에 응답하여 상기 카운팅 제어 신호(CLR)를 출력한다. 상기 제1 비교기(214)는 상기 검출 제어 신호(DCTL)에 응답하여 인에이블되거나 또는 디세이블된다. 좀 더 상세하게는, 상기 검출 제어 신호(DCTL)가 인에이블될 때 상기 제1 비교기(214)가 인에이블되고, 상기 제1 퓨즈 회로(211)로부터 수신되는 상기 제1 기준 값(FREF)과 상기 누적된 카운팅 값(FRQ)을 비교하고, 그 비교 결과로서 제1 비교 신호(COM1)를 출력한다. 상기 누적된 카운팅 값(FRQ)이 상기 제1 기준 값(FREF) 보다 클 때 상기 제1 비교기(214)가 상기 제1 비교 신호(COM1)를 인에이블시킨다. 여기에서, 상기 제1 기준 값(FREF)은 상기 반도체 메모리 장치(100)에 손상을 주지 않는 상기 메모리 클럭 신호(MCLK)의 주파수 범위에서 최대 허용 값을 나타낸다. 상기 제1 래치부(215)는 상기 검출 제어 신호(DCTL)에 응답하여 인에이블되거나 또는 디세이블된다. 좀 더 상세하게는, 상기 검출 제어 신호(DCTL)가 인에이블될 때, 상기 제1 래치부(215)가 인에이블되어 상기 제1 비교 신호(COM1)를 래치하고, 래치된 상기 제1 비교 신호(COM1)를 출력한다. 또, 상기 제1 비교기(214)와 상기 제1 래치부(215)는 상기 리셋 제어 신호(RST)에 응답하여 리셋된다.
상기 제2 오버-스트레스 검출부(220)는 제2 퓨즈 회로(221), 내부 전압 발생기(222), 제2 비교기(223), 및 제2 래치부(224)를 포함한다. 상기 제2 퓨즈 회로(221)는 상기 제1 퓨즈 회로(211)와 유사하게 구성될 수 있다. 상기 제2 퓨즈 회로(221)는 복수의 퓨즈들(미도시)을 포함하고, 제2 기준 값(VREF)이 미리 프로그램된다. 상기 내부 전압 발생기(222)는 외부로부터 수신되는 외부 전압(EVCC)에 기초하여 내부 전압(IVC)을 발생한다. 상기 제2 비교기(223)는 상기 검출 제어 신호(DCTL)에 응답하여 인에이블되거나 또는 디세이블된다. 좀 더 상세하게는, 상기 검출 제어 신호(DCTL)가 인에이블될 때 상기 제2 비교기(223)가 인에이블되고, 상기 내부 전압(IVC)의 레벨을 상기 제2 기준 값(VREF)에 비교하고, 그 비교 결과에 따라 제2 비교 신호(COM2)를 출력한다. 상기 내부 전압(IVC)의 레벨이 상기 제2 기준 값(VREF) 보다 클 때 상기 제2 비교기(223)가 상기 제2 비교 신호(COM2)를 인에이블시킨다. 여기에서, 상기 제2 기준 값(VREF)은 상기 반도체 메모리 장치(100)에 손상을 주지 않는 상기 내부 전압(IVC) 레벨의 최대 허용 값을 나타낸다. 상기 제2 래치부(224)는 상기 검출 제어 신호(DCTL)에 응답하여 인에이블되거나 또는 디세이블된다. 좀 더 상세하게는, 상기 검출 제어 신호(DCTL)가 인에이블될 때, 상기 제2 래치부(224)가 인에이블되어 상기 제2 비교 신호(COM2)를 래치하고, 래치된 상기 제2 비교 신호(COM2)를 출력한다. 또, 상기 제2 비교기(223)와 상기 제2 래치부(224)는 상기 리셋 제어 신호(RST)에 응답하여 리셋된다.
상기 제3 오버-스트레스 검출부(230)는 제3 퓨즈 회로(231), 온도 센서(232), 제3 비교기(233), 및 제3 래치부(234)를 포함한다. 상기 제3 퓨즈 회로 (231)는 상기 제1 퓨즈 회로(211)와 유사하게 구성될 수 있다. 상기 제3 퓨즈 회로(231)는 복수의 퓨즈들(미도시)을 포함하고, 제3 기준 값(TREF)이 미리 프로그램된다. 상기 온도 센서(232)는 상기 반도체 메모리 장치(100)의 온도를 측정하고, 그 측정 값(TMP)을 출력한다. 상기 제3 비교기(233)는 상기 검출 제어 신호(DCTL)에 응답하여 인에이블되거나 또는 디세이블된다. 좀 더 상세하게는, 상기 검출 제어 신호(DCTL)가 인에이블될 때 상기 제3 비교기(233)가 인에이블되고, 상기 측정 값(TMP)을 상기 제3 기준 값(TREF)에 비교하고, 그 비교 결과에 따라 제3 비교 신호(COM3)를 출력한다. 상기 측정 값(TMP)이 상기 제3 기준 값(TREF) 보다 클 때 상기 제3 비교기(233)가 상기 제3 비교 신호(COM3)를 인에이블시킨다. 여기에서, 상기 제3 기준 값(TREF)은 상기 반도체 메모리 장치(100)에 손상을 주지 않는 최대 허용 온도 값을 나타낸다. 상기 제3 래치부(234)는 상기 검출 제어 신호(DCTL)에 응답하여 인에이블되거나 또는 디세이블된다. 좀 더 상세하게는, 상기 검출 제어 신호(DCTL)가 인에이블될 때, 상기 제3 래치부(234)가 인에이블되어 상기 제3 비교 신호(COM3)를 래치하고, 래치된 상기 제3 비교 신호(COM3)를 출력한다. 또, 상기 제3 비교기(233)와 상기 제3 래치부(234)는 상기 리셋 제어 신호(RST)에 응답하여 리셋된다.
상기 논리 회로(240)는 OR 게이트(241)와 출력 버퍼(242)를 포함한다. 상기 OR 게이트(241)는 상기 제1 내지 제3 비교 신호들(COM1∼COM3)에 응답하여, 논리 신호(LOG)를 출력한다. 좀 더 상세하게는, 상기 제1 내지 제3 비교 신호들(COM1∼COM3) 중 적어도 하나가 인에이블될 때, 상기 OR 게이트(241)가 상기 논리 신호 (LOG)를 인에이블시켜 출력한다. 상기 출력 버퍼(242)는 상기 검출 제어 신호(DCTL)에 응답하여 인에이블되거나 디세이블되고, 인에이블될 때 상기 논리 신호(LOG)를 상기 플래그 신호(FLG)로서 출력한다.
다음으로, 상기 반도체 메모리 장치(100)의 동작 과정을 설명하면 다음과 같다. 외부로부터 수신되는 상기 커맨드 신호(CMD)와 상기 제1 어드레스 신호(ADD1)에 응답하여, 상기 MRS 디코더(101)가 상기 검출 제어 신호(DCTL)를 인에이블시킨다. 상기 검출 제어 신호(DCTL)에 응답하여, 상기 제1 내지 제3 비교기들(214, 223, 233), 상기 제1 내지 제3 래치부들(215, 224, 234), 및 상기 출력 버퍼(242)가 인에이블된다. 이 후, 외부로부터 수신되는 상기 커맨드 신호(CMD)와 상기 제2 어드레스 신호(ADD2)에 응답하여 상기 MRS 디코더(101)가 상기 리셋 제어 신호(RST)를 출력한다. 상기 리셋 제어 신호(RST)에 응답하여, 상기 제1 내지 제3 비교기들(214, 223, 233)과 상기 제1 내지 제3 래치부들(215, 224, 234)이 리셋된다. 이 때, 상기 제1 내지 제3 래치부들(215, 224, 234)에 저장된 신호들이 삭제된다. 또, 상기 리셋 제어 신호(RST)에 응답하여, 상기 링 오실레이터(213)가 상기 카운팅 제어 신호(CLR)를 출력한다. 상기 카운터(212)는 상기 카운팅 제어 신호(CLR)에 응답하여 초기화되고, 그 카운팅 값이 '0'으로 설정된다.
상기 카운터(212)는 상기 메모리 클럭 신호(MCLK)의 사이클 수를 설정된 시간 동안 카운팅하고, 그 카운팅 값을 누적시켜, 누적된 카운팅 값(FRQ)을 출력한다. 상기 제1 비교기(214)는 상기 제1 기준 값(FREF)과 상기 누적된 카운팅 값(FRQ)을 비교하고, 상기 제1 비교 신호(COM1)를 출력한다. 상기 제2 비교기(223)는 상기 내부 전압(IVC)의 레벨과 상기 제2 기준 값(VREF)을 비교하고 제2 비교 신호(COM2)를 출력하고, 상기 제3 비교기(233)는 상기 온도 측정 값(TMP)과 상기 제3 기준 값(TREF)을 비교하고, 제3 비교 신호(COM2)를 출력한다.
상기 OR 게이트(241)는 상기 제1 내지 제3 비교 신호들(COM1∼COM3) 중 적어도 하나가 인에이블될 때 상기 논리 신호(LOG)를 인에이블시킨다. 상기 논리 신호(LOG)가 인에이블될 때, 상기 스탠바이 모드 제어부(102)는 상기 모드 제어 신호(CMODE)를 인에이블시켜 상기 내부회로(103)가 스탠바이 모드로 진입하도록 제어한다. 상기 출력 버퍼(242)는 상기 논리 신호(LOG)를 수신하여, 상기 플래그 신호(FLG)로서 외부에 출력한다. 여기에서, 상기 플래그 신호(FLG)는 외부의 제어 장치(예를 들어, 메모리 컨트롤러)에 입력될 수 있다.
도 2는 본 발명의 다른 실시예에 따른 반도체 메모리 장치(300)의 블록도이다. 도 2를 참고하면, 상기 반도체 메모리 장치(300)는 MRS 디코더(301), 오버-스트레스 상태 레지스터(302), 제어부(303), 내부 회로(304), 및 오버-스트레스 검출부(400)를 포함한다. 상기 반도체 메모리 장치(300)의 구성 및 구체적인 동작은 도 1에 도시된 상기 반도체 메모리 장치(100)와 몇 가지 차이점들을 제외하고 실질적으로 동일하므로, 설명의 반복을 피하기 위해 상기 차이점들을 중심으로 설명하기로 한다.
상기 반도체 메모리 장치들(100, 300)의 첫 번째 차이점은 상기 반도체 메모리 장치(300)의 상기 MRS 디코더(301)가 제3 내지 제5 어드레스 신호들(ADD3∼ADD5)을 더 수신하는 것이다. 좀 더 상세히 설명하면, 상기 MRS 디코더(301)는 커 맨드 신호(CMD)와 상기 제3 어드레스 신호(ADD3)에 응답하여 레지스터 제어 신호(RCTL)를 더 출력하고, 상기 제4 및 제5 어드레스 신호들(ADD4, ADD5) 중 수신되는 어느 하나와 상기 커맨드 신호(CMD)에 응답하여, 오버-스트레스 제어 신호들(PCTL1, PCTL2)을 더 출력한다.
상기 반도체 메모리 장치들(100, 300)의 두 번째 차이점은 상기 반도체 메모리 장치(100)가 스탠바이 모드 제어부(102)를 포함하는데 반해, 상기 반도체 메모리 장치(300)는 상기 오버-스트레스 상태 레지스터(302)와 상기 제어부(303)를 포함하는 것이다. 상기 오버-스트레스 상태 레지스터(302)는 논리 회로(440)의 OR 게이트(441)로부터 출력되는 논리 신호(LOG)에 응답하여 제1 내지 제3 래치부들(415, 424, 434)로부터 각각 수신되는 제1 내지 제3 비교 신호들(COM1∼COM3)을 저장하고, 상기 레지스터 제어 신호(RCTL)에 응답하여, 저장된 상기 제1 내지 제3 비교 신호들(COM1∼COM3)을 상태 정보 신호(IF_STATE)로서 외부에 출력한다. 또, 상기 제어부(303)는 상기 오버-스트레스 제어 신호들(PCTL1, PCTL2)에 응답하여, 상기 내부 회로(304)에 동작 제어 신호들(OCTL1, OCTL2)을 출력하여, 상기 내부 회로(304)가 상기 내부 전압과 상기 온도 중 설정된 조건을 벗어난 어느 하나를 상기 설정된 조건 범위내로 조절하도록 제어한다.
도 3은 본 발명의 일실시예에 따른 반도체 메모리 시스템(500)의 블록도이다. 도 3을 참고하면, 상기 반도체 메모리 시스템(500)은 반도체 메모리 장치(510)와 메모리 컨트롤러(520)를 포함한다. 상기 반도체 메모리 장치(510)는 MRS 디코더(511), 오버-스트레스 검출부(512), 스탠바이 모드 제어부(513), 및 내부 회로 (514)를 포함한다. 상기 반도체 메모리 장치(510)의 구성 및 구체적인 동작 설명은 도 1에 도시된 상기 반도체 메모리 장치(100)와 실질적으로 동일하므로 생략된다. 상기 메모리 컨트롤러(520)는 커맨드 신호(CMD)와 제1 및 제2 어드레스 신호들(ADD1, ADD2), 및 메모리 클럭 신호(MCLK)를 상기 반도체 메모리 장치(510)에 출력하고, 상기 반도체 메모리 장치(510)로부터 수신되는 플래그 신호(FLG)로부터 상기 반도체 메모리 장치(510)의 오버-스트레스 상태를 인식한다. 또, 상기 메모리 컨트롤러(520)는 상기 반도체 메모리 장치(510)의 상기 내부 회로(514)와 데이터 신호(DATA)를 송수신한다.
상기 반도체 메모리 시스템(500)의 동작 과정을 설명하면 다음과 같다. 상기 메모리 컨트롤러(520)가 상기 메모리 클럭 신호(MCLK), 상기 커맨드 신호(CMD), 및 상기 제1 어드레스 신호(ADD1)를 상기 반도체 메모리 장치(510)에 출력한다. 상기 MRS 디코더(511)는 상기 커맨드 신호(CMD)와 상기 제1 어드레스 신호(ADD1)에 응답하여 검출 제어 신호(DCTL)를 인에이블시킨다. 상기 검출 제어 신호(DCTL)에 응답하여 상기 오버-스트레스 검출부(512)가 인에이블된다.
이 후, 상기 메모리 컨트롤러(520)는 상기 커맨드 신호(CMD)와 상기 제2 어드레스 신호(ADD2)를 출력하고, 상기 MRS 디코더(511)가 상기 커맨드 신호(CMD)와 상기 제2 어드레스 신호(ADD2)에 응답하여 리셋 제어 신호(RST)를 출력한다. 상기 리셋 제어 신호(RST)에 응답하여 상기 오버-스트레스 검출부(512)가 리셋되고, 상기 메모리 클럭 신호(MCLK), 외부 전압(EVCC), 및 측정 온도 값(TMP) 중 어느 하나가 설정된 조건을 벗어날 때, 논리 신호(LOG)와 플래그 신호(FLG)를 인에이블시킨 다. 상기 논리 신호(LOG)가 인에이블될 때 상기 스탠바이 모드 제어부(513)는 모드 제어 신호(CMODE)를 인에이블시키고, 상기 모드 제어 신호(CMODE)에 응답하여, 상기 내부 회로(514)가 스탠바이 모드로 진입한다. 상기 메모리 컨트롤러(520)는 상기 플래그 신호(FLG)를 수신하고, 상기 반도체 메모리 장치(510)가 오버-스트레스 상태임을 인식한다.
도 4는 본 발명의 다른 실시예에 따른 반도체 메모리 시스템(600)의 블록도이다. 상기 반도체 메모리 시스템(600)은 반도체 메모리 장치(610)와 메모리 컨트롤러(620)를 포함한다. 상기 반도체 메모리 장치(610)는 MRS 디코더(611), 오버-스트레스 검출부(612), 오버-스트레스 상태 레지스터(613), 제어부(614), 및 내부 회로(615)를 포함한다. 상기 반도체 메모리 장치(610)의 구성 및 구체적인 동작 설명은 도 2에 도시된 상기 반도체 메모리 장치(300)와 실질적으로 동일하므로 생략된다. 상기 메모리 컨트롤러(620)는 커맨드 신호(CMD)와 제1 및 제2 어드레스 신호들(ADD1, ADD2)과 메모리 클럭 신호(MCLK)를 상기 반도체 메모리 장치(610)에 출력한다. 또, 상기 메모리 컨트롤러(620)는 상기 반도체 메모리 장치(610)로부터 수신되는 플래그 신호(FLG)에 응답하여, 상기 커맨드 신호(CMD)와 제3 어드레스 신호(ADD3)를 상기 반도체 메모리 장치(610)에 출력하여, 상기 오버-스트레스 상태 레지스터(613)로부터 상태 정보 신호(IF_STATE)를 수신한다. 상기 메모리 컨트롤러(620)는 상기 상태 정보 신호(IF_STATE)에 응답하여 제4 및 제5 어드레스 신호(ADD4, ADD5)를 상기 반도체 메모리 장치(610)에 출력하거나 또는 상기 메모리 클럭 신호(MCLK)의 주파수를 변경한다. 또, 상기 메모리 컨트롤러(620)는 상기 반도 체 메모리 장치(610)의 상기 내부 회로(615)와 데이터 신호(DATA)를 송수신한다.
상기 반도체 메모리 시스템(600)의 동작 과정을 설명하면 다음과 같다. 상기 메모리 컨트롤러(620)가 상기 메모리 클럭 신호(MCLK), 상기 커맨드 신호(CMD), 및 상기 제1 어드레스 신호(ADD1)를 상기 반도체 메모리 장치(610)에 출력한다. 상기 MRS 디코더(611)는 상기 커맨드 신호(CMD)와 상기 제1 어드레스 신호(ADD1)에 응답하여 검출 제어 신호(DCTL)를 인에이블시킨다. 상기 검출 제어 신호(DCTL)에 응답하여 상기 오버-스트레스 검출부(612)가 인에이블된다.
이 후, 상기 메모리 컨트롤러(620)는 상기 커맨드 신호(CMD)와 상기 제2 어드레스 신호(ADD2)를 출력하고, 상기 MRS 디코더(611)가 상기 커맨드 신호(CMD)와 상기 제2 어드레스 신호(ADD2)에 응답하여 리셋 제어 신호(RST)를 출력한다. 상기 리셋 제어 신호(RST)에 응답하여 상기 오버-스트레스 검출부(612)가 리셋되고, 상기 메모리 클럭 신호(MCLK), 외부 전압(EVCC), 및 측정 온도 값(TMP) 중 어느 하나가 설정된 조건을 벗어날 때, 논리 신호(LOG)와 플래그 신호(FLG)를 인에이블시킨다. 상기 논리 신호(LOG)가 인에이블될 때 상기 오버-스트레스 상태 레지스터(613)는 상기 오버-스트레스 검출부(612)로부터 수신되는 제1 내지 제3 비교 신호들(COM1∼COM3)을 저장한다.
또, 상기 플래그 신호(FLG)에 응답하여 상기 메모리 컨트롤러(620)가 상기 커맨드 신호(CMD)와 상기 제3 어드레스 신호(ADD3)를 출력하고, 상기 MRS 디코더(611)는 상기 커맨드 신호(CMD)와 상기 제3 어드레스 신호(ADD3)에 응답하여 레지스터 제어 신호(RCTL)를 출력한다. 상기 오버-스트레스 상태 레지스터(613)는 상기 레지스터 제어 신호(RCTL)에 응답하여 저장된 상기 제1 내지 제3 비교 신호들(COM∼COM3)을 상기 상태 정보 신호(IF_STATE)로서 출력한다. 상기 메모리 컨트롤러(620)는 상기 상태 정보 신호(IF_STATE)로부터 상기 반도체 메모리 장치(610)의 오버-스트레스 상태를 인식하고, 그에 대응하는 제어 동작을 수행한다. 예를 들어, 상기 메모리 클럭 신호(MCLK)의 주파수가 설정된 범위를 벗어난 경우, 상기 메모리 컨트롤러(620)는 상기 메모리 클럭 신호(MCLK)의 주파수를 변경시켜 출력한다. 또, 상기 외부 전압(EVCC) 또는 상기 반도체 메모리 장치(610)의 온도가 설정된 범위를 벗어난 경우, 상기 메모리 컨트롤러(620)는 상기 커맨드 신호(CMD)와 상기 제4 또는 제5 어드레스 신호(ADD4 또는 ADD5)를 출력한다.
상기 MRS 디코더(611)는 상기 커맨드 신호(CMD)와 상기 제4 또는 제5 어드레스 신호(ADD4 또는 ADD5)에 응답하여, 오버-스트레스 제어 신호들(PCTL1, PCTL2)을 출력한다. 상기 제어부(614)는 상기 오버-스트레스 제어 신호들(PCTL1, PCTL2)에 응답하여 동작 제어 신호들(OCTL1, OCTL2)을 출력하고, 상기 내부 회로(615)가 동작 제어 신호들(OCTL1, OCTL2)에 응답하여, 내부 전압(IVC)과 상기 온도 중 설정된 조건을 벗어난 어느 하나를 상기 설정된 조건 범위내로 조절한다.
본 발명은 도면에 도시된 실시예를 참고로 설명되었으나 이는 예시적인 것에 불과하며, 본 기술 분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시예가 가능하다는 점을 이해할 것이다. 따라서, 본 발명의 진정한 기술적 보호 범위는 첨부된 등록청구범위의 기술적 사상에 의해 정해져야 할 것이다.
상기한 것과 같이, 본 발명에 따른 반도체 메모리 장치와 이를 구비하는 반도체 메모리 시스템은 메모리 클럭 신호의 주파수, 외부 전압, 온도에 대한 오버-스트레스 상태를 검출하므로, 오버-스트레스로 인한 반도체 메모리 장치의 손상을 적극적으로 보호할 수 있는 효과가 있다.

Claims (24)

  1. 반도체 메모리 장치에 있어서,
    검출 제어 신호에 응답하여 인에이블되거나 또는 디세이블되고, 인에이블될 때 메모리 클럭 신호, 외부 전압, 및 온도 중 어느 하나가 설정된 조건을 벗어나는지의 여부를 판단하고, 그 판단 결과에 따라 플래그 신호를 출력하는 오버-스트레스 검출부; 및
    외부로부터 수신되는 커맨드 신호와 제1 어드레스 신호에 응답하여 상기 검출 제어 신호를 발생하는 MRS 디코더를 구비하는 것을 특징으로 하는 반도체 메모리 장치.
  2. 제1항에 있어서,
    상기 MRS 디코더는 상기 커맨드 신호와 제2 어드레스 신호에 응답하여 리셋 제어 신호를 더 출력하고,
    상기 오버-스트레스 검출부는 상기 리셋 제어 신호에 응답하여 리셋되는 것을 특징으로 하는 반도체 메모리 장치.
  3. 제1항에 있어서,
    상기 오버-스트레스 검출부는 상기 메모리 클럭 신호, 상기 외부 전압, 및 상기 온도 중 어느 하나가 상기 설정된 조건을 벗어날 때, 상기 플래그 신호를 인에이블시키는 것을 특징으로 하는 반도체 메모리 장치.
  4. 제2항에 있어서, 상기 오버-스트레스 검출부는,
    상기 메모리 클럭 신호의 주파수를 제1 기준 값에 비교하고, 그 비교 결과에 따라 제1 비교 신호를 출력하는 제1 오버-스트레스 검출부;
    상기 외부 전압의 레벨을 제2 기준 값에 비교하고, 그 비교 결과에 따라 제2 비교 신호를 출력하는 제2 오버-스트레스 검출부;
    상기 반도체 메모리 장치의 온도를 측정하고, 그 측정값을 제3 기준 값에 비교하고, 그 비교 결과에 따라 제3 비교 신호를 출력하는 제3 오버-스트레스 검출부; 및
    상기 제1 내지 제3 비교 신호들에 응답하여 상기 플래그 신호를 출력하는 논리 회로를 포함하는 것을 특징으로 하는 반도체 메모리 장치.
  5. 제4항에 있어서, 상기 제1 오버-스트레스 검출부는,
    상기 제1 기준 값을 저장하는 제1 퓨즈 회로;
    카운팅 제어 신호에 응답하여 초기화되고, 상기 메모리 클럭 신호의 사이클 수를 설정된 시간 동안 카운팅하여 그 카운팅 값을 누적시키고, 누적된 카운팅 값을 출력하는 카운터;
    상기 검출 제어 신호에 응답하여 상기 제1 퓨즈 회로로부터 수신되는 상기 제1 기준 값과 상기 누적된 카운팅 값을 비교하고, 그 비교 결과에 따라 상기 제1 비교 신호를 출력하고, 상기 리셋 제어 신호에 응답하여 리셋되는 제1 비교기;
    상기 검출 제어 신호에 응답하여 상기 제1 비교 신호를 래치하여 저장하고, 상기 리셋 제어 신호에 응답하여 리셋되는 제1 래치부; 및
    상기 리셋 제어 신호에 응답하여 상기 카운팅 제어 신호를 출력하는 링 오실레이터를 포함하는 것을 특징으로 하는 반도체 메모리 장치.
  6. 제4항에 있어서, 상기 제2 오버-스트레스 검출부는,
    상기 제2 기준 값을 저장하는 제2 퓨즈 회로;
    상기 외부 전압에 기초하여 내부 전압을 발생하는 내부 전압 발생기;
    상기 검출 제어 신호에 응답하여 상기 제2 기준 값과 상기 내부 전압의 레벨을 비교하고, 그 비교 결과에 따라 상기 제2 비교 신호를 출력하고, 상기 리셋 제어 신호에 응답하여 리셋되는 제2 비교기; 및
    상기 검출 제어 신호에 응답하여 상기 제2 비교 신호를 래치하여 저장하고, 상기 리셋 제어 신호에 응답하여 리셋되는 제2 래치부를 포함하는 것을 특징으로 하는 반도체 메모리 장치.
  7. 제4항에 있어서, 제3 오버-스트레스 검출부는,
    상기 제3 기준 값을 저장하는 제3 퓨즈 회로;
    상기 반도체 메모리 장치의 온도를 측정하고, 그 측정값을 출력하는 온도 센서;
    상기 검출 제어 신호에 응답하여 상기 측정값과 상기 제3 기준 값을 비교하고, 그 비교 결과에 따라 상기 제3 비교 신호를 출력하고, 상기 리셋 제어 신호에 응답하여 리셋되는 제3 비교기; 및
    상기 검출 제어 신호에 응답하여 상기 제3 비교 신호를 래치하여 저장하고, 상기 리셋 제어 신호에 응답하여 리셋되는 제3 래치부를 포함하는 것을 특징으로 하는 반도체 메모리 장치.
  8. 제4항에 있어서, 상기 논리 회로는,
    상기 제1 내지 제3 비교 신호들에 응답하여 논리 신호를 출력하는 OR 게이트; 및
    상기 검출 제어 신호에 응답하여 인에이블되거나 또는 디세이블되고, 인에이블될 때 상기 논리 신호를 상기 플래그 신호로서 출력하는 출력 버퍼를 포함하는 것을 특징으로 하는 반도체 메모리 장치.
  9. 제8항에 있어서,
    상기 논리 신호에 응답하여 모드 제어 신호를 출력하여 내부 회로의 동작 모 드를 결정하는 스탠바이 모드 제어부를 더 구비하는 것을 특징으로 하는 반도체 메모리 장치.
  10. 제8항에 있어서,
    상기 OR 게이트는 상기 제1 내지 제3 비교 신호들 중 적어도 하나가 인에이블될 때 상기 논리 신호를 인에이블시키고,
    상기 스탠바이 모드 제어부는 상기 논리 신호가 인에이블될 때 상기 모드 제어 신호를 인에이블시켜 상기 내부 회로가 스탠바이 모드로 진입하도록 제어하는 것을 특징으로 하는 반도체 메모리 장치.
  11. 제8항에 있어서,
    상기 논리 신호에 응답하여 상기 제1 내지 제3 비교 신호들을 저장하는 오버-스트레스 상태 레지스터를 더 구비하는 것을 특징으로 하는 반도체 메모리 장치.
  12. 커맨드 신호와 제1 어드레스 신호에 응답하여, 메모리 클럭 신호, 외부 전압, 및 온도 중 어느 하나가 설정된 조건을 벗어나는지의 여부를 판단하고, 그 판단 결과에 따라 플래그 신호를 출력하는 반도체 메모리 장치; 및
    상기 메모리 클럭 신호, 상기 커맨드 신호, 및 상기 제1 어드레스 신호를 출력하고, 상기 플래그 신호에 응답하여 상기 반도체 메모리 장치가 오버-스트레스 상태인지의 여부를 판단하는 메모리 컨트롤러를 포함하는 것을 특징으로 하는 반도 체 메모리 시스템.
  13. 제12항에 있어서, 상기 반도체 메모리 장치는,
    검출 제어 신호에 응답하여 인에이블되거나 또는 디세이블되고, 인에이블될 때 상기 메모리 클럭 신호, 상기 외부 전압, 및 상기 온도 중 어느 하나가 설정된 조건을 벗어나는지의 여부를 판단하고, 그 판단 결과에 따라 플래그 신호를 출력하는 오버-스트레스 검출부; 및
    상기 커맨드 신호와 상기 제1 어드레스 신호에 응답하여 상기 검출 제어 신호를 발생하는 MRS 디코더를 구비하는 것을 특징으로 하는 반도체 메모리 시스템.
  14. 제13항에 있어서,
    상기 메모리 컨트롤러는 상기 커맨드 신호와 제2 어드레스 신호를 더 출력하고,
    상기 MRS 디코더는 상기 커맨드 신호와 상기 제2 어드레스 신호에 응답하여 리셋 제어 신호를 더 출력하고,
    상기 오버-스트레스 검출부는 상기 리셋 제어 신호에 응답하여 리셋되는 것을 특징으로 하는 반도체 메모리 시스템.
  15. 제14항에 있어서,
    상기 오버-스트레스 검출부는 상기 메모리 클럭 신호, 상기 외부 전압, 및 상기 온도 중 어느 하나가 상기 설정된 조건을 벗어날 때, 상기 플래그 신호를 인에이블시키는 것을 특징으로 하는 반도체 메모리 시스템.
  16. 제14항에 있어서, 상기 오버-스트레스 검출부는,
    상기 메모리 클럭 신호의 주파수를 제1 기준 값에 비교하고, 그 비교 결과에 따라 제1 비교 신호를 출력하는 제1 오버-스트레스 검출부;
    상기 외부 전압의 레벨을 제2 기준 값에 비교하고, 그 비교 결과에 따라 제2 비교 신호를 출력하는 제2 오버-스트레스 검출부;
    상기 반도체 메모리 장치의 온도를 측정하고, 그 측정값을 제3 기준 값에 비교하고, 그 비교 결과에 따라 제3 비교 신호를 출력하는 제3 오버-스트레스 검출부; 및
    상기 제1 내지 제3 비교 신호들에 응답하여 상기 플래그 신호를 출력하는 논리 회로를 포함하는 것을 특징으로 하는 반도체 메모리 시스템.
  17. 제16항에 있어서, 상기 제1 오버-스트레스 검출부는,
    상기 제1 기준 값을 저장하는 제1 퓨즈 회로;
    카운팅 제어 신호에 응답하여 초기화되고, 상기 메모리 클럭 신호의 사이클 수를 설정된 시간 동안 카운팅하여 그 카운팅 값을 누적시키고, 누적된 카운팅 값을 출력하는 카운터;
    상기 검출 제어 신호에 응답하여 상기 제1 퓨즈 회로로부터 수신되는 상기 제1 기준 값과 상기 누적된 카운팅 값을 비교하고, 그 비교 결과에 따라 상기 제1 비교 신호를 출력하고, 상기 리셋 제어 신호에 응답하여 리셋되는 제1 비교기;
    상기 검출 제어 신호에 응답하여 상기 제1 비교 신호를 래치하여 저장하고, 상기 리셋 제어 신호에 응답하여 리셋되는 제1 래치부; 및
    상기 리셋 제어 신호에 응답하여 상기 카운팅 제어 신호를 출력하는 링 오실레이터를 포함하는 것을 특징으로 하는 반도체 메모리 시스템.
  18. 제16항에 있어서, 상기 제2 오버-스트레스 검출부는,
    상기 제2 기준 값을 저장하는 제2 퓨즈 회로;
    상기 외부 전압에 기초하여 내부 전압을 발생하는 내부 전압 발생기;
    상기 검출 제어 신호에 응답하여 상기 제2 기준 값과 상기 내부 전압의 레벨을 비교하고, 그 비교 결과에 따라 상기 제2 비교 신호를 출력하고, 상기 리셋 제어 신호에 응답하여 리셋되는 제2 비교기; 및
    상기 검출 제어 신호에 응답하여 상기 제2 비교 신호를 래치하여 저장하고, 상기 리셋 제어 신호에 응답하여 리셋되는 제2 래치부를 포함하는 것을 특징으로 하는 반도체 메모리 시스템.
  19. 제16항에 있어서, 제3 오버-스트레스 검출부는,
    상기 제3 기준 값을 저장하는 제3 퓨즈 회로;
    상기 반도체 메모리 장치의 온도를 측정하고, 그 측정값을 출력하는 온도 센 서;
    상기 검출 제어 신호에 응답하여 상기 측정값과 상기 제3 기준 값을 비교하고, 그 비교 결과에 따라 상기 제3 비교 신호를 출력하고, 상기 리셋 제어 신호에 응답하여 리셋되는 제3 비교기; 및
    상기 검출 제어 신호에 응답하여 상기 제3 비교 신호를 래치하여 저장하고, 상기 리셋 제어 신호에 응답하여 리셋되는 제3 래치부를 포함하는 것을 특징으로 하는 반도체 메모리 시스템.
  20. 제16항에 있어서, 상기 논리 회로는,
    상기 제1 내지 제3 비교 신호들에 응답하여 논리 신호를 출력하는 OR 게이트; 및
    상기 검출 제어 신호에 응답하여 인에이블되거나 또는 디세이블되고, 인에이블될 때 상기 논리 신호를 상기 플래그 신호로서 출력하는 출력 버퍼를 포함하는 것을 특징으로 하는 반도체 메모리 시스템.
  21. 제20항에 있어서,
    상기 논리 신호에 응답하여 모드 제어 신호를 출력하여 내부 회로의 동작 모드를 결정하는 스탠바이 모드 제어부를 더 구비하는 것을 특징으로 하는 반도체 메모리 시스템.
  22. 제20항에 있어서,
    상기 OR 게이트는 상기 제1 내지 제3 비교 신호들 중 적어도 하나가 인에이블될 때 상기 논리 신호를 인에이블시키고,
    상기 스탠바이 모드 제어부는 상기 논리 신호가 인에이블될 때 상기 모드 제어 신호를 인에이블시켜 상기 내부 회로가 스탠바이 모드로 진입하도록 제어하는 것을 특징으로 하는 반도체 메모리 시스템.
  23. 제20항에 있어서,
    상기 논리 신호에 응답하여 상기 제1 내지 제3 비교 신호들을 저장하는 오버-스트레스 상태 레지스터; 및
    오버-스트레스 제어 신호들에 응답하여 내부 회로에 동작 제어 신호들을 출력하여, 상기 내부 회로가 상기 내부 전압과 상기 온도 중 설정된 조건을 벗어난 어느 하나를 상기 설정된 조건 범위내로 조절하도록 제어하는 제어부를 더 구비하는 것을 특징으로 하는 반도체 메모리 시스템.
  24. 제23항에 있어서,
    상기 메모리 컨트롤러는 상기 플래그 신호에 응답하여 상기 커맨드 신호와 제3 어드레스 신호를 출력하고, 상태 정보 신호에 응답하여 상기 커맨드 신호와, 제4 및 제5 어드레스 신호들 중 어느 하나를 출력하거나 또는 상기 메모리 클럭 신호의 주파수를 변경하고,
    상기 MRS 디코더는 상기 커맨드 신호와 상기 제3 어드레스 신호에 응답하여 레지스터 제어 신호를 출력하고, 상기 커맨드 신호와 상기 제4 내지 제6 어드레스 신호들 중 수신되는 어느 하나에 응답하여 상기 오버-스트레스 제어 신호들을 출력하고,
    상기 오버-스트레스 상태 레지스터는 상기 레지스터 제어 신호에 응답하여 저장된 상기 제1 내지 제3 비교 신호들을 상기 상태 정보 신호로서 상기 메모리 컨트롤러에 출력하는 것을 특징으로 하는 반도체 메모리 시스템.
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Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7760566B2 (en) 2007-02-02 2010-07-20 Samsung Electronics Co., Ltd. Semiconductor memory device for preventing supply of excess specific stress item and test method thereof
US8046634B2 (en) 2006-11-06 2011-10-25 Samsung Electronics Co., Ltd. Integrated circuit card with condition detector
US9559695B2 (en) 2013-12-30 2017-01-31 SK Hynix Inc. Data transmission circuit
US9590627B2 (en) 2013-12-10 2017-03-07 SK Hynix Inc. Operation mode setting circuit of semiconductor apparatus and data processing system using the same

Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8046634B2 (en) 2006-11-06 2011-10-25 Samsung Electronics Co., Ltd. Integrated circuit card with condition detector
US7760566B2 (en) 2007-02-02 2010-07-20 Samsung Electronics Co., Ltd. Semiconductor memory device for preventing supply of excess specific stress item and test method thereof
US9590627B2 (en) 2013-12-10 2017-03-07 SK Hynix Inc. Operation mode setting circuit of semiconductor apparatus and data processing system using the same
US9559695B2 (en) 2013-12-30 2017-01-31 SK Hynix Inc. Data transmission circuit
US9838014B2 (en) 2013-12-30 2017-12-05 SK Hynix Inc. Data transmission circuit

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