KR20060000568A - 딜레이 조절회로 - Google Patents
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Abstract
본 발명은 반도체 소자의 딜레이 회로에 관한 것으로, 특히 테스트 모드에서 제어신호를 사용하여 딜레이 시간을 임의로 조절할 수 있는 딜레이 조정회로에 관한 것이다.
본 발명의 실시예인 반도체 소자의 딜레이 조절회로에 있어서, 제 1제어신호에 의해 상기 입력신호를 선택적으로 출력하는 제 1스위치부; 상기 제 1스위치부를 통해 입력 신호를 수신하는 제 1딜레이부와 제 2딜레이부; 상기 제 1제어신호에 의해 상기 제 1딜레이부와 상기 제 2딜레이부의 출력신호를 선택적으로 출력노드로 전송하는 제 2스위치부를 구비하며, 상기 제 1딜레이부는 고정된 딜레이 시간을 갖으며, 상기 제 2딜레이부는 입력되는 제 2제어신호와 제 3제어신호의 펄스 주기에 의해 딜레이 시간이 조절되는 것을 특징으로 한다.
Description
도 1은 종래의 일반적인 딜레이 회로를 도시한다.
도 2는 본 발명에 따른 딜레이 조절회로의 블록 구성도를 도시한다.
도 3은 도 2의 제 1딜레이 조절부를 도시한다.
도 4는 도 2의 제 2딜레이 조절부를 도시한다.
도 5는 본 발명의 딜레이 조절회로의 동작에 따른 파형도를 도시한다.
도 6는 본 발명의 따른 딜레이 조절회로의 동작에 따른 세부 파형도를 도시한다
-도면의 주요 부분에 대한 부호의 설명-
221: 제 1딜레이 조절부
222: 제 2딜레이 조절부
본 발명은 반도체 소자의 딜레이 회로에 관한 것으로, 특히 테스트 모드에서 제어신호를 사용하여 딜레이 시간을 임의로 조절할 수 있는 딜레이 회로에 관한 것이다.
도 1은 종래의 딜레이 회로를 나타낸다.
도시된 바와 같이 입력신호는 딜레이 회로(100)를 거쳐 소정시간 딜레이된 신호를 출력한다.
일반적으로 종래의 딜레이 회로(100)는 복수개의 인버터로 구성된 인버터체인이나 캐패시터 또는 버퍼등을 사용하여 고정된 딜레이 시간을 갖도록 구성된다.
그러나 종래의 경우 공정상의 오차등으로 인하여 초기 설정된 딜레이 시간이 변동될수 있으며, 공정상의 문제없이 원하는 딜레이 시간을 얻었다고 하더라도, 다른 여러가지 특성을 고려하기 위해 딜레이의 시간을 변화시키고자 하는 경우 제약을 받았다.
위와 같은 문제점을 해결하기 위해서 종래의 경우 공지의 기술인 FIB(Focused Ion Beam)방식을 사용하여 딜레이 시간을 조절해 왔다.
그러나 FIB방식을 사용할 경우, 패키지 상태에 있는 반도체 소자의 딜레이 시간 조정에 있어 패키지를 제거후 메탈 옵션을 수정해야 하는 공정상의 어려움이 있다.
본 발명은 전술한 문제점을 해결하기 위하여 제안된 것으로, 딜레이 시간을 조절할 수 있는 딜레이 회로를 제공한다.
특히, 본 발명은 테스트 모드에서 제어신호를 이용해 딜레이 시간 조절이 가능한 딜레이 회로를 제공한다.
반도체 소자의 딜레이 조절회로에 있어서, 제 1제어신호에 의해 상기 입력신호를 선택적으로 출력하는 제 1스위치부; 상기 제 1스위치부를 통해 입력 신호를 수신하는 제 1딜레이부와 제 2딜레이부; 상기 제 1제어신호에 의해 상기 제 1딜레이부와 상기 제 2딜레이부의 출력신호를 선택적으로 출력노드로 전송하는 제 2스위치부를 구비하며, 상기 제 1딜레이부는 고정된 딜레이 시간을 갖으며, 상기 제 2딜레이부는 입력되는 제 2제어신호와 제 3제어신호의 펄스 주기에 의해 딜레이 시간이 조절되며, 상기 제 2딜레이부는 상기 제 2제어신호와 상기 입력신호를 수신하는 제 1딜레이 조정부; 상기 제 3제어신호와 상기 입력신호를 수신하는 제 2딜레이 조정부; 상기 제 1딜레이 조정부와 상기 제 2딜레이 조정부의 출력신호를 수신하는 버퍼부; 상기 버퍼부의 출력신호를 홀딩후 상기 제 2스위치부로 전송하는 제 1인버터와 제 2인버터로 구성된 제 1래치수단을 구비하며, 상기 입력신호의 펄스가 하이레벨에서 로우상태로 천이되는 순간부터 하이레벨을 유지하던 상기 제 2제어신호가 로우상태로 천이되는 순간까지의 시간동안 상기 제 1딜레이 조정부에 의해 상기 입력신호가 딜레이 되며, 로우상태로 천이된 상기 입력신호가 하이레벨로 천이되는 순간부터 하이레벨을 유지하던 상기 제 3제어신호가 로우레벨로 천이되는 순간까지의 시간동안 상기 제 2딜레이 조정부에 의해 상기 입력신호가 딜레이 되는 것을 특징으로 한다.
(실시예)
이하, 도면을 참조하여 본 발명의 실시예에 대하여 보다 구체적으로 설명하기로 한다.
도 2는 본 발명에 따른 반도체 소자의 딜레이 조절회로를 도시한다.
본 발명의 딜레이 조절회로에 사용되는 제 1제어신호(tm1)은 외부에서 인가되는 테스트 모드 진입신호이고, 제 2제어신호(tm2_r)와 제 3제어신호(tm2_f)는 외부에서 인가되는 딜레이 시간 조절을 위한 신호이다.
본 발명의 딜레이 조절회로는 제 1제어신호(tm1)에 의해 입력신호(in)를 선택적으로 출력하는 제 1스위치부(200)와 상기 제 1스위치부의 출력신호를 각각 수신하는 제 1딜레이부(210)와 제 2딜레이부(220), 제 1제어신호(tm1)에 의해 제 1딜레이부(210)와 제 2딜레이부(220)의 출력신호(out)를 선택적으로 출력노드로 전송하는 제 2스위치부(230)를 구비한다.
제 1스위치부(200)는 트랜스미션 게이트(201, 202)와 인버터(203)로 구성된다.
제 1딜레이부(210)는 고정된 딜레이 시간을 갖으며 종래의 딜레이 회로와 동일하게 구성한다.
제 2딜레이부(220)는 제 2제어신호(tm2_r)와 제 1스위치부(200)의 출력신호(in)를 수신하는 제 1딜레이 조절부(221)와 제 3제어신호(tm2_r)와 제 1스위치부(200)의 출력신호(in)를 수신하는 제 2딜레이 조절부(222)와 제 1딜레이 조절부(221)와 제 2딜레이 조절부(222)의 출력신호를 수신하는 CMOS형 버퍼(240)와 CMOS형 버퍼(240)의 출력신호를 홀딩후 제 2스위치부(230)로 전송하는 래치(251, 252)로 구성된다.
CMOS형 버퍼(240)는 전원전압과 접지사이에 PMOS트랜지스터(241)와 NMOS트랜 지스터(242)로 구성되며, PMOS트랜지스터(241)의 게이트로 제 1딜레이 조절부(221)의 출력신호를 수신하며, NMOS트랜지스터(242)의 게이트로 제 2딜레이 조절부(222)의 출력신호를 수신하며, PMOS트랜지스터와 NMOS트랜지스터의 접속노드를 출력노드로 한다.
제 1딜레이 조절부(221)는 도 3에 도시된 바와 같이, 제 1스위치부(200)의 출력신호(in)를 수신하는 제 3딜레이부(300)와 제 3딜레이부(300)의 출력신호를 수신하여 홀딩하는 제 1낸드게이트(311)와 제 2낸드게이트(312)로 구성된 래치(310)와 래치(310)의 출력을 수신하는 인버터(320)와 인버터(320)의 출력신호를 수신하는 제 4딜레이부를 구비한다.
제 3딜레이부(300)는 제 1스위치부(200)의 출력신호(in)를 각각 수신하는 인버터(301)와 제 5딜레이부(302), 인버터(301)와 제 5딜레이부(302)의 출력신호를 수신하여 래치(310)로 전송하는 제 3낸드게이트(303)로 구성된다.
제 4딜레이부(330)는 인버터(320)의 출력신호와, 인버터(331)와 제 6딜레이부(332)를 통과한 인버터(320)의 출력신호를 수신하는 제 4낸드게이트(323)로 구성된다.
제 1낸드게이트(311)는 제 3낸드게이트(303)의 출력신호와 제 2낸드게이트(312)의 출력신호를 수신하여 인버터(320)로 전송하고 제 2낸드게이트(312) 제 2제어신호(tm2_r)와 제 1낸드게이트(311)의 출력신호를 수신한다.
제 2딜레이 조절부(222)는 도 4에 도시된 바와 같이, 제 1스위치부(200)의 출력신호(in)를 수신하는 제 7딜레이부(400)와 제 7딜레이부(400)의 출력신호를 수신하여 홀딩하는 제 5낸드게이트(411)와 제 6낸드게이트(412)로 구성된 래치(410)와 래치(410)의 출력신호를 수신하는 인버터(420)와, 인버터(420)의 출력신호를 수신하는 제 8딜레이부(430)와 제 8딜레이부(430)의 출력신호를 수신하는 인버터(440)로 구성된다.
제 7딜레이부(400)는 제 1스위치부(200)의 출력신호(in)와 인버터(401)와 제 9딜레이부(402)를 통과한 제 1스위치부(200)의 출력신호(in)를 수신하는 제 7낸드게이트(403)로 구성된다.
제 8딜레이부(430)는 인버터(420)의 출력신호와, 인버터(431)와 제 10딜레이부(432)를 통과한 인버터(420)의 출력신호를 수신하는 제 8낸드게이트(433)로 구성된다.
제 5낸드게이트(411)는 제 7낸드게이트(403)의 출력신호와 제 6낸드게이트(412)의 출력신호를 수신하여 인버터(420)로 전송하고 제 6낸드게이트(412)는 제 2제어신호(tm2_r)와 제 5낸드게이트(411)의 출력신호를 수신한다.
이하, 도 5를 참조하여 본 발명에 따른 딜레이 조절회로의 동작을 설명한다.
제 1제어신호(tm1)가 하이레벨이면 입력신호(in)는 제 1스위치부(200)를 통해 제 1딜레이부(210)로 전송되어 도 5의 B구간 만큼의 고정된 딜레이 시간을 갖고 제 2스위치부(230)를 통해 출력된다.
제 1제어신호(tm1)가 로우레벨이면 테스트 모드로 진입하며, 이때, 입력신호(in)는 제 1스위치부(200)를 통해 제 2딜레이부(210)로 전송되어 제 2제어신호(tm2_r)와 제 3제어신호(tm2_f)의 펄스 주기에 따라 가변된 딜레이 시간을 갖고 제 2스위치부(230)를 통해 출력한다.
입력신호(in)의 펄스가 하이레벨에서 로우레벨로 천이되는 순간부터 하이레벨을 유지하던 제 2제어신호(tm2_r)가 로우레벨로 천이되는 순간까지 제 1 딜레이 조절부(221)를 구동시켜 입력신호를 도 5의 A구간 만큼 딜레이 시킨다.
입력신호(in)가 로우레벨에서 다시 하이레벨로 천이되는 순간부터 하이레벨 을 유지하던 제 3제어신호(tm2_f)가 로우레벨로 천이되는 순간까지 제 2딜레이 조절부(222)를 구동시켜 입력신호를 도 5의 A'구간 만큼 딜레이시킨다.
만약, 입력신호(in)의 모양을 그대로 유지한 상태로 딜레이 시간만 조절하려면, 제 2제어신호(tm2_r)와 제 3제어신호(tm2_f)의 펄스주기를 동일하게 한다.
도 6은 본 발명의 딜레이 조절회로의 동작에 따른 각노드의 파형을 도시한다.
도 6에서 node1은 도 3에 도시된 제 3딜레이부(300)와 래치(310)의 접속노드이며, node2는 도 3에 도시된 인버터(320)와 제 4딜레이부(330)의 접속노드이며, node3은 도 4에 도시된 제 7딜레이부(400)와 래치(410)접속노드이며, node4는 도 4에 도시된 인버터(420)와 제 8딜레이부(430)의 접속노드이며, a와 b는 각각 도 2에 도시된 제 1딜레이 조절부(221)와 제 3딜레이 조절부(222)의 출력신호이다.
도시된 바와 같이, 하이레벨인 입력신호(in)가 로우레벨로 떨어지는 순간 node1에서 로우 펄스가 발생하며, 입력신호(in)가 로우레벨에서 하이레벨로 다시 올라가는 순간 node3에서 로우 펄스가 발생한다.
또한, 입력신호(in)가 로우레벨로 떨어지는 순간부터 원하는 딜레이 시간 만큼 후에 제 2제어신호(tm2_r)에 로우펄스를 주며, 입력신호(in)가 하이레벨로 다시 변하는 순간부터 원하는 딜레이 시간 만큼 후에 제 3제어신호(tm2_f)에 로우 펄스를 인가한다.
그러면, node2와 node4에 나타난 펄스의 라이징 에지를 캐치하여 a와 b가 각각 도 2에 도시된 CMOS형 버퍼를 구동하여 원하는 출력신호(out)를 얻는다.
다음, 종래의 회로와 본 발명 회로의 차이점을 살펴본후, 본 발명 회로의 우수성에 대하여 설명하기로 한다.
먼저, 도 1에 도시된 종래의 회로는 고정된 딜레이 시간을 갖는 딜레이 회로(100)를 구비하고 있는 반면에, 도 2의 본 발명회로는 고정된 딜레이 시간을 갖는 딜레이 회로 이외에, 딜레이 시간을 조절할 수 있는 딜레이부(220)를 더 구비하였다.
이러한 차이점으로 인하여 본 발명의 회로는 제어신호를 이용하여 임의의 딜레이 시간을 구현해 볼 수 있다.
이상에서 알 수 있는 바와 같이, 본 발명에 따른 딜레이 조절회로를 사용하는 경우, 제어신호에 의해 임의의 딜레이 시간을 시험해 볼 수 있게 함으로써, 종래의 딜레이 시간 조절을 위한 FIB작업에 소모되는 비용과 시간을 줄일 수 있다.
Claims (8)
- 반도체 소자의 딜레이 조절회로에 있어서,제 1제어신호에 의해 상기 입력신호를 선택적으로 출력하는 제 1스위치부;상기 제 1스위치부를 통해 입력 신호를 수신하는 제 1딜레이부와 제 2딜레이부;상기 제 1제어신호에 의해 상기 제 1딜레이부와 상기 제 2딜레이부의 출력신호를 선택적으로 출력노드로 전송하는 제 2스위치부를 구비하며,상기 제 1딜레이부는 고정된 딜레이 시간을 갖으며,상기 제 2딜레이부는 입력되는 제 2제어신호와 제 3제어신호의 펄스 주기에 의해 딜레이 시간이 조절되는 것을 특징으로 하는 딜레이 조절회로.
- 제 1항에 있어서,상기 제 2딜레이부는상기 제 2제어신호와 상기 입력신호를 수신하는 제 1딜레이 조절부;상기 제 3제어신호와 상기 입력신호를 수신하는 제 2딜레이 조절부;상기 제 1딜레이 조절부와 상기 제 2딜레이 조절부의 출력신호를 수신하는 CMOS형 버퍼;상기 CMOS형 버퍼의 출력신호를 홀딩후 상기 제 2스위치부로 전송하는 제 1인버터와 제 2인버터로 구성된 제 1래치를 구비하며,상기 입력신호의 펄스가 하이레벨에서 로우상태로 천이되는 순간부터 하이레벨을 유지하던 상기 제 2제어신호가 로우상태로 천이되는 순간까지의 시간동안 상기 제 1딜레이 조절부에 의해 상기 입력신호가 딜레이 되며,상기 로우상태로 천이된 상기 입력신호가 하이레벨로 천이되는 순간부터 하이레벨을 유지하던 상기 제 3제어신호가 로우레벨로 천이되는 순간까지의 시간동안 상기 제 2딜레이 조절부에 의해 상기 입력신호가 딜레이 되는 것을 특징으로 하는 딜레이 조절회로.
- 제 2항에 있어서,상기 제 1딜레이 조절부는상기 입력신호를 수신하는 제 3딜레이부;상기 제 3딜레이부의 출력신호와 상기 제 2제어신호를 수신하여 홀딩하는 제 1낸드게이트와 제 2낸드게이트로 구성된 제 2래치;상기 제 2래치수단의 출력신호를 수신하는 제 3인버터;상기 제 3인버터의 출력신호를 수신하여 상기 CMOS형 버퍼로 출력신호를 전송하는 제 4딜레이부를 구비하는 것을 특징으로 하는 딜레이 조절회로.
- 제 3항에 있어서,상기 제 3딜레이부는 상기 입력신호를 각각 수신하는 제 4인버터와 제 5딜레이부와 상기 제 4인버터와 상기 제 5딜레이부의 출력신호를 수신하여 출력하는 제 3낸드게이트로 구성되며,상기 제 4딜레이부는 상기 제 3인버터의 출력신호와 제 5인버터와 제 6딜레이부를 통과한 상기 제 3인버터의 출력신호를 수신하는 제 4낸드게이트로 구성되며,상기 제 1낸드게이트는 상기 제 3낸드게이트의 출력신호와 상기 제 2낸드게이트의 출력신호를 수신하여 상기 제 3인버터로 전송하고 상기 제 2낸드게이트는 상기 제 2제어신호와 상기 제 1낸드게이트의 출력신호를 수신하는 것을 특징으로 하는 딜레이 조절회로.
- 제 2항 있어서,상기 제 2딜레이 조절부는상기 입력신호를 수신하는 제 7딜레이부;상기 제 7딜레이부의 출력신호와 상기 제 3제어신호를 수신하여 홀딩하는 제 5낸드게이트와 제 6낸드게이트로 구성된 제 3래치수단;상기 제 3래치수단의 출력신호를 수신하는 제 6인버터;상기 제 6인버터의 출력신호를 수신하여 상기 CMOS형 버퍼로 출력신호를 전송하는 제 8딜레이부;상기 제 8딜레이부의 출력신호를 수신하는 제 7인버터를 구비하는 것을 특징으로 하는 딜레이 조절회로.
- 제 5항에 있어,상기 제 7딜레이부는 상기 입력신호와 제 8인버터와 제 9딜레이부를 통과한 신호를 수신하는 제 7낸드게이트로 구성되며,상기 제 8딜레이부는 상기 제 6인버터의 출력신호와 제 9인버터와 제 10딜레이부를 통과한 상기 제 6인버터의 출력신호를 수신하는 제 8낸드게이트로 구성되며,상기 제 5낸드게이트는 상기 제 7낸드게이트의 출력신호와 상기 제 6낸드게이트의 출력신호를 수신하여 상기 제 6인버터로 전송하고, 상기 제 6낸드게이트는 상기 제 3제어신호와 상기 제 5낸드게이트의 출력신호를 수신하는 것을 특징으로 하는 딜레이 조절회로.
- 제 2항에 있어서,상기 CMOS형 버퍼는 전원전압과 접지사이에 PMOS트랜지스터와 NMOS트랜지스터로 구성되며,상기 PMOS트랜지스터의 게이트로 상기 제 1딜레이조정부의 출력신호를 수신하며,상기 NMOS트랜지스터의 게이트로 상기 제 2딜레이 조정부의 출력신호를 수신하며,상기 PMOS트랜지스터와 NMOS트랜지스터의 접속노드를 출력노드로 하는 것을 특징으로 하는 딜레이 조절회로.
- 제 1항에 있어서,상기 제 1스위치부와 상기 제 2스위치부는트랜스미션 게이트로 구성되며,상기 인에이블 상태의 제 1제어신호가 입력되면, 상기 제 1스위치부는 상기 제 2딜레이부로 입력신호를 전송하며, 상기 제 2스위치부는 제 2딜레이부의 출력신호를 상기 출력노드로 전송하며,상기 디스에이블 상태의 제 1제어신호가 입력되며, 상기 제 1스위치부는 상기 제 1딜레이부로 입력신호를 전송하며, 상기 제 2스위치부는 제 1딜레이부의 출력신호를 상기 출력노드로 전송하는 것을 특징으로 하는 딜레이 조절회로.
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2004
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