KR20050118464A - Method of estimating reliability of barrier metal layer in metal wiring - Google Patents
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Abstract
본 발명은 반도체 집적 회로 장치에서 금속배선의 배리어 메탈층 신뢰성 평가 방법에 관한 것으로, 제1 내지 제n 테스트 웨이퍼들 각각의 전체 다이에 골고루 분포되도록 하부 금속배선에 상부 금속배선이 연결되는 고립 형태의 테스트 소자들을 형성하되, 하부 금속배선과 상부 금속배선 사이의 배리어 메탈층 증착 공정을 MiPVD 방식을 적용하며, MiPVD 방식의 제1 공정으로는 배리어 메탈층을 증착하고, MiPVD 방식의 제2 공정으로는 제1 내지 제n 테스트 웨이퍼들 각각에 공정 시간을 점차 증가시키면서 다마신 패턴 저면의 배리어 메탈층을 선택적으로 식각하고, 이에 따라 제2 증착 공정의 시간이 다르게 적용된 제1 내지 제n 테스트 웨이퍼에 형성된 테스트 소자들의 비아 콘택 저항 값을 측정하고 저항 값의 분포를 조사하여 어떤 공정 시간을 적용했을 때가 다마신 패턴 저면의 배리어 메탈층이 테스트 웨이퍼 전체 다이에서 균일하게 제거되었는지를 확인할 수 있으므로, 확인된 적절한 공정 시간을 실제 웨이퍼에 금속배선 형성 공정에 적용시켜 금속배선의 전기적 특성 및 신뢰성을 향상시킬 수 있다. The present invention relates to a method for evaluating barrier metal layer reliability of a metal interconnection in a semiconductor integrated circuit device, wherein the upper metal interconnection is connected to the lower metal interconnection so as to be evenly distributed on the entire die of each of the first to nth test wafers. The test devices are formed, but the barrier metal layer deposition process between the lower metal interconnection and the upper metal interconnection is performed using the MiPVD method. The first process of the MiPVD method deposits the barrier metal layer, and the second process of the MiPVD method is performed. Selectively etching the barrier metal layer on the bottom of the damascene pattern while gradually increasing the process time on each of the first to nth test wafers, and thus forming the first to nth test wafers having different times of the second deposition process. By measuring the via contact resistance values of the test devices and examining the distribution of resistance values, Since the barrier metal layer on the bottom of the damascene pattern is uniformly removed from the entire die of the test wafer, it is possible to improve the electrical characteristics and reliability of the metallization by applying the identified appropriate process time to the metallization process on the actual wafer. have.
Description
본 발명은 반도체 집적 회로 장치에서 금속배선의 배리어 메탈층 신뢰성 평가 방법에 관한 것으로, 특히 다마신 패턴에 배리어 메탈층을 증착한 후 다마신 패턴 저면의 배리어 메탈층을 리스퍼터링(resputtering)시켜 저면에만 배리어 메탈층을 식각하는 MiPVD(Modified ionized PVD) 방식을 적용할 때, 테스트 소자들을 통해 웨이퍼 전체 다이에 배리어 메탈층이 균일하게 제거되는 조건을 파악하여 실제금속배선 형성 공정에 적용시키므로, 금속배선의 전기적 특성 및 신뢰성을 향상시킬 수 있는 금속배선의 배리어 메탈층 신뢰성 평가 방법에 관한 것이다. BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a method for evaluating barrier metal layer reliability of metal wiring in a semiconductor integrated circuit device. When applying the modified ionized PVD (MiPVD) method to etch the barrier metal layer, the test elements identify the condition that the barrier metal layer is uniformly removed from the entire die of the wafer and apply it to the actual metal wiring formation process. The present invention relates to a method for evaluating barrier metal layer reliability of a metal wiring, which can improve electrical characteristics and reliability.
일반적으로, 반도체 집적 회로 장치에서 금속배선은 형성 재료로 전도성이 우수한 구리가 사용되고 있는 추세이며, 이에 따라 다마신 공정이 널리 적용되고 있다. 구리는 전도성이 우수한 반면 구리 이온의 외부 확산 특성으로 배리어 메탈층의 적용이 필수적이다. 배리어 메탈층은 화학기상증착(CVD) 방식, 물리기상증착(PVD) 방식, 단원자층증착(ALD) 방식 등 여러 가지 증착 방식으로 형성할 수 있는데, 증착 방식 중에 이온화된 물리기상증착(ionized PVD) 방식은 매우 우수한 직진성으로 인한 높은 비아 콘택 저항과 취약한 저면 측벽 커버리지(bottom sidewall coverage)를 보인다. 이를 개선시키기 위해 iPVD 방식을 변경한 2-스텝(2-step) 증착 방식인 MiPVD(Modified ionized PVD) 방식이 개발되었다. MiPVD 방식은 제1 스텝(first step)에서 iPVD 방식으로 배리어 메탈층을 증착하고, 제2 스텝(second step)에서 증착 전력을 낮추고 기판에 RF 바이어스를 인가하여 배리어 메탈층의 네트 식각(net etch)이 일어나게 하는 방식이다. 그러나, 제1 스텝의 증착 조건과 달리 제2 스텝의 식각 조건은 증착 전력을 매우 낮추기 때문에 웨이퍼 전체 다이에서의 균일도(uniformity)가 상당히 틀어질 수 있다. 이로 인하여 웨이퍼 내의 다이 위치에 따라 다마신 패턴 저면에 배리어 메탈층이 존재하기도 하고 존재하지 않기도 하는 현상이 발생할 수 있다. 결국 이러한 현상은 소자의 수율에 직접적인 영향을 미치게 된다.In general, in the semiconductor integrated circuit device, the metal wiring has a tendency to use copper having excellent conductivity as a forming material, and thus the damascene process is widely applied. While copper has excellent conductivity, it is essential to apply a barrier metal layer due to the external diffusion of copper ions. The barrier metal layer may be formed by various deposition methods such as chemical vapor deposition (CVD), physical vapor deposition (PVD), monolayer deposition (ALD), and ionized physical vapor deposition (ionized PVD) during the deposition method. The method exhibits high via contact resistance and weak bottom sidewall coverage due to very good straightness. In order to improve this problem, a modified ionized PVD (MiPVD) method, which is a two-step deposition method in which the iPVD method is changed, has been developed. In the MiPVD method, the barrier metal layer is deposited by the iPVD method in the first step, the deposition power is lowered in the second step, and an RF bias is applied to the substrate to net etch the barrier metal layer. This is how it happens. However, unlike the deposition conditions of the first step, the etching conditions of the second step significantly lower the deposition power, so that the uniformity in the entire die of the wafer may be significantly different. As a result, a barrier metal layer may or may not exist on the bottom of the damascene pattern depending on the die position in the wafer. As a result, this phenomenon directly affects the yield of the device.
도 1은 배리어 메탈층의 면저항 값을 측정할 위치를 도시한 SiO2 웨이퍼의 평면도이고, 도 2는 도 1의 SiO2 웨이퍼 상에 MiPVD 방식의 제2 스텝의 식각 공정 시간을 증가시키면서 형성한 배리어 메탈층의 면저항 값을 49 포인트(point)에서 측정한 그래프이다.1 is a plan view of a SiO 2 wafer showing a position at which a sheet resistance value of a barrier metal layer is to be measured, and FIG. 2 is a barrier formed on the SiO 2 wafer of FIG. 1 while increasing the etching process time of the second step of the MiPVD method. The sheet resistance of the metal layer was measured at 49 points.
도 2의 그래프에서, 'MiPVD-etch1'은 MiPVD 방식에서 제2 스텝의 식각 공정 시간을 3초간 실시하여 도 1의 SiO2 웨이퍼(10)의 위치 순서에 따라 49 포인트에서 측정한 것이고, 마찬가지로 'MiPVD-etch2'는 5초간, 'MiPVD-etch3'은 7초간, 'MiPVD-etch4'는 10초간, 'MiPVD-etch5'는 12초간, 'MiPVD-etch6'은 15초간, 'MiPVD-etch7'은 30초간 실시하여 도 1의 SiO2 웨이퍼(10)의 위치 순서에 따라 49 포인트에서 측정한 것이다. 여기서 면저항 값은 배리어 메탈층의 두께와 1:1로 매치(match)시킬 수 있는 자료이며, 두께에 대한 불균일도를 나타낸다. 그래프에 나타난 바와 같이, 제2 스텝의 식각 공정 시간이 증가할 수록 매우 불균일한 면저항 값을 나타내며, 또한, SiO2 웨이퍼(10)의 위치 및 SiO2 웨이퍼(10)의 좌측 영역(A)과 우측 영역(B)에 따라 면저항 값이 달라지고 있다. 이러한 현상은 제2 스텝의 식각 공정 시간이 동일한 경우에도 웨이퍼 전체 다이에서 배리어 메탈층이 식각되는 정도가 다름을 알 수 있을 뿐만 아니라, 제2 스텝의 식각 공정 시간을 증가시키더라도 SiO2 웨이퍼(10)의 좌측 영역(A)은 배리어 메탈층의 식각량이 많아 면저항 값이 증가하는 반면 SiO2 웨이퍼(10)의 우측 영역(B)은 배리어 메탈층의 식각량이 적어 면저항 값이 낮은 상태로 거의 균일한 값임을 알 수 있다. 이와 같이, 동일한 공정 조건으로 제2 스텝의 식각 공정을 실시하더라도 웨이퍼 전체 다이에서 배리어 메탈층이 불균일하게 제거된다.In the graph of FIG. 2, 'MiPVD-etch1' is measured at 49 points according to the position order of the SiO 2 wafer 10 of FIG. 1 by performing the etching process time of the second step for 3 seconds in the MiPVD method. MiPVD-etch2 'for 5 seconds,' MiPVD-etch3 'for 7 seconds,' MiPVD-etch4 'for 10 seconds,' MiPVD-etch5 'for 12 seconds,' MiPVD-etch6 'for 15 seconds, and' MiPVD-etch7 'for The measurement was performed at 49 points according to the position order of the SiO 2 wafer 10 shown in FIG. Here, the sheet resistance value is a data that can be matched 1: 1 with the thickness of the barrier metal layer, and represents a nonuniformity with respect to the thickness. As shown in the graph, the more to the second step of the etching process time increase represents a very non-uniform sheet resistance, also, SiO 2 wafer 10 in position, and SiO 2, the left area (A) and the right side of the wafer 10 The sheet resistance value varies depending on the region B. This phenomenon can be seen that even when the etching process time of the second step is the same, the degree of barrier metal layer etching on the entire die of the wafer is different, and even if the etching process time of the second step is increased, the SiO 2 wafer 10 The left area A of) has a large amount of etching of the barrier metal layer, so that the sheet resistance value increases, while the right area B of the SiO 2 wafer 10 has a small etching amount of the barrier metal layer, so that the sheet resistance value is almost uniform. It can be seen that the value. As such, even when the etching process of the second step is performed under the same process conditions, the barrier metal layer is unevenly removed from the entire die of the wafer.
상기한 실험은 SiO2 웨이퍼의 평면에서 이루어졌지만, 실제 금속배선 공정에서 MiPVD 방식으로 진행되는 배리어 메탈층의 증착은 평판 웨이퍼와는 달리 패턴 웨이퍼에서 이루어지므로 매우 다른 형태로 진행된다. 즉, MiPVD 방식의 제2 스텝에서는 낮은 증착 전력으로 인해 메탈이 거의 이온화되지 않으므로 이온화된 Ar만이 좁은 다마신 패턴 내부로 들어가서 최종적으로 재증착/식각(redeposition/etch) 공정이 진행된다. MiPVD 방식으로 형성되는 배리어 메탈층은 웨이퍼 전체의 다마신 패턴 저면에서 두께가 불균일하게 될 수 있는데, 이를 정확하게 측정할 수 있는 방법이 없는 상태이다. 다시 말해서, MiPVD 방식은 패턴의 크기나 모양에 매우 의존적이 공정으로 평판 웨이퍼와는 달리 패턴 웨이퍼에서 매우 다른 양샹을 보이므로 패턴 웨이퍼 전체 다이에서 균일하게 신뢰성 있는 배리어 메탈층의 증착 공정 조건을 얻는 것이 매우 어려운 실정이다.Although the above experiment was performed in the plane of the SiO 2 wafer, the deposition of the barrier metal layer, which is performed in the MiPVD method in the actual metallization process, is performed in a pattern wafer unlike the flat wafer, and thus proceeds in a very different form. That is, in the second step of the MiPVD method, since the metal is hardly ionized due to the low deposition power, only ionized Ar enters into the narrow damascene pattern and finally a redeposition / etch process is performed. The barrier metal layer formed by the MiPVD method may have a non-uniform thickness at the bottom of the damascene pattern of the entire wafer, and there is no method to accurately measure the thickness. In other words, the MiPVD method is highly dependent on the size and shape of the pattern. Unlike the flat wafer, it shows a very different pattern on the pattern wafer. Therefore, it is necessary to obtain the deposition process conditions of the uniformly reliable barrier metal layer on the entire die of the pattern wafer. It is very difficult.
따라서, 본 발명은 금속배선 형성 공정에서 MiPVD 방식으로 배리어 메탈층을 형성할 때, 테스트 소자들을 통해 웨이퍼 전체 다이에 배리어 메탈층이 균일하게 제거되는 조건을 파악하여 실제 금속배선 형성 공정에 적용시키므로, 금속배선의 전기적 특성 및 신뢰성을 향상시킬 수 있는 금속배선의 배리어 메탈층 신뢰성 평가 방법을 제공함에 그 목적이 있다. Therefore, in the present invention, when the barrier metal layer is formed by the MiPVD method in the metal wire forming process, the condition of the barrier metal layer is uniformly removed from the entire die of the wafer through the test elements is applied to the actual metal wire forming process. An object of the present invention is to provide a method for evaluating barrier metal layer reliability of a metal wiring, which can improve electrical characteristics and reliability of the metal wiring.
이러한 목적을 달성하기 위한 본 발명의 측면에 따른 금속배선의 배리어 메탈층 신뢰성 평가 방법은 제1 테스트 웨이퍼 전체 다이에 골고루 분포되도록 하부 금속배선들을 형성하고, 상기 하부 금속배선들이 형성된 상기 제1 테스트 웨이퍼 상에 절연층을 형성하는 단계; 상기 하부 금속배선이 저면을 이루는 다마신 패턴들을 상기 절연층에 형성하는 단계; 상기 다마신 패턴들을 포함한 상기 절연층의 표면을 따라 제1 배리어 메탈층을 형성하는 단계; 상기 제1 배리어 메탈층 상에 산화층을 형성하는 단계; MiPVD 방식의 제1 공정으로 상기 산화층 상에 제2 배리어 메탈층을 형성한 후, MiPVD 방식의 제2 공정을 제1 시간 동안 실시하여 상기 다마신 패턴 저면의 상기 층들을 선택적으로 식각하는 단계; 상기 다마신 패턴들 내부를 금속으로 채운 후 화학적 기계적 연마 공정으로 상기 하부 금속배선과 연결되는 상부 금속배선을 다수개 형성하여 고립 형태의 제1 테스트 소자들을 형성하는 단계; 상기 제1 시간을 기준으로 제2 내지 제n 시간으로 공정 시간을 점차 증가시키면서 상기한 단계들을 통해 제2 내지 제n 테스트 웨이퍼들 각각에 제2 내지 제n 테스트 소자들 각각을 형성하는 단계; 상기 제1 내지 제n 테스트 소자들 각각의 비아 콘택 저항 값을 측정하고 저항 값의 분포를 조사하여 상기 제1 내지 제n 시간 중에 어느 시간부터 상기 다마신 패턴들 저면의 층들이 테스트 웨이퍼 전체 다이에서 균일하게 제거되었는지를 확인하는 단계를 포함한다.In accordance with an aspect of the present invention, a method for evaluating barrier metal layer reliability of a metal wire may include forming lower metal wires so that the first test wafer is evenly distributed over an entire die, and forming the lower metal wires on the first test wafer. Forming an insulating layer on the substrate; Forming damascene patterns of which the bottom metal wiring forms a bottom surface on the insulating layer; Forming a first barrier metal layer along a surface of the insulating layer including the damascene patterns; Forming an oxide layer on the first barrier metal layer; Forming a second barrier metal layer on the oxide layer by a first process of MiPVD method, and then selectively etching the layers of the bottom surface of the damascene pattern by performing a second process of MiPVD method for a first time; Filling the inside of the damascene patterns with metal to form a plurality of upper metal interconnections connected to the lower metal interconnections by chemical mechanical polishing to form first test elements having an isolated form; Forming each of the second to nth test elements on each of the second to nth test wafers through the above steps while gradually increasing the process time to the second to nth time based on the first time; The via contact resistance value of each of the first to nth test elements is measured, and the distribution of the resistance values is measured so that the layers on the bottom surface of the damascene patterns may be removed from the entire die of the test wafer. Checking for uniform removal.
상기에서, 상기 다마신 패턴들은 듀얼 다마신 공정이나 싱글 다마신 공정으로 형성한다.In the above, the damascene patterns are formed by a dual damascene process or a single damascene process.
상기 제1 배리어 메탈층은 상기 산화층을 형성하기 위해 PVD 방식이나 CVD 방식에 의해 Ta, TaN, TaC, WN, TiN, TiW, TiSiN, WBN, WC 중에 적어도 어느 하나를 사용하여 100 내지 300 Å의 두께로 형성한다.The first barrier metal layer has a thickness of 100 to 300 kPa using at least one of Ta, TaN, TaC, WN, TiN, TiW, TiSiN, WBN, and WC by PVD or CVD to form the oxide layer. To form.
상기 산화층은 상기 제1 배리어 메탈층을 증착한 후에 공기 중에 1분 내지 24시간 노출시켜 10 내지 50 Å의 두께로 형성한다.The oxide layer is formed in a thickness of 10 to 50 kPa by exposing the air to the air for 1 minute to 24 hours after depositing the first barrier metal layer.
상기 MiPVD 방식의 제1 공정은 Ta, TaN, TaC, WN, TiN, TiW, TiSiN, WBN, WC 중에 적어도 어느 하나를 사용하는 배리어 메탈 타겟을 장착하고, DC 전력을 10 내지 30 kW로 하여 상기 제2 배리어 메탈층을 100 내지 500 Å의 두께로 형성한다.The first process of the MiPVD method is equipped with a barrier metal target using at least one of Ta, TaN, TaC, WN, TiN, TiW, TiSiN, WBN, and WC, and the DC power is set to 10 to 30 kW. The 2 barrier metal layer is formed to a thickness of 100 to 500 mm 3.
상기 MiPVD 방식의 제2 공정은 1 내지 5 kW의 DC 전력하에서 기판에 150 내지 500 W의 RF 바이어스를 적용한다. The second process of the MiPVD method applies an RF bias of 150 to 500 W to the substrate under a DC power of 1 to 5 kW.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 설명하기로 한다. 그러나, 본 발명은 이하에서 개시되는 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 본 발명의 범위가 다음에 상술하는 실시예에 한정되는 것은 아니다. 단지 본 실시예는 본 발명의 개시가 완전하도록 하며, 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명의 범위는 본원의 특허 청구 범위에 의하여 이해되어야 한다. 또한, 도면에서 각 층의 두께나 크기는 설명의 편의 및 명확성을 위하여 과장되어질 수도 있다. 도면 상에서 동일 부호는 동일 요소를 지칭한다. Hereinafter, with reference to the accompanying drawings will be described a preferred embodiment of the present invention. However, the present invention is not limited to the embodiments disclosed below, but may be implemented in various forms, and the scope of the present invention is not limited to the embodiments described below. Only the present embodiment is provided to make the disclosure of the present invention complete, and to fully convey the scope of the invention to those skilled in the art, the scope of the present invention should be understood by the claims of the present application. In addition, the thickness or size of each layer in the drawings may be exaggerated for convenience and clarity of description. Like numbers refer to like elements on the drawings.
도 3 내지 도 6은 본 발명의 실시예에 따라 반도체 집적 회로 장치에서 금속배선의 배리어 메탈층 신뢰성 평가 방법을 설명하기 위한 테스트 소자의 공정 단면도이다. 테스트 소자는 테스트 웨이퍼 전체 다이에 골고루 분포되어 고립 형태로 다수개 형성되는데, 웨이퍼 전체 다이를 전부 도시할 수 없어 제공된 도면에서는 설명의 편의상 MiPVD 방식의 제2 공정시 다마신 패턴 저면에서 배리어 메탈층의 식각 차이가 크게 나는 웨이퍼 좌측 영역(A)과 웨이퍼 우측 영역(B)만을 한정하여 도시하였다.3 to 6 are process cross-sectional views of a test device for explaining a method for evaluating barrier metal layer reliability of metal wiring in a semiconductor integrated circuit device according to an exemplary embodiment of the present invention. The test elements are evenly distributed over the entire die of the test wafer, and a plurality of test elements are formed in an isolated form. Since the entire die is not shown in the drawing, for convenience of description, in the drawing provided, the barrier metal layer is formed on the bottom of the damascene pattern during the second process of the MiPVD method. Only the left side region A and the right side region B of the wafer where the etching difference is large are illustrated.
도 3을 참조하면, 제1 테스트 웨이퍼(21) 전체 다이에 골고루 분포되도록 하부 금속배선들(22)을 형성한다. 하부 금속배선들(22)이 형성된 제1 테스트 웨이퍼(21) 상에 확산 방지 절연막(23) 및 절연층(24)을 형성한다. 절연층(24) 및 확산 방지 절연막(23)의 일부분을 제거하여 하부 금속배선(22)이 저면을 이루는 다마신 패턴들(25)을 형성한다. 다마신 패턴들(25)을 포함한 절연층(24)의 표면을 따라 제1 배리어 메탈층(26)을 형성한다.Referring to FIG. 3, the lower metal wires 22 are formed to be evenly distributed on the entire die of the first test wafer 21. The diffusion barrier insulating layer 23 and the insulating layer 24 are formed on the first test wafer 21 on which the lower metal wires 22 are formed. A portion of the insulating layer 24 and the diffusion barrier insulating layer 23 are removed to form damascene patterns 25 having a bottom surface of the lower metal wiring 22. The first barrier metal layer 26 is formed along the surface of the insulating layer 24 including the damascene patterns 25.
상기에서, 하부 금속배선(22)은 테스트 소자의 비아 콘택 저항 측정이 가능하도록 하기 위하여 형성한다. 다마신 패턴들(25)은 실제 금속배선 형성 공정에 적용되는 듀얼 다마신 공정이나 싱글 다마신 공정 중 선택하여 형성하며, 다마신 패턴(25)의 폭이나 깊이도 실제 금속배선에 적용되는 것과 동일하게 형성하는 것이 바람직하다. 제1 배리어 메탈층(26)은 그 표면을 산화시켜 후속 공정으로 형성될 산화층을 형성하기 위한 역할을 하며, 물리기상증착(PVD) 방식이나 화학기상증착(CVD) 방식에 의해 Ta, TaN, TaC, WN, TiN, TiW, TiSiN, WBN, WC 등 현재 배리어 메탈 재료로 사용되는 모든 재료 중에 적어도 어느 하나를 사용하여 수백 Å의 두께 예를 들어, 100 내지 300 Å의 두께로 형성한다. 여기서, 제1 배리어 메탈층(26)은 설명한 바와 같이 산화층을 형성하기 위해 제공되는 것이기 때문에 그 두께가 크게 중요하지는 않지만 너무 두꺼울 경우 다마신 패턴(25)의 폭이 좁아져 후속 공정을 어렵게 할 수 있다.In the above, the lower metal wiring 22 is formed to enable the measurement of the via contact resistance of the test device. The damascene patterns 25 are formed by selecting either a dual damascene process or a single damascene process applied to the actual metallization process, and the width or depth of the damascene pattern 25 is the same as that applied to the actual metallization. It is preferable to form it. The first barrier metal layer 26 serves to oxidize the surface to form an oxide layer to be formed in a subsequent process, and may be formed by Ta, TaN, TaC by physical vapor deposition (PVD) or chemical vapor deposition (CVD). At least one of all materials currently used as barrier metal materials such as WN, TiN, TiW, TiSiN, WBN, and WC is formed to a thickness of, for example, 100 to 300 mm3. Here, since the first barrier metal layer 26 is provided to form the oxide layer as described, the thickness is not very important, but if it is too thick, the width of the damascene pattern 25 may be narrowed, which may make subsequent processes difficult. have.
도 4는 제1 배리어 메탈층(26) 상에 산화층(27)을 형성한다. 산화층(27) 상에 MiPVD 방식의 제1 공정으로 제2 배리어 메탈층(28)을 증착한다.4 forms an oxide layer 27 on the first barrier metal layer 26. The second barrier metal layer 28 is deposited on the oxide layer 27 by a first process of the MiPVD method.
상기에서, 산화층(27)은 제1 배리어 메탈층(26)을 증착한 후에 공기 중에 노출하여 제1 배리어 메탈층(26) 표면을 산화시켜 형성된다. 산화층(27)은 본 발명의 테스트 소자를 완성한 후에 비아 콘택 저항 측정시 산화층(27)이 존재할 때와 존재하지 않을 때의 저항 값이 확연히 차이가 나도록 하여 다마신 패턴 저면의 배리어 메탈층의 식각 여부를 명확히 판단할 수 있게 한다. 그런데, 산화층(27)이 너무 얇을 경우 저항체로서의 역할을 제대로 수행할 수 없고, 너무 두꺼울 경우 MiPVD 제2 공정시 산화층(27)을 식각하는데 소요되는 시간이 늘어나기 때문에 본 발명에서 원하는 식각 공정 시간을 정확히 알아낼 수 없다. 이에 따라, 산화층(27)은 제1 배리어 메탈층(26)을 1분 내지 24시간 노출시켜 10 내지 50 Å의 두께가 되도록 한다. 여기서, 제1 배리어 메탈층(26)을 공기중에 노출시키는 시간과 산화층(27)의 두께를 수치로 한정하였지만, 제1 배리어 메탈층(26)을 공기중에 노출시키는 순간 표면 산화가 일어나 일정 두께의 산화층(27)이 형성되고, 장시간 노출시키더라도 수십 Å 이상 두꺼워지지 않는다.In the above, the oxide layer 27 is formed by depositing the first barrier metal layer 26 and then exposing it to air to oxidize the surface of the first barrier metal layer 26. After the completion of the test device of the present invention, the oxide layer 27 has a significant difference in resistance value between the presence and absence of the oxide layer 27 when measuring the via contact resistance, thereby etching the barrier metal layer on the bottom of the damascene pattern. To make it clear. However, when the oxide layer 27 is too thin, it may not function properly as a resistor, and when the oxide layer 27 is too thick, the time required for etching the oxide layer 27 during the second process of MiPVD increases, so that the desired etching process time may be improved. I can't figure it out exactly. Accordingly, the oxide layer 27 is exposed to the first barrier metal layer 26 for 1 minute to 24 hours to have a thickness of 10 to 50 kPa. Here, although the time for exposing the first barrier metal layer 26 to air and the thickness of the oxide layer 27 are limited to numerical values, the surface oxidation occurs at the instant of exposing the first barrier metal layer 26 to air, The oxide layer 27 is formed and does not become thick for more than a few tens of microseconds even after long exposure.
제2 배리어 메탈층(28)을 증착하기 위한 MiPVD 방식의 제1 공정은 Ta, TaN, TaC, WN, TiN, TiW, TiSiN, WBN, WC 등 현재 배리어 메탈 재료로 사용되는 모든 재료 중에 적어도 어느 하나를 사용하는 배리어 메탈 타겟(barrier metal target)을 장착하고, DC 전력을 10 내지 30 kW로 인가하여 제2 배리어 메탈층(28)을 100 내지 500 Å의 두께로 형성한다. 여기서, 제2 배리어 메탈층(28)은 두께 범위를 수치로 한정하였지만, 실제 금속배선 공정에 적용되는 두께로 형성하는 것이 바람직하다.The first process of the MiPVD method for depositing the second barrier metal layer 28 is at least one of all materials currently used as barrier metal materials such as Ta, TaN, TaC, WN, TiN, TiW, TiSiN, WBN, and WC. Barrier metal target using a (barrier metal target) is mounted, the DC power is applied to 10 to 30 kW to form a second barrier metal layer 28 to a thickness of 100 to 500 kW. Here, although the thickness of the second barrier metal layer 28 is limited to a numerical value, it is preferable to form the second barrier metal layer 28 to a thickness that is applied to the actual metallization process.
도 5를 참조하면, MiPVD 방식의 제2 공정을 제1 시간(first time) 동안 실시하여 다마신 패턴 저면의 층들(26, 27 및 28)을 선택적으로 제거한다. MiPVD 방식의 제2 공정 동안에 리스퍼터링(resputtering)이 일어나 다마신 패턴 저면의 층들(26, 27 및 28)이 선택적으로 제거되면서 측벽에 재증착(redeposition)이 일어난다. MiPVD 방식의 제2 공정을 실시하면, 제1 테스트 웨이퍼(21) 전체 다이에서 위치 및 좌우측 영역(A 및 B)에 따라 제2 배리어 메탈층(28)이 다마신 패턴(25) 저면에서 식각되는 정도가 불균일하게 일어난다. 도면에서는 웨이퍼 좌측 영역(A)이 웨이퍼 우측 영역(B)보다 식각이 많이 일어난 것으로 도시하였다.Referring to FIG. 5, a second process of the MiPVD method is performed for a first time to selectively remove the layers 26, 27, and 28 of the bottom surface of the damascene pattern. Resputtering occurs during the second process of the MiPVD method, causing redeposition on the sidewalls as the layers 26, 27, and 28 on the bottom of the damascene pattern are selectively removed. When the second process of the MiPVD method is performed, the second barrier metal layer 28 is etched on the bottom surface of the damascene pattern 25 according to positions and left and right regions A and B in the entire die of the first test wafer 21. The degree occurs unevenly. In the drawing, the left side region A of the wafer is shown to be more etched than the right side region B of the wafer.
상기에서, MiPVD 방식의 제2 공정은 DC 전력을 제1 공정보다 훨씬 낮은 1 내지 5 kW를 인가하며, 기판에 인가하는 RF 바이어스를 150 내지 500 W로 한정한다.In the above, the second process of the MiPVD method applies a DC power of 1 to 5 kW much lower than the first process, and limits the RF bias applied to the substrate to 150 to 500 W.
도 6은 다마신 패턴들(25) 내부를 구리와 같은 금속배선 재료로 사용되는 모든 금속을 사용하여 여러 가지 매립 방법으로 채운 후 화학적 기계적 연마 공정으로 하부 금속배선(22)과 연결되는 상부 금속배선(29)을 다수개 형성하여 제1 테스트 웨이퍼(21) 전체 다이에 골고루 분포되는 고립 형태의 제1 테스트 소자들(30)을 형성한다. 제1 테스트 소자들(30)은 제1 테스트 웨이퍼(21)의 어느 위치 및 어느 영역에 형성되느냐에 따라 하부 금속배선(22)과 상부 금속배선(29) 사이의 층들(26, 27 및 28)의 존재 유무와 남아있는 두께 등에 차이가 발생한다.FIG. 6 shows the upper metal wirings connected to the lower metal wirings 22 by chemical mechanical polishing after filling the damascene patterns 25 with various metal filling methods using all metals used as metal wiring materials such as copper. A plurality of 29 pieces are formed to form isolated first test elements 30 that are evenly distributed on the entire die of the first test wafer 21. The first test devices 30 may be formed of the layers 26, 27, and 28 between the lower metal wiring 22 and the upper metal wiring 29 depending on where and in what region of the first test wafer 21. Differences occur in the presence or absence and the remaining thickness.
상기한 제1 테스트 웨이퍼(21)에 제1 테스트 소자들(30)을 형성하는 공정에서, MiPVD 방식의 제2 공정의 제1 시간을 기준으로 하여 제2 내지 제n 시간으로 공정 시간을 점차 증가시키면서 제2 내지 제n 테스트 웨이퍼들 각각에 제2 내지 제n 테스트 소자들 각각을 형성한다.In the process of forming the first test elements 30 on the first test wafer 21, the process time is gradually increased from the second to the n-th time based on the first time of the second process of the MiPVD method. Each of the second to n th test elements is formed on each of the second to n th test wafers.
이와 같이 제1 내지 제n 테스트 웨이퍼들 각각에 형성된 제1 내지 제n 테스트 소자들 각각의 비아 콘택 저항 값을 측정하고 저항 값의 분포를 조사하여 제1 내지 제n 시간 중에 어느 시간의 공정부터 다마신 패턴들 저면의 층들이 테스트 웨이퍼 전체 다이에서 균일하게 식각되었는지를 확인한다.As such, the via contact resistance values of each of the first to nth test elements formed on each of the first to nth test wafers are measured, and the distribution of the resistance values is examined to determine the process from any time during the first to nth time periods. Ensure that the layers on the bottom of the drank patterns are uniformly etched across the die throughout the test wafer.
도 7은 도 3 내지 도 6에서 제시한 공정을 그대로 적용하여 테스트 웨이퍼들 각각에 테스트 소자들을 형성하고 비아 콘택 저항을 측정한 결과의 그래프이다.FIG. 7 is a graph illustrating results of forming test elements on each of test wafers and measuring via contact resistance by applying the process of FIGS. 3 to 6 as they are.
도 7을 참조하면, 'Ta'는 MiPVD 방식을 적용하지 않은 상태에서 테스트 소자들을 형성하고 비아 콘택 저항을 측정하여 누적 확률(cumulative probability)을 나타낸 그래프이다. 'Ta/air/MiPVD-etchⅠ'은 Ta 배리어 메탈층을 형성한 후 공기 중에 노출시키고, MiPVD 방식에서 제2 공정의 시간을 3초간 실시하여 테스트 소자들을 형성하고, 비아 콘택 저항을 측정하여 누적 확률(cumulative probability)을 나타낸 그래프이다. 'Ta/air/MiPVD-etchⅠ'과 마찬가지로 'Ta/air/MiPVD-etchⅡ'는 5초간, 'Ta/air/MiPVD-etchⅢ'은 7초간, 'Ta/air/MiPVD-etchⅣ'는 10초간, 'Ta/air/MiPVD-etchⅤ'는 12초간, 'Ta/air/MiPVD-etchⅥ'은 15초간 실시하여 테스트 소자들을 형성하고, 비아 콘택 저항을 측정하여 누적 확률(cumulative probability)을 나타낸 그래프이다. 이와 같이, MiPVD 방식의 제2 공정에서 공정 시간을 증가함에 따라 비아 콘택 저항이 감소함을 볼 수 있고, 원래 공기 중에 노출하지 않은 'Ta'의 그래프와 같은 저항 값을 갖는 경우가 다마신 패턴 저면의 배리어 메탈층을 완전히 제거하는 공정 조건의 기준이 됨을 알 수 있다. Referring to FIG. 7, 'Ta' is a graph showing cumulative probability by forming test devices and measuring via contact resistance without applying the MiPVD method. 'Ta / air / MiPVD-etchI' forms Ta barrier metal layer and exposes it to air, and then performs test process by forming the second process for 3 seconds in the MiPVD method. This graph shows cumulative probability. Like 'Ta / air / MiPVD-etchⅠ', 'Ta / air / MiPVD-etchⅡ' is 5 seconds, 'Ta / air / MiPVD-etchIII' is 7 seconds, 'Ta / air / MiPVD-etchIV' is 10 seconds, 'Ta / air / MiPVD-etch V' is performed for 12 seconds and 'Ta / air / MiPVD-etch VI' is performed for 15 seconds to form test devices, and a via contact resistance is measured to show a cumulative probability. As such, it can be seen that the via contact resistance decreases as the process time is increased in the second process of the MiPVD method, and the bottom surface of the damascene pattern has the same resistance value as the graph of 'Ta' which is not originally exposed to air. It can be seen that the reference is a process condition for completely removing the barrier metal layer.
상술한 바와 같이, 본 발명은 MiPVD 방식을 실제 양산에 적용할 수 있는 공정 조건을 도출할 수 있어, 금속배선의 전기적 특성 및 신뢰성을 향상시킬 수 있다.As described above, the present invention can derive process conditions that can be applied to the actual mass production of the MiPVD method, it is possible to improve the electrical properties and reliability of the metal wiring.
도 1은 배리어 메탈층의 면저항 값을 측정할 위치를 도시한 SiO2 웨이퍼의 평면도;1 is a plan view of a SiO 2 wafer showing a position where a sheet resistance value of a barrier metal layer is to be measured;
도 2는 도 1의 SiO2 웨이퍼 상에 MiPVD 방식의 제2 스텝의 식각 공정 시간을 증가시키면서 형성한 배리어 메탈층의 면저항 값을 49 포인트에서 측정한 그래프;FIG. 2 is a graph measuring sheet resistance values of the barrier metal layer formed on the SiO 2 wafer of FIG. 1 while increasing the etching process time of the second step of the MiPVD method at 49 points; FIG.
도 3 내지 도 6은 본 발명의 실시예에 따라 반도체 집적 회로 장치에서 금속배선의 배리어 메탈층 신뢰성 평가 방법을 설명하기 위한 테스트 소자의 공정 단면도; 및3 to 6 are process cross-sectional views of a test device for explaining a method for evaluating barrier metal layer reliability of metal wiring in a semiconductor integrated circuit device according to an embodiment of the present invention; And
도 7은 도 3 내지 도 6에서 제시한 공정을 그대로 적용하여 테스트 웨이퍼들 각각에 테스트 소자들을 형성하고 비아 콘택 저항을 측정한 결과의 그래프이다. FIG. 7 is a graph illustrating results of forming test elements on each of test wafers and measuring via contact resistance by applying the process of FIGS. 3 to 6 as they are.
<도면의 주요 부분에 대한 부호의 설명><Explanation of symbols for the main parts of the drawings>
10: SiO2 웨이퍼 21: 테스트 웨이퍼10: SiO 2 wafer 21: test wafer
22: 하부 금속배선 23: 확산 방지 절연막 22: lower metal wiring 23: diffusion preventing insulating film
24: 절연층 25: 다마신 패턴24: insulating layer 25: damascene pattern
26: 제1 배리어 메탈층 27: 산화층26: first barrier metal layer 27: oxide layer
28: 제2 배리어 메탈층 29: 상부 금속배선28: second barrier metal layer 29: upper metal wiring
30: 테스트 소자 30: test element
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|---|---|---|---|---|
| KR100940415B1 (en) * | 2007-12-03 | 2010-02-02 | 주식회사 동부하이텍 | On resistance test method for back-side-drain wafer |
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2004
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