KR20050108653A - Programmable gain amplifier used oob qpsk chip for cable tv - Google Patents

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KR20050108653A
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이우열
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엘지전자 주식회사
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Abstract

상기와 같은 목적을 이루기 위해 본 발명은 케이블 TV 수신용 OOB QPSK칩에 사용된 프로그래머블 이득 증폭기에 있어서,In order to achieve the above object, the present invention provides a programmable gain amplifier used in OOB QPSK chip for cable TV reception,

n개의 입력과 2n개의 출력을 가지며, 액티브 하이(active-high)신호를 내보내는 디코더; 상기 디코더의 액티브 하이신호에 의해 해당하는 모스트랜지스터만이 온(ON)되어 직렬로 연결된 저항의 개수를 결정하는 저항 개수 결정부; 비반전(+)단자에 정(Positive)신호가 입력되고, 반전(-)단자에 상기 저항 개수 결정부의 출력신호가 입력되며, 상기 반전(-)단자와 출력단자 사이에 궤환(Feedback)저항이 설치되는 제 1증폭부; 비반전(+)단자에 부(Negative)신호가 입력되고, 반전(-)단자에 상기 저항 개수 결정부의 출력신호가 입력되며, 상기 반전(-)단자와 출력단자 사이에 궤환(Feedback)저항이 설치되는 제 2증폭부; 및 상기 제 1증폭부와 상기 제 2증폭부의 출력신호를 입력으로 하고, 입력신호의 위상을 반전시키는 버퍼부를 포함하는 것을 특징으로 한다.a decoder having n inputs and 2 n outputs, for outputting an active high signal; A resistor number determiner configured to determine the number of resistors connected in series by only a corresponding transistor being turned on by an active high signal of the decoder; A positive signal is input to a non-inverting terminal, an output signal of the resistor number determination unit is input to an inverting terminal, and a feedback resistance is provided between the inverting terminal and the output terminal. A first amplifier installed; A negative signal is input to a non-inverting terminal, an output signal of the resistor number determination unit is input to an inverting terminal, and a feedback resistance is provided between the inverting terminal and the output terminal. A second amplifier installed; And a buffer unit configured to input output signals of the first amplifier unit and the second amplifier unit and to invert the phase of the input signal.

Description

케이블 ＴＶ 수신용 ＯＯＢ ＱＰＳＫ칩에 사용된 프로그래머블 이득 증폭기{Programmable Gain Amplifier used OOB QPSK Chip for Cable TV} Programmable Gain Amplifier Used for Cable TV Receiving ON-SPPS Chip

본 발명은 케이블 TV 수신용 OOB QPSK칩에 사용된 프로그래머블 이득 증폭기에 관한 것으로, 보다 상세하게는 저전압이고 넓은 입력 범위를 가지며, 높은 게인을 가진 케이블 TV 수신용 OOB QPSK칩에 사용된 프로그래머블 이득 증폭기에 관한 것이다.The present invention relates to a programmable gain amplifier used in an OOB QPSK chip for cable TV reception, and more particularly to a programmable gain amplifier used in an OOB QPSK chip for cable TV reception with a low voltage and wide input range. It is about.

상기 케이블 TV 수신용 OOB QPSK칩은 케이블로 전송되는 신호를 디지털 TV에서 수신하기 위한 칩이다.The OOB QPSK chip for receiving a cable TV is a chip for receiving a signal transmitted through a cable in a digital TV.

최근에는 디지털 TV 시장과 함께 상기 디지털 TV에 사용되는 케이블 TV 송수신을 위한 셋톱박스(Settop-Box)도 성장하고 있는 추세이다. Recently, along with the digital TV market, a set-top box for transmitting / receiving cable TV used in the digital TV is also growing.

상기 케이블 TV의 수신단에는 도 1에 도시된 바와 같이, 대역외(OOB ; Out of Band) 직교 위상 편이 변조(QPSK ; Quadrature Phase Shift Keying)방식의 칩(10)을 사용한다. As shown in FIG. 1, an out-of-band quadrature phase shift keying (QPSK) chip 10 is used as a receiver of the cable TV.

상기 OOB QPSK 칩(10)에는 송신부와 수신부가 구비되며, 상기 송신부는 QPSK변조부와 POD모듈부를 포함한다. The OOB QPSK chip 10 includes a transmitter and a receiver, and the transmitter includes a QPSK modulator and a POD module.

또한, 상기 수신부는 프래그래머블 이득 증폭기(PGA)와 아날로그-디지털 변환부(ADC) 및 QPSK복조부와 전개포인트 모듈부(PDO모듈부)를 포함한다.In addition, the receiver includes a programmable gain amplifier (PGA), an analog-to-digital converter (ADC), a QPSK demodulator, and a deployment point module unit (PDO module unit).

상기 POD(전개포인트 : Point Of Deployment)모듈부는 오픈 케이블(Open Cable)에서 채용하는 CAS(Conditional Access System)방식의 스크램블된 방송신호를 디스크램블한다.The POD module part descrambles a scrambled broadcast signal of a CAS (Conditional Access System) method employed in an open cable.

상기 QPSK 변조부는 상기 POD모듈부의 출력신호를 OOB QPSK 튜너부를 통해 전송되는 기저대역 디지털 신호를 변조시킨다.The QPSK modulator modulates the baseband digital signal transmitted through the OOB QPSK tuner unit.

상기 OOB QPSK 튜너부는 디지털 방송국인 헤드엔드에서 전송된 디지털 방송신호를 송, 수신한다.The OOB QPSK tuner unit transmits and receives a digital broadcast signal transmitted from a headend which is a digital broadcast station.

상기 PGA(Programmable Gain Amplifier : 프래그래머블 이득 증폭기)부는 상기 OOB QPSK튜너부로부터 수신된 방송신호의 이득을 조정한다.The Programmable Gain Amplifier (PGA) unit adjusts the gain of a broadcast signal received from the OOB QPSK tuner unit.

상기 아날로그-디지털 변환부(ADC)는 상기 프로그래머블 이득 증폭기의 출력신호를 디지털신호로 변환시킨다.The analog-to-digital converter ADC converts the output signal of the programmable gain amplifier into a digital signal.

상기 QPSK 복조부는 상기 아날로그-디지털 변환부의 출력신호를 복조시킨다.The QPSK demodulator demodulates the output signal of the analog-digital converter.

상기 프로그래머블 이득 증폭기(Programmable Gain Amplifier : PGA)는 상기 아날로그-디지털 변환부의 입력으로 쓰이기 때문에 신호대잡음비(SNR)특성이 매우 중요하다.Since the programmable gain amplifier (PGA) is used as an input of the analog-to-digital converter, signal-to-noise ratio (SNR) characteristics are very important.

그러나, 종래의 프로그래머블 이득 증폭기에서는 연속적인 입력을 받아들어 연속적인 출력을 내보내고 게인을 조정해야하고, 고 스피드(High Speed)의 입력으로 인해 설계하는 데 있어서 많은 어려움이 따른다.However, in the conventional programmable gain amplifier, it is necessary to accept the continuous input, output the continuous output, adjust the gain, and have high difficulty in designing due to the high speed input.

이를, 도 2를 참조하여 종래의 프로그래머블 이득 증폭기의 문제점을 보다 상세히 설명하기로 한다.This will be described in more detail with reference to FIG. 2 of the conventional programmable gain amplifier.

도 2는 종래의 기술에 따른 프로그래머블 이득 증폭기를 나타내는 회로도이다.2 is a circuit diagram illustrating a programmable gain amplifier according to the prior art.

첫째, 종래의 프로그래머블 이득 증폭기는 게인 조정부(Gain Control Part)에서 현재 사용되고 있는 고 스피드 입력(High Speed Input)일 경우 충분한 대역폭(Bandwidth)을 확보하지 못하여 결과적으로 중요한 교류 스펙을 만족할 수 없다.First, the conventional programmable gain amplifier cannot secure sufficient bandwidth in the case of the high speed input currently used in the gain control part, and thus cannot satisfy important AC specifications.

상기 교류 스펙(AC specification)이라는 것은, 신호대잡음비((Signal to Noise Rate : SNR), 신호대잡음비(Signal To Noise Ratio And Distortion : SINAD), 스퓨리어스 프리 동작 범위(Spurious Free Dynamic Range : SFDR) 등을 말한다.The AC specification refers to a signal to noise ratio (SNR), a signal to noise ratio and distortion (SINAD), a spurious free dynamic range (SFDR), and the like. .

그 예로서, 입력이 50MHz일 경우 대역폭에 영향을 받지 않으려면 50MHz의 5 배인 250MHZ 이상의 대역폭을 가져야 한다. 그러나, 도 2에 제안된 구조는 트랜지스터의 온(ON)저항이 변화하고, 기생 캐패시턴스(Parasitic capacitance)에 의해 대역폭이 변화하므로 구조상으로 구현하기 어렵다. As an example, if the input is 50MHz, it should have a bandwidth of 250MHZ or more, which is five times the 50MHz to avoid being affected by the bandwidth. However, the structure proposed in FIG. 2 is difficult to implement in structure because the ON resistance of the transistor is changed and the bandwidth is changed by parasitic capacitance.

둘째, 종래의 프로그래머블 이득 증폭기는 병렬로 저항(Resistor)과 모스 트랜지스터(Mos transistor)가 연속적(series)으로 연결되어 있어 대역폭(bandwidth)을 감소시키는 원인이 된다.Second, in the conventional programmable gain amplifier, a resistor and a MOS transistor are connected in series in parallel, which causes a reduction in bandwidth.

셋째, 종래의 프로그래머블 이득 증폭기는 게인을 조정할 수 있는 비트의 수가 제한적이다.Third, the conventional programmable gain amplifier has a limited number of bits that can adjust the gain.

넷째, 종래의 프로그래머블 이득 증폭기는 높은 게인을 만들기에는 어려움이 있다.Fourth, conventional programmable gain amplifiers have difficulty making high gains.

다섯째, 종래의 프로그래머블 이득 조정기(PGA)는 아웃푹(출력)의 드라이빙(driving) 능력이 떨어진다.Fifth, conventional programmable gain regulators (PGAs) lack the driving capability of out-put (output).

상기와 같이, 종래의 케이블 TV 수신용 OOB QPSK칩에 사용된 프로그래머블 이득 증폭기(PGA)는 충분한 대역폭을 얻지 못하고, 게인을 제어하는 비트수가 제한적이며, 넓은 입력 범위가 들어오더라고 충분히 제어할 수 없는 문제점을 가지고 있다. As described above, the programmable gain amplifier (PGA) used in the conventional OOB QPSK chip for cable TV reception does not obtain sufficient bandwidth, has a limited number of bits for controlling gain, and cannot be sufficiently controlled even with a wide input range. I have a problem.

본 발명은 상기와 같은 문제점을 해결하기 위해 안출된 것으로, 그 목적은 종래의 프로그래머블 이득 증폭기의 대역폭을 제한시키는 문제점을 해결하고, 이득을 제어할 수 있는 비트의 수를 향상시키며, 입력범위가 넓더라도 충분히 제어할 수 있는 프로그래머블 이득 증폭기(PGA)를 제공하는 데 있다. The present invention has been made to solve the above problems, the object of which is to solve the problem of limiting the bandwidth of the conventional programmable gain amplifier, improve the number of bits that can control the gain, the input range is wide The goal is to provide a programmable gain amplifier (PGA) that can be fully controlled.

상기와 같은 목적을 이루기 위해 본 발명은 케이블 TV 수신용 OOB QPSK칩에 사용된 프로그래머블 이득 증폭기에 있어서,In order to achieve the above object, the present invention provides a programmable gain amplifier used in OOB QPSK chip for cable TV reception,

n개의 입력과 2n개의 출력을 가지며, 액티브 하이(active-high)신호를 내보내는 디코더; 상기 디코더의 액티브 하이신호에 의해 해당하는 모스트랜지스터만이 온(ON)되어 직렬로 연결된 저항의 개수를 결정하는 저항 개수 결정부; 비반전(+)단자에 정(Positive)신호가 입력되고, 반전(-)단자에 상기 저항 개수 결정부의 출력신호가 입력되며, 상기 반전(-)단자와 출력단자 사이에 궤환(Feedback)저항이 설치되는 제 1증폭부; 비반전(+)단자에 부(Negative)신호가 입력되고, 반전(-)단자에 상기 저항 개수 결정부의 출력신호가 입력되며, 상기 반전(-)단자와 출력단자 사이에 궤환(Feedback)저항이 설치되는 제 2증폭부; 및 상기 제 1증폭부와 상기 제 2증폭부의 출력신호를 입력으로 하고, 입력신호의 위상을 반전시키는 버퍼부를 포함하는 것을 특징으로 한다.a decoder having n inputs and 2 n outputs, for outputting an active high signal; A resistor number determiner configured to determine the number of resistors connected in series by only a corresponding transistor being turned on by an active high signal of the decoder; A positive signal is input to a non-inverting terminal, an output signal of the resistor number determination unit is input to an inverting terminal, and a feedback resistance is provided between the inverting terminal and the output terminal. A first amplifier installed; A negative signal is input to a non-inverting terminal, an output signal of the resistor number determination unit is input to an inverting terminal, and a feedback resistance is provided between the inverting terminal and the output terminal. A second amplifier installed; And a buffer unit configured to input output signals of the first amplifier unit and the second amplifier unit and to invert the phase of the input signal.

상기 저항 개수 결정부는 소스단자와 드레인 단자에 각각 저항이 연결되고, 게이트 단자에 상기 디코더의 출력신호와 연결되는 엔모스트랜지스터가 다수개 직렬로 연결되는 것이 바람직하다.Preferably, the resistor number determining unit has a resistor connected to each of the source terminal and the drain terminal, and a plurality of NMOS transistors connected to the output signal of the decoder are connected in series to the gate terminal.

상기 제 1증폭부와 제 2증폭부는 그 궤환저항 값이 같은 것이 바람직하다.It is preferable that the first and second amplifiers have the same feedback resistance value.

상기 버퍼부는 (+)단자와 (-)단자의 입력부에 입력저항이 각각 설치되고, 입력단자와 출력단자 사이에 궤환저항이 각각 설치되는 것이 바람직하다. Preferably, the buffer unit is provided with input resistors at the input terminals of the positive and negative terminals, and a feedback resistor is provided between the input terminal and the output terminal, respectively.

이하, 본 발명의 일실시예에 관하여 첨부도면을 참조하면서 상세히 설명한다. Hereinafter, an embodiment of the present invention will be described in detail with reference to the accompanying drawings.

도 3은 본 발명에 따른 프로그래머블 이득 증폭기를 나타내는 회로도이다.3 is a circuit diagram illustrating a programmable gain amplifier in accordance with the present invention.

도 3을 참조하면, 본 발명의 프로그래머블 이득 증폭기는 디코더(100)와, 저항 개수 결정부(200)와, 제 1증폭부(300)와, 제 2증폭부(400)와, 버퍼부(500)를 포함한다.Referring to FIG. 3, the programmable gain amplifier of the present invention includes a decoder 100, a resistor number determiner 200, a first amplifier 300, a second amplifier 400, and a buffer 500. ).

본 발명의 일실시예에서는 상기 디코더(100)가 3개(D0 ~ D2)의 입력을 가지며, 23(= 8)개의 출력을 가진다. 이에 따라, 본 발명의 디코더(100)는 상기 8개의 출력신호 중 하나의 신호만이 '1'의 값을 가진 액티브 하이(active-high)신호를 내보낸다.In one embodiment of the present invention, the decoder 100 has three (D 0 ~ D 2 ) inputs and has 2 3 (= 8) outputs. Accordingly, the decoder 100 of the present invention emits an active-high signal having only one of the eight output signals with a value of '1'.

상기 저항 개수 결정부(200)는 상기 디코더(100)의 출력신호를 입력으로 하며, 상기 디코더(100)의 액티브 하이신호에 의해 해당하는 모스트랜지스터만이 온(ON)이 되어 직렬로 연결된 저항의 개수를 결정한다. 이에 따라, 상기 저항 개수 결정부(200)에 의해 본 발명의 프로그래머블 이득 조정기(PGA)의 이득이 조정된다. The resistor number determiner 200 receives an output signal of the decoder 100, and only a corresponding MOS transistor is turned on by an active high signal of the decoder 100 so that the resistance of the resistor connected in series Determine the number. Accordingly, the gain of the programmable gain regulator PGA of the present invention is adjusted by the resistor number determiner 200.

상기 제 1증폭부(300)는 비반전(+)단자에 정(Positive)신호가 입력되고, 반전(-)단자에 상기 저항 개수 결정부의 출력신호가 입력되며, 상기 반전(-)단자와 출력단자 사이에 궤환(Feedback)저항(R1)이 설치된다.In the first amplifier 300, a positive signal is input to a non-inverting (+) terminal, an output signal of the resistor number determining unit is input to an inverting (−) terminal, and an output of the inverting (−) terminal. A feedback resistor R 1 is provided between the terminals.

상기 제 2증폭부(400)는 비반전(+)단자에 부(Negative)신호가 입력되고, 반전(-)단자에 상기 저항 개수 결정부의 출력신호가 입력되며, 상기 반전(-)단자와 출력단자 사이에 궤환(Feedback)저항(R1)이 설치된다.In the second amplifier 400, a negative signal is input to a non-inverting (+) terminal, an output signal of the resistance number determination unit is input to an inverting (-) terminal, and an output of the inverting (-) terminal. A feedback resistor R 1 is provided between the terminals.

상기 제 1증폭부(300)와 제 2증폭부(400)는 그 궤환 저항값(R1)이 같은 것이 바람직하다.It is preferable that the feedback resistance value R 1 of the first amplifier 300 and the second amplifier 400 are the same.

상기와 같이 이루어진 본 발명의 프로그래머블 이득 조정기(PGA)의 이득은 다음 수식(1)에 의해 구할 수 있다.The gain of the programmable gain adjuster (PGA) of the present invention made as described above can be obtained by the following equation (1).

여기서, Rv는 저항 개수 결정부에서 구해지는 저항 값을 말하며, R1은 피드백 저항이다.Here, Rv refers to a resistance value obtained from the resistor number determination unit, and R 1 is a feedback resistor.

이하, 상기 저항 개수 결정부에서 구해지는 저항 값(Rv)에 대해 도 4를 참조하여 보다 상세히 설명하기로 한다.Hereinafter, the resistance value Rv obtained by the resistor number determination unit will be described in more detail with reference to FIG. 4.

도 4를 참조하면, 본 발명의 저항 개수 결정부(200)는 드레인단자와 소스인 단자에 각각 저항(R1 ~ R8)(R9 ~ R16)이 연결되고, 게이트 단자에 상기 디코더의 출력신호와 연결되는 엔모스트랜지스터(M1 ~ M8)가 다수개 직렬로 연결된다.Referring to FIG. 4, in the resistor number determining unit 200 of the present invention, resistors R 1 to R 8 (R 9 to R 16 ) are connected to drain terminals and terminals, respectively, and a gate terminal of the decoder is connected to each other. EnMOS transistors M 1 to M 8 connected to the output signal are connected in series.

즉, 도 4에서, 본 발명의 저항 개수 결정부(200)는 단위 저항 결정부(210)가 직렬로 8개가 연결된다.That is, in FIG. 4, eight unit resistance determiners 210 are connected in series in the resistance number determiner 200 of the present invention.

여기서, 단위 저항결정부(210)는 하나의 엔모스 트랜지스터(M1)에 대해, 드레인단자와 소스단자에 각각 저항R1과 저항R9가 설치되며, 게이트단자에 상기 디코더의 출력 중 하나의 신호(S1)가 입력되는 회로를 말한다.Here, in the unit resistance determination unit 210, a resistor R 1 and a resistor R 9 are respectively provided at the drain terminal and the source terminal of one NMOS transistor M 1 , and one of the outputs of the decoder is provided at the gate terminal. the signal (S 1) refers to a circuit that is input.

즉, 저항 개수 결정부는 저항 R1 내지 R8은 직렬로 연결되고, 또 다른 저항 R9 내지 R16도 직렬로 연결되며, 직렬로 연결된 저항 R1 과 R2 의 접점과 엔모스 트랜지스터(M1)의 드레인단자와 연결되고, 직렬로 연결된 저항 R9 과 R10의 접점과 엔모스 트랜지스터(M1)의 소스단자와 연결되는 구조를 가진다.That is, the resistor number determination unit resistors R 1 to R 8 are connected in series, another resistor R 9 to R 16 are connected in series, and the contacts of the resistors R 1 and R 2 connected in series and the NMOS transistor (M 1). ) Is connected to the drain terminal of the), and connected in series with the contacts of the resistors R 9 and R 10 and the source terminal of the NMOS transistor M 1 .

여기서, 저항 R2와 R10은 엔모스 트랜지스터(M2)의 드레인단자와 소스단자에 각각 연결된 저항을 말한다.Here, the resistors R 2 and R 10 refer to resistors connected to the drain terminal and the source terminal of the NMOS transistor M 2 , respectively.

미 설명 부호 Ra는 스위치 온(ON) 저항의 감소효과를 위해 설치되는 저항이다. Unexplained symbol Ra is a resistor installed to reduce the switch-on resistance.

다음으로, 본 발명의 저항 개수 결정부에서 결정되는 저항의 값을 구해 보기로 한다.Next, the value of the resistance determined by the resistance number determination unit of the present invention will be obtained.

디코더(100)의 입력 비트가 3이면, 디코더(100)의 출력비트수는 8비트이다. 즉, 저항 개수 결정부(200)에 입력되는 8개의 신호 중 하나만이 '1'의 값을 가지며, 나머지는 '0'의 값을 가진다. If the input bit of the decoder 100 is 3, the number of output bits of the decoder 100 is 8 bits. That is, only one of eight signals input to the resistor number determiner 200 has a value of '1', and the rest has a value of '0'.

일례로, S4가 1이고, 나머지(S1 ~ S3 및 S5 ~ S8 )가 '0'이며, 또한 상기 S4가 1인 경우 트랜지스터(M4)의 온(ON)저항이 Rx이라고 하자.For example, when S 4 is 1, the remaining S 1 to S 3 and S 5 to S 8 are '0', and when S 4 is 1, the ON resistance of the transistor M 4 is Rx. Let's say.

그러면, 저항 개수 결정부(200)에서 결정되는 저항의 합(Rv)을 산출해 보면, Then, when calculating the sum (Rv) of the resistance determined by the resistance number determination unit 200,

Rv = (R1 + R2 + R3 + R4 ) + {(R5 + R6 + R7 + R8 + Ra + R16 + R15 + R14 + R13 )//Rx }+ (R12 + R11 + R10 + R9 )가 된다.Rv = (R 1 + R 2 + R 3 + R 4 ) + {(R 5 + R 6 + R 7 + R 8 + R a + R 16 + R 15 + R 14 + R 13 ) // Rx} + (R 12 + R 11 + R 10 + R 9 ).

본 발명은 상기 수식(1)에 의해 상기 저항 개수 결정부(200)에서 결정되는 저항의 합(Rv)이 작으면 작을수록 프로그래머블 이득 조정기(PGA)의 이득은 증가한다.According to the present invention, the smaller the sum Rv of the resistors determined by the resistor number determiner 200 according to Equation 1, the larger the gain of the programmable gain regulator PGA increases.

이에 따라, 상기 Rv가 작은 값을 가지기 위해서는 상기 저항 개수 결정부(200)에서 결정되는 저항의 합(Rv)을 구하는 수식에서 중괄호({})내에 있는 값이 최대한 작아야 한다.Accordingly, in order to have a small value of Rv, a value within braces {} must be as small as possible in the equation for obtaining the sum Rv of the resistors determined by the resistor number determination unit 200.

트랜지스터(M4)의 온(ON)저항(Rx)은 R1 내지 R16값에 비해 매우 작은 값(Rx << R1 ~ R16)을 가지므로 저항 개수 결정부에서 결정되는 저항의 합(Rv)은 Ra가 있고 없느냐에 따라 달라진다.A transistor (M 4) on (ON) resistance (Rx) is the sum of the resistance is determined from the R 1 to R a very small value compared to the value 16 (Rx << R 1 ~ R 16) Since the number of the resistance determining unit in the ( Rv) depends on whether Ra is present or not.

즉, 상기 Ra값이 있는 경우, 저항 개수 결정부에서 결정되는 저항의 합(Rv)은 상기 Ra값이 없는 경우보다 커진다.That is, when the Ra value is present, the sum Rv of the resistors determined by the resistor number determination unit is larger than when the Ra value is not present.

본 발명은 상기 도 4에 나타난 바와 같이, 저항 개수 결정부(200)를 구성시킴으로써 종래 프로그래머블 이득 조정기(PGA)의 문제점, 즉 대역폭(Bandwidth)이 감소된다는 문제점을 해결할 수 있으며, 또한 기존의 프로그래머블 이득 조정기(PGA)의 이득(gain)의 선형성(linearity)의 하락(degradation)되는 문제점을 해결할 수 있다. The present invention can solve the problem of the conventional programmable gain regulator (PGA), that is, reduce the bandwidth (Bandwidth) by configuring the resistor number determiner 200, as shown in FIG. It is possible to solve the problem of degradation of the linearity of the gain of the regulator PGA.

본 발명은 도 3 및 도 4에 나타난 바와 같이, 제어 비트수를 사용자 임의로 다수로 정할 수 있다. 3 and 4, the number of control bits can be arbitrarily set by the user.

상기 버퍼부는 상기 제 1증폭부와 상기 제 2증폭부의 출력신호를 입력으로 하며 입력신호의 위상을 반전시킨다. The buffer unit receives an output signal of the first amplifier unit and the second amplifier unit and inverts the phase of the input signal.

상기 버퍼부(500)는 (+)단자와 (-)단자의 입력부에 입력저항(R1)과, 입력단자와 출력단자 사이에 궤환저항(R2)이 각각 설치된다.The buffer unit 500 is provided with an input resistor R 1 and a feedback resistor R 2 between the input terminal and the output terminal of the positive terminal and the negative terminal, respectively.

이에 따라, 상기 버퍼부에서의 이득을 구하면 다음 수식(2)와 같다.Accordingly, the gain in the buffer unit is obtained by the following equation (2).

여기서, INP2의 전압은 상기 OUTP1의 전압과 같으며, INN2의 전압은 상기 OUTN1의 전압과 같다.Here, the voltage of INP 2 is equal to the voltage of OUTP 1 , and the voltage of INN 2 is equal to the voltage of OUTN 1 .

본 발명은 각 대역폭이 400MHz이상이고, DC 이득(gain)이 80dB 이상의 출력을 가지는데, 이에 따라 입력신호(input signal)의 주파수(frequency)가 50MHz 이상에서 8bit 이상의 해상도(resolution)를 얻을 수 있다. According to the present invention, each bandwidth is 400MHz or more, and the DC gain has an output of 80dB or more. Accordingly, a resolution of an input signal of more than 8 bits can be obtained at a frequency of 50MHz or more. .

또한, 종래의 프로그래머블 이득 조정기(PGA)는 트랜지스터(MOSFET)와 저항(R)의 결합으로 이루어진 반면에, 본 발명의 프로그래머블 이득 조정기(PGA)는 트랜지스터로만 이루어져 있다. 이에 따라, 본 발명의 프로그래머블 이득 조정기(PGA)는 종래의 프로그래머블 이득 조정기(PGA)에서 발생되는 대역폭(bandwidth)이 하락되는 문제점을 해소할 수 있다. In addition, the conventional programmable gain regulator PGA is composed of a combination of a transistor MOSFET and a resistor R, whereas the programmable gain regulator PGA of the present invention is composed only of transistors. Accordingly, the programmable gain adjuster PGA of the present invention can solve the problem of a decrease in bandwidth generated in the conventional programmable gain adjuster PGA.

본 발명의 프로그래머블 이득 조정기(PGA)는 이득 조정시 조정 할 수 있는 비트수 역시 종래의 프로그래머블 이득 조정기(PGA)보다 그 구조(도 4참조)면에서 월등히 우수함을 알 수 있다. In the programmable gain adjuster (PGA) of the present invention, it can be seen that the number of bits that can be adjusted during gain adjustment is also significantly superior in structure (see FIG. 4) than the conventional programmable gain adjuster (PGA).

즉, 종래의 프로그래머블 이득 조정기(PGA)는 도 1에 도시된 바와 같이, 트랜지스터와 저항이 직렬로 연결되어 있는 반면에, 본 발명의 프로그래머블 이득 조정기(PGA)는 도 2 내지 도 4에 도시된 바와 같이 직렬로 연결된 저항의 사이에 트랜지스터가 연결된 구조이어서 신호대잡음비(SNR) 등의 특성의 하락이 거의 없다.That is, in the conventional programmable gain regulator PGA, the transistor and the resistor are connected in series, as shown in FIG. 1, whereas the programmable gain regulator PGA of the present invention is shown in FIGS. Since transistors are connected between resistors connected in series, there is almost no drop in characteristics such as signal-to-noise ratio (SNR).

또한, 본 발명은 마지막 단의 버퍼의 구성으로, 이득을 제어할 수 있는 영역을 넓히면서 출력단의 드라이브 능력을 키울 수 있다. In addition, the present invention is a configuration of the buffer of the last stage, it is possible to increase the drive capability of the output stage while widening the area to control the gain.

본 발명의 프로그래머블 이득 조정기(PGA)의 뒷 단에 따라오는 블록이 아날로그-디지털 변환부(ADC)인데상기 ADC부의 특성을 프로그래머블 이득 조정기(PGA)에서 싱글(single)로 출력일 경우와 디퍼런셜(differential)출력인 경우를 살펴보면, 디퍼런셜(differential)일 경우 6 dB 이상의 특성이 향상되는 것을 알 수 있다. 따라서 본 발명의 프로그래머블 이득 조정기(PGA)는 그 출력이 디퍼런셜(differential)인 것이 바라직하다.The block following the rear end of the programmable gain regulator (PGA) of the present invention is an analog-to-digital converter (ADC), and the characteristics of the ADC unit are output from the programmable gain regulator (PGA) as a single and differential. In the case of) output, it can be seen that the characteristic of 6 dB or more is improved in the case of differential. Accordingly, the programmable gain regulator (PGA) of the present invention preferably desires its output to be differential.

또한, 종래의 프로그래머블 이득 조정기(PGA)는 이득을 제어하기 어려운 구조이다. 즉, 종래의 프로그래머블 이득 조정기(PGA)는 트랜지스터의 저항 값이 공정이 변화했을 때 이득의 선형성(linearity)이 깨질 수 있다. 다시 말하면, 입력 디지털 코드(input digital code)값이 증가할 때 이득이 증가해야 하나, 특정 코드에서 코드가 증가 할 때 이득이 감소되는 현상이 발생할 수 있다. 이것은 프로그래머블 이득 조정기(PGA) 동작에 중요한 영향을 줄 수 있다. 그러나 본 발명의 프로그래머블 이득 조정기(PGA)는 상기에서 드러난 문제점이 일어나지 않았다. In addition, the conventional programmable gain regulator (PGA) is a structure that is difficult to control the gain. That is, in the conventional programmable gain regulator (PGA), the linearity of the gain may be broken when the resistance value of the transistor is changed. In other words, the gain should increase when the value of the input digital code increases, but a decrease may occur when the code increases in a specific code. This can have a significant impact on the programmable gain regulator (PGA) operation. However, the programmable gain adjuster (PGA) of the present invention has not encountered the above problems.

상기와 같이 이루어진 본 발명의 프로그래머블 이득 증폭기는 종래의 프로그래머블 이득 증폭기보다 그 구조와 이득 제어부의 주파수 특성이 우수하고 이득을 조정할 수 있는 비트수를 크게 할 수 있으며 또한, 게인의 범위를 넓힐 수 있고 게인의 선형성 특성이 우수하다. The programmable gain amplifier of the present invention made as described above has better frequency characteristics of the structure and gain control than the conventional programmable gain amplifier, and can increase the number of bits to adjust the gain, and also widen the gain range and gain. The linearity characteristic of is excellent.

도 1은 일반적인 케이블 TV 수신용 OOB QPSK칩을 나타내는 블록도이다.1 is a block diagram illustrating an OOB QPSK chip for general cable TV reception.

도 2는 종래의 기술에 따른 프로그래머블 이득 증폭기를 나타내는 회로도이다.2 is a circuit diagram illustrating a programmable gain amplifier according to the prior art.

도 3은 본 발명에 따른 프로그래머블 이득 증폭기를 나타내는 회로도이다.3 is a circuit diagram illustrating a programmable gain amplifier in accordance with the present invention.

도 4는 프로그래머블 이득 증폭기의 저항 개수 결정부를 나타내는 회로도이다. 4 is a circuit diagram illustrating a resistor number determination unit of a programmable gain amplifier.

<도면의 주요부분에 대한 부호의 설명><Description of the symbols for the main parts of the drawings>

100 : 디코더 200 : 저항 개수 결정부Decoder 200 Determination unit

210 : 단위저항 결정부 300 : 제 1증폭부210: unit resistance determiner 300: first amplifier

400 : 제 2증폭부 500 : 버퍼부 400: second amplifier 500: buffer

Claims (4)

케이블 TV 수신용 OOB QPSK칩에 사용된 프로그래머블 이득 증폭기에 있어서,In the programmable gain amplifier used in OOB QPSK chip for cable TV reception, n개의 입력과 2n개의 출력을 가지며, 액티브 하이(active-high)신호를 내보내는 디코더; 상기 디코더의 액티브 하이신호에 의해 해당하는 모스트랜지스터만이 온(ON)되어 직렬로 연결된 저항의 개수를 결정하는 저항 개수 결정부; 비반전(+)단자에 정(Positive)신호가 입력되고, 반전(-)단자에 상기 저항 개수 결정부의 출력신호가 입력되며, 상기 반전(-)단자와 출력단자 사이에 궤환(Feedback)저항이 설치되는 제 1증폭부; 비반전(+)단자에 부(Negative)신호가 입력되고, 반전(-)단자에 상기 저항 개수 결정부의 출력신호가 입력되며, 상기 반전(-)단자와 출력단자 사이에 궤환(Feedback)저항이 설치되는 제 2증폭부; 및 상기 제 1증폭부와 상기 제 2증폭부의 출력신호를 입력으로 하고, 입력신호의 위상을 반전시키는 버퍼부를 포함하는 것을 특징으로 하는 프로그래머블 이득 증폭기.a decoder having n inputs and 2 n outputs, for outputting an active high signal; A resistor number determiner configured to determine the number of resistors connected in series by only a corresponding transistor being turned on by an active high signal of the decoder; A positive signal is input to a non-inverting terminal, an output signal of the resistor number determination unit is input to an inverting terminal, and a feedback resistance is provided between the inverting terminal and the output terminal. A first amplifier installed; A negative signal is input to a non-inverting terminal, an output signal of the resistor number determination unit is input to an inverting terminal, and a feedback resistance is provided between the inverting terminal and the output terminal. A second amplifier installed; And a buffer unit configured to input output signals of the first amplifier unit and the second amplifier unit, and to invert the phase of the input signal. 제 1 항에 있어서, 저항 개수 결정부는 소스단자와 드레인 단자에 각각 저항이 연결되고, 게이트 단자에 상기 디코더의 출력신호와 연결되는 엔모스트랜지스터가 다수개 직렬로 연결되는 것을 특징으로 하는 프로그래머블 이득 증폭기.The programmable gain amplifier of claim 1, wherein the resistor number determining unit comprises a resistor connected to each of a source terminal and a drain terminal, and a plurality of NMOS transistors connected to an output signal of the decoder connected to a gate terminal thereof. . 제 1항에 있어서, 제 1증폭부와 제 2증폭부의 궤환저항 값이 같은 것을 특징으로 하는 프로그래머블 이득 증폭기.The programmable gain amplifier of claim 1 wherein the feedback resistance values of the first and second amplifiers are the same. 제 1항 또는 제 2항에 있어서, 버퍼부는 (+)단자와 (-)단자의 입력부에 입력저항이 각각 설치되고, 입력단자와 출력단자 사이에 궤환저항이 각각 설치되는 것을 특징으로 하는 프로그래머블 이득증폭기.The programmable gain according to claim 1 or 2, wherein the buffer part is provided with an input resistor at an input part of the (+) terminal and a (-) terminal, and a feedback resistor is provided between the input terminal and the output terminal, respectively. amplifier.
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