KR20050105546A - Phase change memory device including phase change device connected to transistor in parallel - Google Patents
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Abstract
쓰기시에 충분한 양의 전류가 상변화 소자를 통하여 흐를 수 있도록 할 수 있으며, 읽기시에도 충분한 센싱 마진을 확보할 수 있는 상변화 메모리 소자를 제공한다. 본 발명에서는, 셀 선택을 위한 트랜지스터(TR)와 정보 저장을 위한 상변화 소자를 병렬로 구성함으로써, 트랜지스터에 가해진 전압이 그대로 상변화 소자에 인가되도록 할 수 있다. A sufficient amount of current can flow through the phase change element at the time of writing, and a phase change memory device capable of securing a sufficient sensing margin even at the time of reading is provided. In the present invention, the transistor TR for cell selection and the phase change element for information storage are configured in parallel so that the voltage applied to the transistor can be applied to the phase change element as it is.
Description
본 발명은 메모리 소자 제조 분야에 관한 것으로, 보다 상세하게는 트랜지스터와 병렬 연결된 상변화 소자를 포함하는 상변화 메모리 소자에 관한 것이다.TECHNICAL FIELD The present invention relates to the field of memory device manufacturing, and more particularly, to a phase change memory device including a phase change device connected in parallel with a transistor.
상변화 메모리(Phase-Change Memory, PCM)소자는 비휘발성 메모리로서 고속동작, 저전력 소모에 적합하고, 셀 면적 축소에 유리할 뿐 아니라 적은 비용으로 제조 가능하여 차세대 기억소자로 각광 받고 있다.Phase-Change Memory (PCM) devices are nonvolatile memories, which are suitable for high-speed operation and low power consumption, are advantageous for reducing cell area, and can be manufactured at low cost.
도 1a는 종래 기술에 따른 상변화 메모리 셀의 등가 회로를 보이고, 도 1b는 종래 상변화 메모리 셀 단면도이다. 스위칭 소자인 트랜지스터(TR)의 한쪽 단(15b)에는 상하부전극(20, 22)으로 들러싸인 상변화 소자(PCD)의 일 전극(20)이 연결된다. 상변화 소자(PCD)의 타 전극(22)은 비트라인(bit line, BL)인 금속층에 연결되어 읽기, 쓰기(읽기, 쓰기) 동작시에 전하가 공급된다. 스위칭 트랜지스터의 다른 한쪽 단자(15a)는 접지선에 연결된다. 도 1b에서 미설명 도면부호 '10'은 반도체 기판, '11'은 소자분리막, '12'는 게이트 절연막, '13'은 게이트 전극, '14'는 절연막 스페이서, '16', '18', '23', '25' 및 '28'은 층간절연막, '17', '19','24' 및 '26'은 연결배선, '27'은 금속배선을 나타낸다.1A shows an equivalent circuit of a phase change memory cell according to the prior art, and FIG. 1B is a cross-sectional view of a conventional phase change memory cell. One electrode 20 of the phase change element PCD surrounded by the upper and lower electrodes 20 and 22 is connected to one end 15b of the transistor TR, which is a switching element. The other electrode 22 of the phase change element PCD is connected to a metal layer, which is a bit line BL, so that charge is supplied during read and write (read and write) operations. The other terminal 15a of the switching transistor is connected to the ground line. In FIG. 1B, reference numeral 10 denotes a semiconductor substrate, 11 denotes a device isolation layer, 12 denotes a gate insulating layer, 13 denotes a gate electrode, 14 denotes an insulating layer spacer, 16, 18, '23', '25' and '28' represent interlayer insulating films, '17', '19', '24' and '26' are connection wirings and '27' are metal wirings.
상변화 물질(21)로는 통상적으로 Ge2Sb2Te5(GST) 물질이 사용된다. 도 2에 보이는 바와 같이 큰 값의 리셋(reset) 전류를 흘려주면 주울 가열(Joule heating)에 의하여 순간적으로 온도가 녹는 점(~610 도) 이상으로 상승하였다가 하강하면서 비정질 상태(amorphous State)가 된다. 또한, 상대적으로 적은 양의 셋(셋) 전류를 흘려주게 되면 마찬가지로 주울 가열에 의해 결정화 온도(Crystallization Temperature, T crystal ~ 450 도)이상으로 상승하여 비정질 상태에서 결정상태로 전이한다. 통상의 상변화 메모리소자로 사용되는 물질은 도 3에 보이는 바와 같이 결정상태와 비정질 상태일 때의 저항값이 수십~ 수천배의 차이가 나므로, 이러한 저항 값의 차이가 메모리 소자에 이용된다. 그러므로, 메모리의 쓰기 동작 시에 데이터 "0"을 쓰기 위해서는 비트라인인 금속층에 리셋T 전류를 흘려주면 상변화 소자가 저항값이 높은 비정질 상태가 되고, 데이터 "1"를 쓰기 위해서는 비트라인인 금속층에 셋 전류를 흘려주면 상변화 소자가 저항값이 작은 결정 상태가 되어 데이터를 저장할 수 있도록 되어있다. 읽기 동작시에는 일정 전압(Vcc)을 인가하여 상변화 소자를 통해서 흐르는 전류를 감지하거나(Current Sensing), 일정 전류를 흘려주고 상변화 소자에 걸리는 전압 강하를 감지하는 방법(Voltage Sensing)으로 데이터를 판독한다. 본 명세서에서는 설명의 편의상 전류 감지의 경우로 한정하여 기 술 하나, 그 구성은 전압 감지의 경우에도 똑같이 적용될 수 있다.As the phase change material 21, a Ge 2 Sb 2 Te 5 (GST) material is generally used. As shown in FIG. 2, when a large reset current flows, the temperature rises above the melting point (~ 610 degrees) by Joule heating, and then the amorphous state decreases. do. In addition, when a relatively small amount of set current is passed, the temperature rises above the crystallization temperature (T crystal ~ 450 degrees) by Joule heating, and transitions from the amorphous state to the crystalline state. As a material used as a conventional phase change memory device, as shown in FIG. 3, the resistance value in the crystalline state and the amorphous state varies from several tens to thousands of times, and thus the difference in resistance value is used in the memory device. Therefore, when a reset T current is applied to the metal layer, which is a bit line, to write data "0" during a memory write operation, the phase change element is in an amorphous state with high resistance value, and the metal layer, which is a bit line, to write data "1". The flow of the set current causes the phase change element to have a small resistance state and to store data. During the read operation, data is detected by applying a constant voltage (Vcc) to sense current flowing through the phase change element (Current Sensing), or by flowing a constant current and sensing the voltage drop across the phase change element (Voltage Sensing). Read it. In the present specification, for convenience of description, the present disclosure is limited to the case of current sensing, and the configuration may be equally applied to the case of voltage sensing.
도 1a에 보이는 바와 같이 종래 상변화 메모리 소자의 구조에서는, 상변화 소자와 주어진 셀을 선택하기 위한 스위칭 소자(switching device)인 트랜지스터나 다이오드가 직렬로 연결되어 하나의 셀을 구성한다. In the structure of a conventional phase change memory device, as shown in FIG. 1A, a phase change device and a transistor or a diode, which is a switching device for selecting a given cell, are connected in series to form one cell.
쓰기 동작시에는 비트라인에 전압이 가해지면, 직렬로 연결된 트랜지스터와 상변화 소자에 전류가 흐르게 된다. 그런데, 트랜지스터의 소오스/드레인 간에 흐를 수 있는 전류의 한계치인 포화전류(Saturation Current, ID_SAT)의 통상 크기는 100 ~500 ㎂이기 때문에 트랜지스터에 직렬로 연결되어 있는 상변화 소자에도 흐를 수 있는 전류가 제한된다. 이러한 경우 상변화 소자에서 발생하는 주울열(∝I2R)에도 한계가 있어 상대적으로 높은 전류가 요구되는 리셋시에(통상적인 GST 물질에서 2.8 mA 이상이 요구됨) 필요한 전류를 충분히 얻지 못하게 된다. 종래에는 더 적은 전류로도 상변화가 일어날 수 있는 상변화 물질의 재료적인 특성을 조절하는 방향으로 진행되어 왔으나, 아직 충분한 물성을 확보하지 못하여 소자 개발에 어려움을 겪고 있다.In the write operation, when a voltage is applied to the bit line, current flows in the transistor and the phase change element connected in series. However, since the normal magnitude of the saturation current (ID_SAT), which is the limit of the current that can flow between the source and the drain of the transistor, is 100 to 500 mA, the current that can flow in the phase change element connected in series with the transistor is limited. do. In this case, the Joule heat (∝I 2 R) that occurs in the phase-change device also has a limit, which prevents a sufficient current to be obtained at reset, which requires a relatively high current (typically more than 2.8 mA in a typical GST material). Conventionally, progress has been made in the direction of controlling the material properties of the phase change material, which can occur with a smaller current, but it is difficult to develop the device because it has not yet secured sufficient physical properties.
그리고, 읽기 동작시에는 트랜지스터의 저항이 통상적인 소자의 저항보다 높기 때문에 상변화로 인한 저항의 변화가 트랜지스터의 저항 때문에 감지(sensing)되기 어려운 문제가 있다. 트랜지스터와 상변화 소자가 직렬 연결된 셀의 총저항은(RPCD + RTR)이므로, 상변화가 결정 상태(셋 상태, 데이터 "1" 상태)인 경우에 비트라인에 Vcc의 전압이 걸리면, Vcc/(RPCD CRST + RTR)의 전류가 센스 앰프(센스 앰프)로 흘러 들어간다. 또, 상변화 소자의 결정 상태가 비정질 상태(리셋 상태, 데이터 "0" 상태)인 경우에는 Vcc/(RPCD AMPS + RTR)의 전류가 센스 앰프로 흘러 들어간다. 이 두가지 경우 사이에 센스 앰프로 흘러 들어오는 전류차이는 Vcc x {1/(RPCD CRST + RTR)-1/(RMTJ AMPS + RTR )}이다. 통상적인 읽기 전압인 Vcc=0.5V와 통상적인 트랜지스터와 상변화 소자의 저항값인 RTR=50kOhm, RPCD CRST=2kOhm, RPCD AMPS=50kOhm를 가정할 경우, 센스 앰프로 유입되는 전체 전류는 데이터 "1"의 경우 9.6 ㎂ 정도이고, 데이터 "0"의 경우 5㎂ 로 그 차이는 4.6㎂이다. 통상의 센스 앰프는 10㎂ 이상의 전류가 흐르고, 데이터 "1"과 데이터 "0" 사이의 전류 차가 전체 전류의 10% 이상인 경우에 정상적으로 판독할 수 있도록 되어 있다. 그러므로 종래의 경우, 센스 앰프로 유입되는 전류 값과 데이터 "1"과 데이터 "0"간의 전류차(△I)가 모두 10㎂ 이하로, 통상적인 센스 앰프로 데이터 "1", 데이터 "0"를 식별하기에는 값이 작아서 어려움이 있다. 더욱이, 읽기-쓰기를 반복할 때에는 데이터 "1"과 데이터 "0"의 저항차가 감소하기 때문에 센싱 마진(sensing margin)이 더욱 감소하게 된다. 이러한 센싱 마진 확보의 문제는 소자의 신뢰성 확보에도 필수적인 항목이며, 소자개발에 있어서 최우선적으로 해결되어야 하는 문제이다.In the read operation, since the resistance of the transistor is higher than that of a conventional device, a change in resistance due to a phase change is difficult to be sensed due to the resistance of the transistor. Since the total resistance of the cell in which the transistor and the phase change element are connected in series is (R PCD + R TR ), if Vcc voltage is applied to the bit line when the phase change is in the crystalline state (set state, data "1" state), Vcc The current at / (R PCD CRST + R TR ) flows into the sense amplifier (sense amplifier). When the crystal state of the phase change element is in an amorphous state (reset state, data "0" state), a current of Vcc / (R PCD AMPS + R TR ) flows into the sense amplifier. The difference in current flowing into the sense amplifier between these two cases is Vcc x {1 / (R PCD CRST + R TR ) -1 / (R MTJ AMPS + R TR )}. Assuming a typical read voltage of Vcc = 0.5V and resistances of conventional transistors and phase change devices, R TR = 50kOhm, R PCD CRST = 2kOhm, and R PCD AMPS = 50kOhm, the total current flowing into the sense amplifier is For data "1", it is about 9.6 ms, and for data "0" it is 5 ms and the difference is 4.6 ms. A normal sense amplifier can read normally when a current of 10 mA or more flows and the current difference between data "1" and data "0" is 10% or more of the total current. Therefore, in the conventional case, the current difference ΔI between the current value flowing into the sense amplifier and the data "1" and the data "0" is all 10 Ω or less, and the data "1" and the data "0" in the conventional sense amplifier are all smaller. It is difficult to identify the value because it is small. Furthermore, when the read-write is repeated, the sensing margin is further reduced because the resistance difference between the data "1" and the data "0" decreases. The problem of securing the sensing margin is an essential item for securing the reliability of the device, and is a problem that must be solved first in device development.
전술한 바와 같은 문제점을 해결하기 위한 본 발명은, 쓰기시에 충분한 양의 전류가 상변화 소자를 통하여 흐를 수 있도록 할 수 있으며, 읽기시에도 충분한 센싱 마진을 확보할 수 있는 상변화 메모리 소자를 제공하는데 그 목적이 있다. The present invention for solving the above problems, it is possible to allow a sufficient amount of current to flow through the phase change element at the time of writing, and provides a phase change memory device capable of ensuring a sufficient sensing margin even during reading. Its purpose is to.
본 발명에서는, 셀 선택을 위한 트랜지스터(TR)와 정보 저장을 위한 상변화 소자를 병렬로 구성함으로써, 트랜지스터에 가해진 전압이 그대로 상변화 소자에 인가되도록 할 수 있다.In the present invention, the transistor TR for cell selection and the phase change element for information storage are configured in parallel so that the voltage applied to the transistor can be applied to the phase change element as it is.
본 발명의 일 실시예에 따른 상변화 메모리 소자는, 워드라인; 비트라인; 상기 워드라인에 연결된 게이트 전극, 상기 비트라인 및 접지선에 연결되는 소오스/드레인을 포함하는 트랜지스터; 및 제1 전극, 제2 전극 및 상기 제1 전극 및 제2 전극 사이에 상변화 물질층을 구비하되, 상기 제1 전극이 상기 비트라인과 연결되고, 상기 제2 전극이 접지선과 연결되며 상기 트랜지스터와 병렬 연결된 상변화 소자를 포함한다.Phase change memory device according to an embodiment of the present invention, the word line; Bitline; A transistor including a gate electrode connected to the word line, and a source / drain connected to the bit line and the ground line; And a phase change material layer between the first electrode, the second electrode, and the first electrode and the second electrode, wherein the first electrode is connected with the bit line, the second electrode is connected with a ground line, and the transistor It includes a phase change element connected in parallel with.
본 발명의 다른 실시예에 따른 상변화 메모리 소자는, 어레이로 배열된 다수의 메모리 셀을 포함하는 상변화 메모리 소자에 있어서, 상기 메모리 셀은, 워드라인; 비트라인; 상기 워드라인에 연결된 게이트 전극, 상기 비트라인 및 접지선에 연결되는 소오스/드레인을 포함하는 트랜지스터; 및 제1 전극, 제2 전극 및 상기 제1 전극 및 제2 전극 사이에 상변화 물질층을 구비하되, 상기 제1 전극이 상기 비트라인과 연결되고, 상기 제2 전극이 접지선에 연결되며 상기 트랜지스터와 병렬 연결된 상변화 소자를 포함하고, 상기 워드라인과 상기 접지선 사이에, 상기 워드라인과 동일하게 온/오프되는 스위칭 소자를 더 포함한다. A phase change memory device according to another exemplary embodiment of the present invention includes a phase change memory device including a plurality of memory cells arranged in an array, the memory cell comprising: a word line; Bitline; A transistor including a gate electrode connected to the word line, and a source / drain connected to the bit line and the ground line; And a phase change material layer between the first electrode, the second electrode, and the first electrode and the second electrode, wherein the first electrode is connected to the bit line, the second electrode is connected to a ground line, and the transistor And a phase change element connected in parallel with each other, and further comprising a switching element turned on / off in the same manner as the word line between the word line and the ground line.
이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부된 도면을 참조하여 설명한다.Hereinafter, the most preferred embodiments of the present invention will be described with reference to the accompanying drawings so that those skilled in the art can easily implement the technical idea of the present invention.
도 4a는 본 발명에 따라 스위칭 트랜지스터와 상변화 소자가 병렬로 연결된 상변화 메모리 셀의 등가회로이다.4A is an equivalent circuit of a phase change memory cell in which a switching transistor and a phase change element are connected in parallel according to the present invention.
쓰기 동작시에는 비트라인으로부터 유입된 전류가 트랜지스터를 통하지 않고 상변화 소자에 흐를 수 있도록 구성되어, 비트라인의 Vcc전압이 모두 상변화 소자에 인가될 수 있다. 따라서, 상변화 메모리에서 상변화에 필요한 전류를 충분히 공급 할 수 있다. 읽기 동작시에는 데이터 "0"의 겨우 셋 상태에서 비트라인에 Vcc의 전압이 걸리면, 트랜지스터에는 Vcc/ RTR의 전류가 흐르고, 상변화 소자에는 Vcc/RPCD CRST의 전류가 흐른다. 따라서, 센스 앰프로 들어오는 총전류는 Vcc(1/R TR + 1/RPCD CRST)가 된다. 또, 리셋 상태에서 (데이터 "1"), 트랜지스터에 Vcc/R TR의 전류가 흐르고, 상변화 소자에는 Vcc/RPC AMPS의 전류가 흐른다. 따라서, 센스 앰프로 들어오는 총전류는 Vcc(1/RTR + 1RPCD AMPS)가 된다. 이 두 가지 경우 사이에 센스 앰프로 흘러 들어오는 전류의 차이는 Vcc(1/RPCD CRST - 1/RPCD AMPS )이다. 마찬가지로 통상적인 읽기 전압인 Vcc=0.5V와 통상적인 상변화 소자의 결정상태와 비정질 상태에서의 저항값인 RPCD CRST=2kOhm, RPCD AMPS=50kOhm를 가정할 경우 데이터 "1"전류가 260㎂ , 데이터 "0" 전류가 20㎂ 가 흘러, 데이터 "1"과 데이터 "0"의 두 경우 모두 10㎂ 이상이며, 데이터 "1"/데이터 "0"간 전류 차이가 데이터 "1"전류 대비 90% 이상에 해당된다. 이러한 차이는 통상의 센스 앰프가 요구하는 전류차 10㎂ 이상과 전체전류 대비 10%이상을 충분히 만족하여, 데이터 "1", 데이터 "0"를 판독하기에 어려움이 없다. 따라서, 읽기동작시에도 트랜지스터와 상변화 소자를 병렬로 구성함으로 충분한 센싱 마진을 확보할 수 있다.In the write operation, the current flowing from the bit line may flow to the phase change element without passing through the transistor, so that all Vcc voltages of the bit line may be applied to the phase change element. Therefore, it is possible to sufficiently supply the current required for the phase change in the phase change memory. In the read operation, if Vcc voltage is applied to the bit line in the only set state of data "0", the current of Vcc / R TR flows through the transistor, and the current of Vcc / R PCD CRST flows through the phase change element. Thus, the total current into the sense amplifier is Vcc (1 / R TR + 1 / R PCD CRST ). In the reset state (data " 1 "), a current of Vcc / R TR flows through the transistor, and a current of Vcc / RPC AMPS flows through the phase change element. Therefore, the total current entering the sense amplifier is Vcc (1 / RTR + 1R PCD AMPS ). The difference in current flowing into the sense amplifier between these two cases is Vcc (1 / R PCD CRST -1 / R PCD AMPS ). Similarly, assuming that the typical read voltage, Vcc = 0.5V, and the resistance values in the crystalline and amorphous states of a typical phase change device, R PCD CRST = 2kOhm and R PCD AMPS = 50kOhm, the data "1" current is 260mA. , 20 데이터 of data "0" current flows, 10 ㎂ or more in both data "1" and "0", and the current difference between data "1" / data "0" is 90 It is more than%. This difference sufficiently satisfies the current difference of 10 mA or more and 10% or more of the total current required by a conventional sense amplifier, and there is no difficulty in reading data "1" and data "0". Therefore, even during the read operation, a sufficient sensing margin can be secured by configuring the transistor and the phase change element in parallel.
도 4b는 본 발명에 따른 상변화 메모리 셀의 단면도이다. 비트라인(BL)인 금속층에 상변화 소자(PCD)와 스위칭 트랜지스터(TR)가 병렬로 연결된다. 상기 상변화 소자(PCD) 및 상기 스위칭 트랜지스터(TR)는 각각 상기 비트라인(BL)과 접지선에 연결된다. 상변화 소자(PCD)는 비트라인에 연결되는 제1 전극, 접지선에 연결되는 제2 전극 및 상기 제1 전극과 상기 제2 전극 사이에 형성된 상변화 물질층을 포함한다. 상기 상변화 물질층은 Ge, Sb, As, Se, Ag 및 In 중에서 선택된 적어도 두개의 원소와 Te의 화합물질로 이루어질 수 있다. 보다 바람직하게, 상기 상변화 물질층은 GeSbTe(GST), AsSbTe(AST), SeSbTe(SST) 또는 AgInSbTe(AIST) 중에서 선택된 적어도 어느 하나의 물질로 이루어질 수 있다.4B is a cross-sectional view of a phase change memory cell in accordance with the present invention. The phase change element PCD and the switching transistor TR are connected in parallel to the metal layer, which is the bit line BL. The phase change element PCD and the switching transistor TR are connected to the bit line BL and the ground line, respectively. The phase change element PCD includes a first electrode connected to a bit line, a second electrode connected to a ground line, and a phase change material layer formed between the first electrode and the second electrode. The phase change material layer may be formed of a compound of Te and at least two elements selected from Ge, Sb, As, Se, Ag, and In. More preferably, the phase change material layer may be made of at least one material selected from GeSbTe (GST), AsSbTe (AST), SeSbTe (SST), or AgInSbTe (AIST).
도 4b에서 미설명 도면부호 '100'은 반도체 기판, '110'은 소자분리막, '121'은 게이트 절연막, '122'는 게이트 전극, '123'는 절연막 스페이서, '130', '150', '180', '190' 및 '230'은 층간절연막, '140', '160','170' 및 '210'은 연결배선, '220'은 금속배선을 나타낸다.In FIG. 4B, reference numeral '100' denotes a semiconductor substrate, '110' denotes an isolation layer, '121' denotes a gate insulating layer, '122' denotes a gate electrode, '123' denotes an insulating layer spacer, '130', '150', '180', '190' and '230' denote interlayer insulating films, '140', '160', '170' and '210' denote connection wirings, and '220' denote metal wirings.
도 5는 본 발명의 실시예에 따른 메모리 셀 어레이이다. 각 셀에서 셀 트랜지스터와 상변화 소자가 병렬로 연결되어 있다. 전술한 바와 같이, 선택된 셀에 대해서는 쓰기 전류를 충분히 흘릴 수 있고, 읽기시에도 충분한 센싱 마진을 확보할 수 있다. 5 is a memory cell array according to an embodiment of the present invention. In each cell, a cell transistor and a phase change element are connected in parallel. As described above, the write current can be sufficiently flowed to the selected cell, and sufficient sensing margin can be ensured even during reading.
그러나, 도 5와 같은 셀 어레이를 구성할 때 비선택 셀(NSC)로부터 누설(leakage) 전류가 발생할 수 있다. 도 6에서 볼 수 있듯이 선택된 셀(SC)과 같은 비트라인(BL1)에 연결된 비선택 셀(NSC)들은 선택되지 않은 경우에도 상변화 소자를 통해서 일부 누설 전류가 흐르게 되어 셀 동작 및 데이터 판독에 어려움을 주게 된다. However, when configuring a cell array as shown in FIG. 5, leakage current may occur from the non-selected cell NSC. As shown in FIG. 6, the non-selected cells NSC connected to the bit line BL1 such as the selected cell SC have some leakage current flowing through the phase change element even when they are not selected, making it difficult to operate the cell and read data. Will be given.
이와 같은 문제점을 제거하기 위하여 본 발명에서는 도 7에 보이는 바와 같이 접지선과 워드라인들(WL1...WL6)에 각각 연결되어 워드라인과 함께 온(ON/OFF)되는 스위칭 소자들을 추가로 구성할 수 있다. 즉, 선택된 셀과 같은 비트라인에 연결되어 있는 선택되지 않은 셀은 상변화소자를 통해서 전류가 통하더라도 셀 블럭의 끝에 위치하여 워드라인과 함께 동작하는 스위칭 소자들에 의해서 누설 전류를 효과적으로 차단시킬 수 있다. In order to eliminate this problem, in the present invention, as shown in FIG. 7, switching elements connected to the ground line and the word lines WL1. Can be. In other words, the unselected cell connected to the same bit line as the selected cell can effectively block the leakage current by switching elements located at the end of the cell block and operating together with the word line even though current flows through the phase change element. have.
이상에서 설명한 바와 같이 본 발명은 전술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니고, 본 발명이 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능함이 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다. As described above, the present invention is not limited to the above-described embodiments and the accompanying drawings, and the present invention may be variously substituted, modified, and changed without departing from the spirit of the present invention. It will be apparent to those of ordinary skill in Esau.
전술한 바와 같이 이루어지는 본 발명은, 트랜지스터와 상변화 소자를 병렬로 구성하여 쓰기 동작 시에 상변화 소자에 상변화가 일어날 수 있는 충분한 전류를 흘릴 수 있도록 하고, 읽기 시에는 데이터 "1"과 데이터 "0" 모두 10㎂ 이상이며, 데이터 "1"/데이터 "0"간 전류 차이가 데이터 "1"전류 대비 90%이상에 해당한다. 이러한 차이는 통상의 센스 앰프가 요구하는 전류차 10㎂ 이상과 전체전류 대비 10%이상을 충분히 만족하며, 데이터 "1", 데이터 "0"를 판독하기에 어려움이 없다. 따라서, 읽기 동작 시에도 트랜지스터와 상변화 소자를 병렬로 구성함으로써 충분한 센싱 마진을 확보할 수 있다.According to the present invention as described above, the transistor and the phase change element are configured in parallel so that a sufficient current for phase change can flow to the phase change element during a write operation, and the data " 1 " All of the "0" s are more than 10 mA, and the current difference between the data "1" and the data "0" corresponds to more than 90% of the data "1" current. This difference satisfies the current difference of 10 mA or more and 10% or more of the total current required by a conventional sense amplifier, and there is no difficulty in reading data "1" and data "0". Therefore, even in a read operation, a sufficient sensing margin can be secured by configuring the transistor and the phase change element in parallel.
도 1a는 종래 기술에 따른 상변화 메모리 셀의 등가 회로를 보이고, 도 1b는 상변화 메모리 셀 단면도.1A shows an equivalent circuit of a phase change memory cell according to the prior art, and FIG. 1B is a cross sectional view of a phase change memory cell.
도 1b는 종래 상변화 메모리 셀 단면도.1B is a cross-sectional view of a conventional phase change memory cell.
도 2는 쓰기시 전류 인가로 인한 상변화 소자의 온도 상승과 상변이 사이의 관계를 보이는 그래프.Figure 2 is a graph showing the relationship between the temperature rise and phase change of the phase change element due to the application of current during writing.
도 3은 결정상태에 따른 상변화 소자의 저항변화를 보이는 그래프.3 is a graph showing the resistance change of the phase change element according to the crystal state.
도 4a는 본 발명에 따라 스위칭 트랜지스터와 상변화 소자가 병렬로 연결된 상변화 메모리 셀의 등가회로.4A is an equivalent circuit of a phase change memory cell in which a switching transistor and a phase change element are connected in parallel in accordance with the present invention.
도 4b는 본 발명에 따른 상변화 메모리 셀의 단면도.4B is a cross-sectional view of a phase change memory cell in accordance with the present invention.
도 5 및 도 6은 본 발명의 실시예에 따른 메모리 셀 어레이.5 and 6 are memory cell arrays in accordance with embodiments of the present invention.
도 7은 본 발명의 다른 실시예에 따른 메모리 셀 어레이. 7 is a memory cell array according to another embodiment of the present invention.
* 도면의 주요부분에 대한 도면 부호의 설명 * Explanation of reference numerals for the main parts of the drawing
100: 반도체 기판 110: 소자분리막100: semiconductor substrate 110: device isolation film
121: 게이트 절연막 122: 게이트 전극121: gate insulating film 122: gate electrode
123: 절연막 스페이서 124, 135: 소오스, 드레인 123: insulating film spacer 124, 135: source, drain
130, 150, 180, 190 및 230: 층간절연막130, 150, 180, 190 and 230: interlayer insulating film
140, 160, 170 및 210: 연결배선140, 160, 170 and 210: connection wiring
220: 금속배선 BL: 비트라인220: metal wiring BL: bit line
PCD: 상변이 소자 TR: 트랜지스터 PCD: Phase Shift Device TR: Transistor
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