KR20050097227A - Ultra minimal roughness reflective layer for pixel designed thin film transistor and liquid crystal display - Google Patents

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Abstract

본 발명은 픽셀유닛 상에 극초 미세 러프 반사층을 갖는 박막트랜지스터 및 액정표시장치에 관한 것이다. 극초 미세 러프 표면을 갖는 극초 미세 러프 반사층은 기판 위에 형성된다. 극초 미세 러프 반사층은 비정질 또는 부분 결정질의 인듐-틴-옥사이드 층과 실리콘 함유 러프층을 구비하여 극초 미세 러프 표면을 형성하게 된다. 이어서, 상기 러프층의 형상에 따르는 반사층이 그 위에 형성되어 극초 미세 러프 반사면을 얻게 되며 이에 따라 반사효율이 향상된다. The present invention relates to a thin film transistor and a liquid crystal display device having an ultra-fine rough reflection layer on the pixel unit. An ultrafine rough reflecting layer having an ultrafine rough surface is formed on the substrate. The ultrafine rough reflecting layer comprises an amorphous or partially crystalline indium-tin-oxide layer and a silicon containing rough layer to form an ultrafine rough surface. Subsequently, a reflective layer conforming to the shape of the rough layer is formed thereon to obtain an ultra fine rough reflective surface, thereby improving the reflection efficiency.

Description

픽셀용의 극초 미세 러프 반사층으로 설계된 박막트랜지스터 및 액정표시장치 {ULTRA MINIMAL ROUGHNESS REFLECTIVE LAYER FOR PIXEL DESIGNED THIN FILM TRANSISTOR AND LIQUID CRYSTAL DISPLAY} Thin film transistors and liquid crystal displays designed with ultra-fine rough reflection layers for pixels {ULTRA MINIMAL ROUGHNESS REFLECTIVE LAYER FOR PIXEL DESIGNED THIN FILM TRANSISTOR AND LIQUID CRYSTAL DISPLAY}

본 발명은 평판 표시장치에 관한 것으로, 특히 반사형 또는 반투과형 액정표시장치에 관한 것이다. BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to flat panel displays, and more particularly, to reflective or transflective liquid crystal displays.

액정표시장치(LCD)는 디지털 시계, 계산기 등과 같은 전자제품에 널리 사용되고 있다. 또한, 제조 및 설계 기술의 발전에 따라 박막트랜지스터 액정표시장치(TFT-LCD)가 휴대용 컴퓨터, 개인 디지털 보조장치 및 칼라 텔레비전 등에 적용되고 있으며 점차 종래의 음극선관 표시장치를 대체해가는 추세에 있다.LCDs are widely used in electronic products such as digital clocks and calculators. In addition, with the development of manufacturing and design technology, thin film transistor liquid crystal display (TFT-LCD) has been applied to portable computers, personal digital assistants and color televisions, and is gradually replacing the conventional cathode ray tube display devices.

현재, 투과형 LCD가 주로 개발되고 있으며, 일반적으로 투과형 LCD의 소위 백라이트(back light)라 불리는 광원은 표시장치의 후방에 위치한다. 따라서, 픽셀전극으로는 인듐-틴-옥사이드(ITO)와 같은 투명 전도성 물질이 사용되고 있다. 투과형 LCD의 백라이트는 전력소모가 가장 많은 부분이다. LCD가 가장 많이 사용되는 분야는 휴대용 컴퓨터 및 통신 장비이며, 이들의 주 전력공급수단으로는 배터리가 이용되어 왔다. 이에 따라, LCD의 전력소모를 감소시키는 것이 바로 LCD 제품 개발에 있어 주요한 방향이 되었다. 밝은 환경에서 사용될 때 투과형 LCD의 반사는 콘트라스트를 감소시켜 흐릿한 영상이 형성되게 한다.Currently, transmissive LCDs are mainly developed, and a light source generally called a back light of a transmissive LCD is located behind the display device. Therefore, a transparent conductive material such as indium tin oxide (ITO) is used as the pixel electrode. The backlight of the transmissive LCD consumes the most power. The most widely used fields of LCDs are portable computers and communication equipment, and batteries have been used as their main power supply means. Accordingly, reducing the power consumption of LCDs has become a major direction in the development of LCD products. When used in bright environments, the reflection of transmissive LCDs reduces contrast, resulting in blurry images.

이러한 문제점의 해결책으로 반사형 LCD가 개발되었다. 반사형 LCD의 광원은 그 LCD의 바깥쪽에 위치하므로 빛을 반사시키기 위한 반사층이 필요하다. 통상, 반사층으로는 픽셀전극이 사용된다. 이러한 픽셀전극으로는 금속 알루미늄과 같은 반사형 도전성 물질이 사용된다. 픽셀전극의 표면은 보다 나은 반사를 위해 평탄하지 않게 되어있다. 하지만, 여전히 반사형 LCD로는 해결할 수 없는 문제가 남아있다. 즉, 외부광원으로 부터의 빛의 강도가 충분히 높지 않은 경우 반사형 LCD는 선명한 영상을 표시하지 못한다. 따라서, 반투과형 LCD가 차세대 연구 개발의 목표가 되고 있다. 어떤 반사형 LCD의 픽셀전극은 적어도 하나의 개구가 ITO로 채워진 알루미늄 판으로 이루어져 있으므로 외부의 광 강도가 충분히 높지 않을 경우 백라이트가 턴-온되어 광원 역할을 하게 된다.In order to solve this problem, a reflective LCD has been developed. Since the light source of the reflective LCD is located outside the LCD, a reflective layer is needed to reflect the light. Usually, a pixel electrode is used as a reflection layer. As the pixel electrode, a reflective conductive material such as metal aluminum is used. The surface of the pixel electrode is not flat for better reflection. However, there still remains a problem that cannot be solved with reflective LCDs. That is, when the intensity of light from an external light source is not high enough, the reflective LCD cannot display a clear image. Thus, transflective LCDs are the goal of next-generation research and development. Since the pixel electrode of a reflective LCD is made of an aluminum plate filled with at least one opening, the backlight is turned on to serve as a light source when the external light intensity is not high enough.

통상적으로, 반사층의 표면은 이산적인 러프 표면(rough surface)으로 이루어진다. 그 러프 표면의 높이 차는 대략 0.5 내지 1.5 ㎛정도이다. 이러한 높이 차는 액정 분자의 배열에 영향을 주어 화질을 떨어뜨린다. 도 1은 통상의 액정표시장치(LCD)의 횡단면도이다. 도 1을 참조하면, 액정표시장치는 상부기판(20) 및 하부기판(10)을 구비한다. 상부기판(20)과 하부기판(10) 사이에는 액정층이 형성된다. 수지로 이루어진 반사층(12)은 하부기판(10) 위에 형성된다. 반사층 또는 러프층(12)의 표면에서의 높이 차는 셀 갭을 변화시킨다. 반사층(12)의 돌출 영역(14)에서의 셀 갭은 러프층(rough layer; 12)의 볼록부(16) 보다 작다. 반사효율은 액정셀의 위상지연량 R에 관계되며, 액정셀의 위상지연량 R은 셀 갭의 변화값 △d 및 액정의 복굴절율 △n에 관계된다. 액정의 복굴절율 △n은 약 0.06 내지 0.1이다. 따라서, 셀 갭의 변화값 △d이 0.5㎛ 내지 1.5㎛ 이라면, 변화값 △nd는 0.06㎛ 내지 0.15㎛ (즉, △ndj 내지 △ndi) 가 된다. Typically, the surface of the reflective layer consists of a discrete rough surface. The height difference of the rough surface is about 0.5 to 1.5 mu m. This height difference affects the arrangement of the liquid crystal molecules, resulting in poor image quality. 1 is a cross-sectional view of a conventional liquid crystal display (LCD). Referring to FIG. 1, the liquid crystal display includes an upper substrate 20 and a lower substrate 10. The liquid crystal layer is formed between the upper substrate 20 and the lower substrate 10. The reflective layer 12 made of resin is formed on the lower substrate 10. The difference in height at the surface of the reflective layer or rough layer 12 changes the cell gap. The cell gap in the protruding region 14 of the reflective layer 12 is smaller than the convex portion 16 of the rough layer 12. The reflection efficiency is related to the phase delay amount R of the liquid crystal cell, and the phase delay amount R of the liquid crystal cell is related to the change value? D of the cell gap and the birefringence index? N of the liquid crystal. The birefringence Δn of the liquid crystal is about 0.06 to 0.1. Therefore, if the change value Δd of the cell gap is 0.5 μm to 1.5 μm, the change value Δnd is 0.06 μm to 0.15 μm (that is, Δndj to Δndi).

위상지연량의 완전한 변화값 △nd는 반사형 트위스트 네마틱 모드(reflective twisted nematic mode; 이하 'RTN 모드'라 한다) 및 혼합 트위스트 네마틱 모드 (mixed twisted nematic mode; 이하 '혼합모드'라 한다)의 경우 0.06m 이하이다. 이러한 변화값 △nd는 트위스트 각의 값에 관계없이 반사효율이 95% 내지 100%에 이르도록 한다. 그러나, 종래의 반사층에 존재하는 높이 차는 그 변화값 △nd을 확대시켜 반사효율이 이상적인 값인 100%에서 60%로 낮아지도록 한다. 이같은 낮은 반사효율은 사용자에게 주변의 빛을 효과적으로 반사시키지 못하여 선명한 영상을 표시할 수 없게 만든다.The complete change in phase delay amount Δnd is the reflective twisted nematic mode (hereinafter referred to as RTN mode) and the mixed twisted nematic mode (hereinafter referred to as 'mixed mode'). In the case of 0.06m or less. This change value? Nd causes the reflection efficiency to reach 95% to 100% regardless of the twist angle value. However, the height difference existing in the conventional reflective layer enlarges the change value Δnd so that the reflection efficiency is lowered from the ideal value of 100% to 60%. This low reflection efficiency does not effectively reflect the ambient light to the user, making it impossible to display a clear image.

따라서, 본 발명의 주 목적은 액정표시장치에 극초 미세 러프 반사층을 사용하는 것이다. 기판 위에 형성된 상기 극초 미세 러프 반사층은 위상지연량의 변화값을 감소시켜 액정표시장치의 반사효율을 95%이상으로 향상시킬 수 있다.Therefore, the main object of the present invention is to use an ultrafine rough reflection layer in a liquid crystal display device. The ultra-fine rough reflection layer formed on the substrate may improve the reflection efficiency of the liquid crystal display device to 95% or more by reducing the change value of the phase delay amount.

본 발명의 다른 목적은 액정표시장치 용의 어떠한 금속층 상에도 형성될 수 있는 극초 미세 러프 반사층을 제공하는 것이다. 본 발명에 의하면, 상기 극초 미세 러프 반사층의 제조공정이 박막트랜지스터의 제조공정에 통합된다. 이같은 통합은 극초 미세 러프 반사층의 영역을 최적화할 뿐만아니라 포토마스크의 사용을 줄여 제조비용을 감소시켜준다.Another object of the present invention is to provide an ultrafine rough reflecting layer that can be formed on any metal layer for a liquid crystal display. According to the present invention, the manufacturing process of the ultra-fine rough reflection layer is integrated into the manufacturing process of the thin film transistor. This integration not only optimizes the area of the ultrafine rough reflecting layer, but also reduces the manufacturing cost by reducing the use of photomasks.

본 발명의 또다른 목적은 액정표시장치 용의 무기물질로 이루어진 극초 미세 러프 반사층을 제공하는 것이다. 무기물질로 이루어진 반사층은 유기물질로 이루어진 반사층 보다 높은 온도에서 사용될 수 있다. 따라서, 후속 열공정에 의해 반사층이 변형되지 않으며 반사효율이 영향받지 않게 된다.Still another object of the present invention is to provide an ultrafine rough reflective layer made of an inorganic material for a liquid crystal display device. The reflective layer made of an inorganic material may be used at a higher temperature than the reflective layer made of an organic material. Therefore, the reflective layer is not deformed by the subsequent thermal process and the reflection efficiency is not affected.

본 발명의 또 다른 목적은 액정표시장치용의 극초 미세 러프 반사층을 제공하는 것이다. 비정질 인듐-틴-옥사이드(ITO) 층 및 실리콘 함유 러프층 모두 러프 표면을 갖는 러프 하부층을 형성한다. 이때, 반사층은 극초 미세 러프 표면을 갖는 러프 하부층의 형상을 따르게 된다. 그 반사층도 극초 미세 러프 표면을 갖는다. 따라서, 극초 미세 러프 반사층은 극초 미세 볼록-오목 영역을 가질 뿐만아니라 반사광의 반사각을 향상시킨다. It is still another object of the present invention to provide an ultrafine rough reflective layer for a liquid crystal display device. Both the amorphous indium-tin-oxide (ITO) layer and the silicon containing rough layer form a rough bottom layer with a rough surface. At this time, the reflective layer follows the shape of the rough lower layer having an ultrafine rough surface. The reflective layer also has an ultrafine rough surface. Thus, the ultrafine rough reflecting layer not only has an ultrafine convex-concave region but also improves the reflection angle of the reflected light.

상기 목적을 달성하기 위하여, 본 발명은 극초 미세 반사층 구조체를 제공한다. 상기 극초 미세 반사층 구조체는 액정표시장치의 기판 위에 형성되어 주변광을 반사시킨다. 이 구조체는 비정질 또는 다결정질 인듐-틴-옥사이드 층, 실리콘 함유 러프층 및 반사층으로 구성된다. 상기 비정질 인듐-틴-옥사이드 층은 기판 위에 형성되고 실리콘 함유 러프층은 비정질 인듐-틴-옥사이드 층 위에 형성된다. 실리콘 함유 러프층은 러프 표면을 갖는다. 러프층 일부의 높이 차는 100nm 이하이다. 반사층은 러프 표면 위에 형성되고 러프층의 형상을 따르게 된다. 따라서, 극초 미세 반사면도 반사층 위에 형성된다.In order to achieve the above object, the present invention provides an ultra-fine reflective layer structure. The ultrafine reflective layer structure is formed on a substrate of the liquid crystal display device to reflect ambient light. This structure consists of an amorphous or polycrystalline indium-tin-oxide layer, a silicon containing rough layer and a reflective layer. The amorphous indium-tin-oxide layer is formed over the substrate and the silicon containing rough layer is formed over the amorphous indium-tin-oxide layer. The silicon-containing rough layer has a rough surface. The height difference of a part of rough layer is 100 nm or less. The reflective layer is formed on the rough surface and follows the shape of the rough layer. Therefore, the ultrafine reflective surface is also formed on the reflective layer.

한편, 본 발명은 박막트랜지스터 액정표시장치의 구조체를 제공한다. 이 구조체는 기판에 형성되고 한쌍의 게이트 도전라인 및 한쌍의 소스 도전라인을 구비한다. 게이트 도전라인 쌍은 소스 도전라인 쌍에 대하여 직각을 이룬다. 표시장치는 두쌍의 도전라인들 사이에 형성된다. 트랜지스터는 표시장치의 모서리에 형성되어 인접한 게이트 도전라인 및 인접한 소스 도전라인에 접속된다. 극초 미세 반사층은 표시장치의 다른 영역에 형성되어 주변광을 반사시킨다. 극초 미세 러프 표면의 일부 영역의 높이 차는 100nm 이하이다. On the other hand, the present invention provides a structure of a thin film transistor liquid crystal display device. This structure is formed on a substrate and has a pair of gate conductive lines and a pair of source conductive lines. The gate conductive line pair is perpendicular to the source conductive line pair. The display device is formed between two pairs of conductive lines. Transistors are formed at edges of the display device and are connected to adjacent gate conductive lines and adjacent source conductive lines. The ultrafine reflective layer is formed in another area of the display device to reflect the ambient light. The height difference of some regions of the ultrafine rough surface is 100 nm or less.

본 발명에 따른 극초 미세 반사층은 극초 미세 러프 표면을 갖는다. 극초 미세 러프 표면의 일부 영역에서의 높이 차는 100nm 이하로서 종래의 반사층의 높이 차 보다 훨씬 작다. 이러한 극초 미세 러프 반사층은 위상지연량의 변화값을 효과적으로 감소시켜 액정표시장치의 반사효율을 95% 이상으로 향상시킨다. 또한, 상기 러프 표면의 작은 그레인(grain)은 반사광의 각도를 증대시켜 시야각을 확장한다. 무기물질로 이루어진 반사층은 유기물질로 이루어진 반사층 보다 높은 온도에서 사용될 수 있다. 따라서, 후속 열공정에 의해 반사층이 변형되지 않고 반사효율도 영향받지 않는다.The ultrafine reflecting layer according to the present invention has an ultrafine rough surface. The height difference in some regions of the ultrafine rough surface is 100 nm or less, which is much smaller than the height difference of the conventional reflective layer. The ultra-fine rough reflection layer effectively reduces the change in the amount of phase delay, thereby improving the reflection efficiency of the liquid crystal display device to 95% or more. In addition, the small grain of the rough surface increases the angle of the reflected light to extend the viewing angle. The reflective layer made of an inorganic material may be used at a higher temperature than the reflective layer made of an organic material. Therefore, the reflective layer is not deformed by the subsequent thermal process and the reflection efficiency is not affected.

상기 목적 외에 본 발명의 다른 목적 및 특징들은 첨부한 도면들을 참조한 실시예에 대한 설명을 통하여 명백하게 드러나게 될 것이다. Other objects and features of the present invention in addition to the above object will become apparent from the description of the embodiments with reference to the accompanying drawings.

이하, 도 2 내지 도 8b를 참조하여 본 발명의 바람직한 실시예에 대하여 설명하기로 한다. Hereinafter, exemplary embodiments of the present invention will be described with reference to FIGS. 2 to 8B.

본 발명은 극초 미세 반사층(ultra minimal reflective layer)을 갖는 액정표시장치를 제공한다. 극초 미세 반사층은 비정질 인듐-틴-옥사이드(a-ITO)와 실리콘 함유 러프층(rough layer)으로 이루어진다. 이 러프층 위에는 극초 미세의 러프 표면이 형성된다. 그 다음, 이 러프층 위에는 무기물질로 이루어진 반사층이 형성되며, 이 반사층은 러프층의 형상과 일치한다. 또한, 반사층은 극초 미세의 러프 표면을 갖는다. 무기물질로 이루어진 반사층은 유기물질로 이루어진 반사층 보다 높은 온도에서 사용될 수 있다. 한편, 미세 러프 표면을 갖는 반사층은 원래의 반사 특성을 지닐 뿐만아니라 셀 갭의 변화값을 감소시켜 액정표시장치의 반사효율을 95%이상으로 향상시킨다. 특히, 미세 러프 표면을 갖는 반사층의 제조공정은 통상의 박막트랜지스터의 제조공정에 통합되므로 그 제조공정시 포토마스크의 사용을 줄여준다. 이에 따라, 본 발명은 제조비용을 줄일 수 있게 된다.The present invention provides a liquid crystal display having an ultra minimal reflective layer. The ultrafine reflective layer is composed of an amorphous indium-tin-oxide (a-ITO) and a rough layer containing silicon. An ultrafine rough surface is formed on this rough layer. Then, a reflective layer made of an inorganic material is formed on the rough layer, which reflects the shape of the rough layer. The reflective layer also has a very fine rough surface. The reflective layer made of an inorganic material may be used at a higher temperature than the reflective layer made of an organic material. On the other hand, the reflective layer having the fine rough surface not only has original reflection characteristics but also reduces the change in the cell gap, thereby improving the reflection efficiency of the liquid crystal display device to 95% or more. In particular, the manufacturing process of the reflective layer having the fine rough surface is integrated into the manufacturing process of the conventional thin film transistor, thereby reducing the use of the photomask in the manufacturing process. Accordingly, the present invention can reduce the manufacturing cost.

본 발명에 따른 미세 러프 표면을 갖는 반사층은 액정표시장치에 사용되며, 특히 반사형 또는 반투과형 액정표시장치에 사용된다. 본 발명의 기술적 사상 및 범위를 한정하지 않고 본 발명에서 제안된 구조가 하나의 바람직한 실시예로서 예시된다. 당업자는 본 발명의 실시예를 통해 본 발명을 여러 종류의 액정표시장치에 적용할 수 있을 것이다. 본 발명의 적용은 다음과 같이 실시예로서 한정되지 않는다. Reflective layers having a fine rough surface according to the present invention are used in liquid crystal display devices, in particular in reflective or transflective liquid crystal display devices. The structure proposed in the present invention is illustrated as one preferred embodiment without limiting the technical spirit and scope of the present invention. Those skilled in the art will be able to apply the present invention to various kinds of liquid crystal display devices through the embodiments of the present invention. The application of the present invention is not limited to the examples as follows.

미세 러프층을 갖는 반사층의 제조공정에 대해 설명하기로 한다. 도 2a 및 도 2b는 본 발명의 바람직한 실시예에 따른 극초 미세 반사층의 개략 횡단면도이다. 도 2A를 참조하면, 기판(100)이 마련된다. 그 기판(100)은 액정표시장치에 사용되는 유리기판이다.The manufacturing process of the reflecting layer which has a fine rough layer is demonstrated. 2A and 2B are schematic cross-sectional views of an ultrafine reflective layer in accordance with a preferred embodiment of the present invention. Referring to FIG. 2A, a substrate 100 is provided. The substrate 100 is a glass substrate used for a liquid crystal display device.

먼저, 기판(100) 위에 비정질 인듐-틴-옥사이드 층(a-ITO)(210)이 형성된다. 또한, 다결정 인듐-틴-옥사이드 층이 사용될 수도 있다. 비정질 인듐-틴-옥사이드 층은 인듐 산화물 및 주석 산화물을 이용하여 플라스마 성장 CVD와 같은 CVD 공정에 의해 형성된다. 인듐-틴-옥사이드 층은 공정중의 조건 제에에 의해 비정질 결정 구조를 형성하도록 조절된다.First, an amorphous indium-tin-oxide layer (a-ITO) 210 is formed on the substrate 100. In addition, a polycrystalline indium-tin-oxide layer may be used. The amorphous indium-tin-oxide layer is formed by a CVD process such as plasma growth CVD using indium oxide and tin oxide. The indium tin oxide layer is controlled to form an amorphous crystal structure by the conditions in the process.

다음으로, a-ITO 층(210) 위에 실리콘 함유 러프층(220)이 형성된다. 실리콘 함유 러프층(220)은 비정질 실리콘, 폴리실리콘, 실리콘 질화물(SiNx), 실리콘 산화물(SiOx) 또는 실리콘 산질화물(SiONx) 로 이루어진다. 통상, 실리콘 함유 러프층(220)은 CVD공정에 의해 형성된다. a-ITO층(210)의 결정 구조는 실리콘 함유 러프층(220)으로 신장되어 극소 미세 러프 표면(222)를 갖는 실리콘 함유 러프층(220)으로 된다. 실리콘 함유 러프층(220)을 형성하면서 극초 미세 러프 표면(222)의 거칠기 레벨 (level of roughness)을 조절하는 것은 대단히 중요한 일이다. 실리콘 함유 러프층(220)의 극초 미세 러프 표면(222) 에서의 돌출 그레인의 크기는 공정조건을 변화시킴으로써 조절된다. 도 2A에 도시한 바와 같이, 돌출 그레인의 평균 길이 L는 약 10nm 내지 800nm 이고 높이 H는 약 5nm 내지 100nm 이다. 돌출 그레인의 예각(α)은 대략 1 내지 60도 이내로 조절된다.Next, a silicon-containing rough layer 220 is formed on the a-ITO layer 210. The silicon-containing rough layer 220 is made of amorphous silicon, polysilicon, silicon nitride (SiN x ), silicon oxide (SiO x ), or silicon oxynitride (SiON x ). Typically, the silicon-containing rough layer 220 is formed by a CVD process. The crystal structure of the a-ITO layer 210 extends into the silicon-containing rough layer 220 to become a silicon-containing rough layer 220 having a very fine rough surface 222. It is very important to adjust the level of roughness of the ultrafine rough surface 222 while forming the silicon-containing rough layer 220. The size of the protruding grains on the ultrafine rough surface 222 of the silicon containing rough layer 220 is controlled by changing the process conditions. As shown in Fig. 2A, the average length L of the protruding grains is about 10 nm to 800 nm and the height H is about 5 nm to 100 nm. The acute angle α of the protruding grains is adjusted within approximately 1 to 60 degrees.

도 2b를 참조하면, 실리콘 함유 러프층(220) 위에 반사층(230)이 형성된다. a-ITO 층(210), 실리콘 함유 러프층(220) 및 반사층(230)은 극초 미세 반사층(200)을 구성한다. 반사층(230)은 뛰어난 반사특성을 갖는 물질로 형성된다. 통상, 반사층(230)은 알루미늄(Al), 은(Ag) 또는 이들의 조성물과 같은 금속물질로 형성된다. 반사층(230)은 실리콘 함유 러프층(220)의 형상을 따르게 된다. 따라서, 실리콘 함유 러프층(220)의 표면과 동일한 극초 미세 러프 표면이 반사층(230) 위에 형성된다. 반사층(230)의 극초 미세 러프 표면의 돌출 그레인의 예각은 대략 1 내지 60도로 조절되며 그 바람직한 예각은 대략 3 내지 20도 이다. 이 예각의 범위에서 양호한 반사효율이 얻어진다.Referring to FIG. 2B, a reflective layer 230 is formed on the silicon-containing rough layer 220. The a-ITO layer 210, the silicon-containing rough layer 220, and the reflective layer 230 constitute the ultrafine reflective layer 200. The reflective layer 230 is formed of a material having excellent reflective properties. In general, the reflective layer 230 is formed of a metal material such as aluminum (Al), silver (Ag), or a composition thereof. The reflective layer 230 follows the shape of the silicon-containing rough layer 220. Thus, an ultrafine rough surface, which is the same as that of the silicon containing rough layer 220, is formed over the reflective layer 230. The acute angle of the protruding grains of the ultrafine rough surface of the reflective layer 230 is adjusted to approximately 1 to 60 degrees, and the preferred acute angle is approximately 3 to 20 degrees. Good reflection efficiency is obtained in this acute angle range.

도 3에 도시한 바와 같이, 기판(100)과 극초 미세 반사층(200) 사이에 범프층(bump layer; 110)이 형성된다. 범프층(110)은 알루미늄(Al), 크롬(Cr), MoCr 등과 같은 금속물질로 형성된다. 이와는 달리, 실리콘 질화물 또는 실리콘 산화물과 같은 무기물질과 수지 및 포토레지스트와 같은 유기물질이 범프층을 형성하는 데 사용될 수도 있다. 예컨대, 범프층(110)이 MoCr로 이루어질 경우, 먼저 MoCr층 위에 알루미늄 층이 형성되고 그 다음 알루미늄 층 위에 범프를 갖는 포토레지스트 층이 형성된다. 습식 식각법이 포토레지스트와 MoCr 층을 식각하는 데 사용되어 경사진 금속 범프를 형성하게 된다. 범프층(110)의 높이 차는 약 30 내지 1600nm 로 조절된다. 범프층(110)의 경사각은 약 2 내지 75도로 조절된다. 범프층(110)은 특정 방향에서의 반사효율을 제어한다. 또한, 범프층(110)은 큰 분산각을 갖는다. 이에 따라, 범프층(110)은 시야각에 따른 반사효율의 급격한 변화를 피하도록 반사효율을 고르게 한다. 즉, 범프층(110)은 번뜩임 방지 기능을 갖는다.As shown in FIG. 3, a bump layer 110 is formed between the substrate 100 and the ultrafine reflective layer 200. The bump layer 110 is formed of a metal material such as aluminum (Al), chromium (Cr), and MoCr. Alternatively, inorganic materials such as silicon nitride or silicon oxide and organic materials such as resins and photoresists may be used to form the bump layer. For example, when the bump layer 110 is made of MoCr, an aluminum layer is first formed over the MoCr layer, and then a photoresist layer having bumps over the aluminum layer is formed. Wet etching is used to etch the photoresist and MoCr layers to form slanted metal bumps. The height difference of the bump layer 110 is adjusted to about 30 to 1600nm. The inclination angle of the bump layer 110 is adjusted to about 2 to 75 degrees. The bump layer 110 controls the reflection efficiency in a specific direction. In addition, the bump layer 110 has a large dispersion angle. Accordingly, the bump layer 110 evens the reflection efficiency to avoid a sudden change in the reflection efficiency according to the viewing angle. In other words, the bump layer 110 has a function of preventing sparking.

또한, 범프층(110)은 수지로 형성될 수도 있다. 범프층(110) 위에는 극초 미세 반사층(200)이 형성된다. 범프층(110)을 형성하는 데 수지를 사용하게 되면 마찬가지로 번뜩임 방지 기능을 얻을 수 있게된다. 범프층(110) 및 극초 미세 반사층(220) 모두 고온에 견딜 수 있는 물질로 이루어진다. 범프층(110) 및 극초 미세 반사층(200)에 대하여 약 400 내지 500도의 온도에서 공정이 수행된다. 이러한 유형의 고온 공정은 범프층(110) 및 극초 미세 반사층(200)을 변형시키지 않는다. 따라서, 본 발명은 후속 공정의 영향을 피할 수 있는 안정된 구조를 제공한다.In addition, the bump layer 110 may be formed of a resin. An ultrafine reflective layer 200 is formed on the bump layer 110. When the resin is used to form the bump layer 110, a sparking prevention function can be obtained. Both the bump layer 110 and the ultrafine reflective layer 220 are made of a material that can withstand high temperatures. The process is performed at a temperature of about 400 to 500 degrees with respect to the bump layer 110 and the ultrafine reflective layer 200. This type of high temperature process does not deform the bump layer 110 and the ultrafine reflective layer 200. Thus, the present invention provides a stable structure that can avoid the effects of subsequent processes.

범프층(110)은 적어도 두가지 설계형태로 이루어진다. 첫째 설계형태에서는, 투과 영역이 대부분의 범프층(110)에 분포된다. 그 다음, 반사 영역이 투과 영역에 패턴화된다. 반사 영역의 패턴은 이산 분포의 둥근 패턴으로 이루어진다. 이어서, 앞서 설명한 바와 같은 기술을 이용하여 범프층(110) 및 극초 미세 반사층(200)을 형성한다. 둘째 설계형태에서는, 반사영역이 범프층(110)의 대부분에 분포된다. 그 다음, 투과 영역이 반사영역에 패턴화된다. 투과 영역의 패턴은 이산 분포의 둥근 패턴으로 이루어진다. 그러나, 이산 분포의 직사각형 패턴, 이산 분포의 타원형 패턴 등과 같은 다른 형태의 패턴이 투과 영역 패턴으로 사용될 수도 있다. 이어서, 앞서 설명한 바와 같은 기술을 사용하여 범프층(110) 및 극초 미세 반사층(200)을 형성한다. 반사 영역은 이산적인 둥근 패턴에 따라 형성된다.The bump layer 110 has at least two designs. In a first design, the transmissive region is distributed over most of the bump layer 110. The reflective area is then patterned in the transmissive area. The pattern of the reflection area consists of a round pattern of discrete distribution. Subsequently, the bump layer 110 and the ultrafine reflective layer 200 are formed using the technique described above. In a second design, the reflective area is distributed over most of the bump layer 110. Then, the transmission area is patterned in the reflection area. The pattern of transmissive regions consists of a round pattern of discrete distribution. However, other types of patterns such as rectangular patterns of discrete distributions, elliptical patterns of discrete distributions, and the like may be used as the transmission area pattern. Subsequently, the bump layer 110 and the ultrafine reflective layer 200 are formed using the technique as described above. Reflective areas are formed according to a discrete round pattern.

도 4는 본 발명과 종래의 기술에 따른 반사층에 대하여 반사효율 및 위상지연량의 변화값 Δnd를 비교한 도면이다. 종래의 반사층은 셀 갭의 급격한 변화값을 갖는다. 셀갭의 급격한 변화값으로 인해 반사효율은 감소된다. 또한, 액정 분자의 작은 트위스트 각은 낮은 반사효율을 야기시킨다. 반면에, 본 발명의 극초 미세 반사층은 셀 갭의 급격한 변화를 고르게 한다. 따라서, 액정표시장치로 하여금 액정의 트위스트 각의 크기에 상관없이 대략 90%의 높은 반사효율을 유지하도록 한다. 본 발명의 구조체에 사용되는 액정 분자는 양극성(positive)의 액정분자이다. 통상, 액정의 복굴절율 Δn은 약 0.055 내지 0.12 이며, 위상지연량(R) Δn×dT는 약 260nm 내지 345nm 이고 위상지연량(R) Δn×dR 은 약 205nm 내지 345nm 이다. 이와는 달리, 본 발명의 구조체에 사용되는 액정 분자는 음극성(negative)의 액정분자일 수도 있다. 통상, 액정의 복굴절율 Δn은 약 0.055 내지 0.135 이며, 위상지연량(R) Δn×dT 는 약 325nm 내지 510nm 이고 위상지연량(R) Δn×dR 은 약 205nm 내지 345nm 이다.4 is a view comparing the change value Δnd of the reflection efficiency and the phase delay amount with respect to the reflective layer according to the present invention and the prior art. The conventional reflective layer has a sharp change in cell gap. Due to the drastic change in the cell gap, the reflection efficiency is reduced. In addition, the small twist angle of the liquid crystal molecules causes low reflection efficiency. On the other hand, the ultrafine reflective layer of the present invention evens out abrupt changes in the cell gap. Therefore, the liquid crystal display device can maintain a high reflection efficiency of approximately 90% regardless of the magnitude of the twist angle of the liquid crystal. The liquid crystal molecules used in the structure of the present invention are positive liquid crystal molecules. Usually, the birefringence Δn of the liquid crystal is about 0.055 to 0.12, the amount of phase delay R Δn × d T is about 260 nm to 345 nm and the amount of phase delay R Δn × d R is about 205 nm to 345 nm. Alternatively, the liquid crystal molecules used in the structure of the present invention may be negative liquid crystal molecules. Usually, the birefringence Δn of the liquid crystal is about 0.055 to 0.135, the phase delay amount (R) Δn × d T is about 325 nm to 510 nm and the phase delay amount (R) Δn × d R is about 205 nm to 345 nm.

본 발명에 따른 극초 미세 반사층은 어떠한 종류의 박막트랜지스터에도 사용될 수 있으며 그 극초 미세 반사층의 제조공정은 박막트랜지스터의 제조공정에 통합될 수 있다. 비정질 박막트랜지스터의 제조공정은 나중에 설명하기로 한다. 또한, 본 발명에 따른 극초 미세 반사층의 제조공정은 상기 박막트랜지스터와 유사한 구조를 갖는 폴리실리콘 박막트랜지스터와 같은 다른 소자의 제조공정에 통합될 수도 있다. 한편, 비정질 실리콘 박막트랜지스터는 여러 가지 다른 유형의 구조를 가질 수도 있다. 예컨대, 스토리지 커패시터(storage capacitor)가 공통전극 또는 게이트전극 상에 형성될 수 있다. 후술될 기술은 스토리지 커패시터가 공통전극 상에 형성된 비정질 실리콘 박막트랜지스터에 관한 것이다. 하지만, 동일한 기술이 스토리지 캐퍼시터가 게이트전극 상에 형성된 비정질 실리콘 박막트랜지스터에 적용될 수도 있다. 마찬가지로, 후술될 기술이 N형 박막트랜지스터에 적용되었지만 P형 박막트랜지스터 또는 상보형 박막트랜지스터에 적용될 수도 있다.The ultrafine reflecting layer according to the present invention can be used for any kind of thin film transistor, and the manufacturing process of the ultrafine reflecting layer can be integrated into the manufacturing process of the thin film transistor. The manufacturing process of the amorphous thin film transistor will be described later. In addition, the manufacturing process of the ultra-fine reflecting layer according to the present invention may be integrated into the manufacturing process of other devices such as polysilicon thin film transistor having a structure similar to the thin film transistor. Meanwhile, the amorphous silicon thin film transistor may have various other types of structures. For example, a storage capacitor may be formed on the common electrode or the gate electrode. The technique described below relates to an amorphous silicon thin film transistor in which a storage capacitor is formed on a common electrode. However, the same technique may be applied to the amorphous silicon thin film transistor in which the storage capacitor is formed on the gate electrode. Similarly, the technique described below is applied to the N-type thin film transistor, but may be applied to the P-type thin film transistor or the complementary thin film transistor.

고 반사효율을 갖는 극초 미세 반사층이 어느 두개의 층 사이에 배치되어 금속 도전층을 갖는 공통층을 형성한다. 이하, 본발명의 각 실시예에 대하여 설명하기로 한다.An ultrafine reflective layer having a high reflection efficiency is disposed between any two layers to form a common layer having a metal conductive layer. Hereinafter, each embodiment of the present invention will be described.

[제 1 실시예][First Embodiment]

먼저, 하부층 위에 극초 미세 반사층을 형성하여 제 1 실시예에 따른 제 1 금속 도전 라인층을 갖는 공통층이 형성되도록 한다. 도 5a는 본 발명의 제 1 실시예에 따른 극초 미세 반사층 및 제 1 전도 라인층의 개략 평면도이다. 도 5b는 본 발명의 제 1 실시예에 따른 극초 미세 반사층 및 제 1 전도 라인층을 도 5a의 I-I선을 따라 절취하여 도시한 개략 횡단면도이다. 도 5a 및 5b를 참조하면, 먼저 박막트랜지스터의 제조시 기판(500) 위에 게이트전극(510) 및 게이트전극(510)에 접속된 게이드 도전라인(510a)이 형성된다. 게이트전극(510)을 제조하는 동안 게이트전극(510)에 대응하는 위치에 스토리지 캐퍼시터(700)가 형성된다. 스토리지 캐퍼시터(700)와 게이트 전극라인(510a) 사이에 극초 미세 반사층(600)이 배치된다. 극초 미세 반사층(600)의 제조공정은 상술한 바와 같다. 극초 l미세 반사층(600)의 제조시에는 스토리지 캐퍼시터(700)와 게이트 전극라인(510a) 사이에 결합 캐퍼시터(coupled capacitor)의 생성을 피하도록 특정 갭이 존재하여야 한다. 상기 공정의 종료후 전체 기판(500) 위에 제1 유전층(512)이 형성된다. 이 제 1 유전층(512)은 극초 미세 반사층(600)의 러프층(즉, 실리콘 함유 러프층(220))에 통합된다. 이러한 통합은 포토마스크 공정이 필요없도록 해준다.First, an ultrafine reflective layer is formed on the lower layer so that a common layer having the first metal conductive line layer according to the first embodiment is formed. 5A is a schematic plan view of an ultrafine reflective layer and a first conductive line layer according to a first embodiment of the present invention. FIG. 5B is a schematic cross-sectional view of the ultrafine reflective layer and the first conductive line layer cut along the line I-I of FIG. 5A according to the first embodiment of the present invention. 5A and 5B, first, a gate conductive line 510a connected to the gate electrode 510 and the gate electrode 510 is formed on the substrate 500 when the thin film transistor is manufactured. During the manufacture of the gate electrode 510, the storage capacitor 700 is formed at a position corresponding to the gate electrode 510. An ultrafine reflective layer 600 is disposed between the storage capacitor 700 and the gate electrode line 510a. The manufacturing process of the ultrafine reflective layer 600 is as described above. In the manufacture of the ultra-micro reflective layer 600, a specific gap must exist to avoid the generation of a coupled capacitor between the storage capacitor 700 and the gate electrode line 510a. After completion of the process, a first dielectric layer 512 is formed over the entire substrate 500. This first dielectric layer 512 is incorporated into the rough layer of the ultrafine reflective layer 600 (ie, silicon containing rough layer 220). This integration eliminates the need for a photomask process.

다음으로, 소스전극 및 드레인전극을 형성하는 단계가 수행된다. 게이트 전극(510)에 대응하는 위치에 비정질 실리콘층(514)이 형성된다. 이어서, 비정질 실리콘층(514) 주위에 두개의 도핑된 폴리실리콘 층(516)이 대칭으로 형성된다. 제 2 금속 도전라인은 다음과 같은 공정에서 제조된다. 먼저, 두개의 도핑된 폴리실리콘 층(516) 위에 금속층이 각각 형성되어 드레인전극(518), 소스전극(520) 및 소스전극(520)에 접속된 수직 도전라인으로 된다. 드레인전극(518), 소스전극(520), 비정질 실리콘층(514) 및 제 1 유전층(512) 위에 접촉창(530)을 갖는 제 2 유전층이 형성된다. 마지막으로, 트랜지스터가 없는 영역에 투명전극(540)이 형성된다. 투명전극(540)은 인듐-틴-옥사이드(ITO)로 이루어진다. 투명전극(540)은 접촉창(530)을 통해 드레인전극(518)과 접속된다. 700×210㎛의 크기를 갖는 표시장치의 경우, 극초 미세 반사층(600) 대 표시장치의 개구율은 스토리지 캐퍼시터(700)으로 인해 대략 75%가 된다. 스토리지 캐퍼시터(700)가 게이트전극 근처에 형성된다면 극초 미세 반사층(600) 대 표시장치의 개구율은 약 80%로 상승될 수 있다. 번뜩임 방지기능을 향상시키기 위해 극초 미세 반사층 아래에 범프층이 형성될 수도 있다.Next, forming a source electrode and a drain electrode is performed. An amorphous silicon layer 514 is formed at a position corresponding to the gate electrode 510. Subsequently, two doped polysilicon layers 516 are formed symmetrically around the amorphous silicon layer 514. The second metal conductive line is manufactured in the following process. First, metal layers are formed on the two doped polysilicon layers 516 to form vertical conductive lines connected to the drain electrode 518, the source electrode 520, and the source electrode 520. A second dielectric layer having a contact window 530 is formed on the drain electrode 518, the source electrode 520, the amorphous silicon layer 514, and the first dielectric layer 512. Finally, the transparent electrode 540 is formed in the region where the transistor is not present. The transparent electrode 540 is made of indium tin oxide (ITO). The transparent electrode 540 is connected to the drain electrode 518 through the contact window 530. In the case of a display device having a size of 700 × 210 μm, the aperture ratio of the ultrafine reflective layer 600 to the display device is approximately 75% due to the storage capacitor 700. If the storage capacitor 700 is formed near the gate electrode, the aperture ratio of the ultrafine reflective layer 600 to the display device may be increased to about 80%. A bump layer may be formed under the ultrafine reflective layer to improve the glare prevention function.

[제 2 실시예] Second Embodiment

본 발명에 따른 극초 미세 반사층이 하부층에 형성된 것외에 제 2 층에 형성되도록 하여 제 2충에 위치한 도전라인을 갖는 공통층을 형성한다. 도 6a는 본 발명의 제 2 실시예에 따른 극초 미세 반사층 및 제 2 금속 도전 라인층의 개략 평면도이다. 도 6b는 본 발명의 제 2 실시예에 따른 극초 미세 반사층 및 제 2 도전 라인층을 도 6a의 II-II선을 따라 절취하여 도시한 개략 횡단면도이다. 도 6a 및 6b를 참조하면, 먼저 박막트랜지스터의 제조시 기판(500) 위에 게이트전극(510) 및 게이트전극(510)에 접속된 게이드 도전라인(510a)이 형성된다. 게이트전극(510)을 제조하는 동안 게이트전극(510)에 대응하는 위치에 스토리지 캐퍼시터(700)가 형성된다. 전체 기판(500) 위에 제 1 유전층(512)이 형성된다. 이 제 1 유전층(512)은 극초 미세 반사층(610)의 러프층(즉, 실리콘 함유 러프층(220))에 통합된다. 이러한 통합은 포토마스크 공정이 필요없도록 해준다.The ultrafine reflecting layer according to the present invention is formed in the second layer in addition to the lower layer, thereby forming a common layer having a conductive line located in the second layer. 6A is a schematic plan view of an ultrafine reflective layer and a second metal conductive line layer according to a second embodiment of the present invention. FIG. 6B is a schematic cross-sectional view of the ultrafine reflective layer and the second conductive line layer cut along the line II-II of FIG. 6A according to the second embodiment of the present invention. 6A and 6B, first, a gate conductive line 510a connected to the gate electrode 510 and the gate electrode 510 is formed on the substrate 500 when the thin film transistor is manufactured. During the manufacture of the gate electrode 510, the storage capacitor 700 is formed at a position corresponding to the gate electrode 510. The first dielectric layer 512 is formed over the entire substrate 500. This first dielectric layer 512 is integrated into the rough layer of the ultrafine reflective layer 610 (ie, silicon containing rough layer 220). This integration eliminates the need for a photomask process.

다음으로, 소스전극 및 드레인전극을 형성하는 단계가 수행된다. 게이트 전극(510) 내에 비정질 실리콘층(514)이 형성된다. 이어서, 비정질 실리콘층(514) 주위에 N형으로 도핑된 폴리실리콘 층과 같은 두개의 도핑된 폴리실리콘 층(516)이 대칭으로 형성된다. 제 2 금속 도전라인은 다음과 같은 공정에서 제조된다. 먼저, 두개의 도핑된 폴리실리콘 층(516) 위에 금속층이 각각 형성되어 드레인전극(518)(도 5a에 도시), 소스전극(520) 및 소스전극(520)에 접속된 수직 도전라인으로 된다. 마지막으로, 극초 미세 반사층(610)이 두개의 도전라인(510a)와 소스전극(520)과 접속된 도전라인 사이에 형성되는 표시장치내에 형성된다. 그 제조방법은 상술한 극초 미세 반사층(200)의 제조방법과 동일하다. 드레인전극(518)은 극초 미세 반사층(610)과 직접 결합되어 도 6a에 도시한 바와 같이 반사영역을 확장하게 된다. 이같은 격리 설계방식은 바람직한 전기적 특성을 갖게한다.Next, forming a source electrode and a drain electrode is performed. An amorphous silicon layer 514 is formed in the gate electrode 510. Subsequently, two doped polysilicon layers 516 are formed symmetrically around the amorphous silicon layer 514, such as an N-doped polysilicon layer. The second metal conductive line is manufactured in the following process. First, metal layers are formed on the two doped polysilicon layers 516 to form vertical conductive lines connected to the drain electrode 518 (shown in FIG. 5A), the source electrode 520, and the source electrode 520. Finally, an ultrafine reflective layer 610 is formed in the display device formed between the two conductive lines 510a and the conductive lines connected to the source electrode 520. The manufacturing method is the same as the manufacturing method of the ultra-fine reflecting layer 200 described above. The drain electrode 518 is directly coupled with the ultrafine reflective layer 610 to extend the reflective region as shown in FIG. 6A. This isolation design has desirable electrical properties.

다음으로, 드레인전극(518), 소스전극(520), 비정질 실리콘층(514) 및 극초 미세 반사층(610) 위에 접촉창(530)을 갖는 제 2 유전층(522)이 형성된다. 마지막으로, 트랜지스터가 없는 영역에 투명전극(540)이 형성된다. 투명전극(540)은 인듐-틴-옥사이드(ITO)로 이루어진다. 투명전극(540)은 접촉창(530)을 통해 드레인전극(518)과 접속된다. 극초 미세 반사층(610)은 제 2 도전 라인층에 위치하므로 스토리지 캐퍼시터에 의해 영향받지 않는다. 하지만, 소스전극과 접속된 수직 도전라인에는 결합 캐퍼시터의 생성을 피하도록 여전히 갭이 존재하여야 한다. 700×210㎛의 크기를 갖는 표시장치의 경우, 극초 미세 반사층(610) 대 표시장치의 개구율은 그 갭으로 인해 대략 80%가 된다. 번뜩임 방지기능을 향상시키기 위해 극초 미세 반사층 아래에 범프층이 형성될 수도 있다.Next, a second dielectric layer 522 having a contact window 530 is formed on the drain electrode 518, the source electrode 520, the amorphous silicon layer 514, and the ultrafine reflective layer 610. Finally, the transparent electrode 540 is formed in the region where the transistor is not present. The transparent electrode 540 is made of indium tin oxide (ITO). The transparent electrode 540 is connected to the drain electrode 518 through the contact window 530. The ultrafine reflective layer 610 is located in the second conductive line layer and thus is not affected by the storage capacitor. However, a gap must still exist in the vertical conductive line connected to the source electrode to avoid generation of the coupling capacitor. In the case of a display device having a size of 700 × 210 μm, the aperture ratio of the ultrafine reflective layer 610 to the display device is approximately 80% due to the gap. A bump layer may be formed under the ultrafine reflective layer to improve the glare prevention function.

[제 3 실시예] Third Embodiment

본 발명에 따른 극초 미세 반사층이 제 3 층에 형성되도록 하여 본 발명의 제 3 실시예에 E라는 투명전극을 갖는 공통층을 형성한다. 도 7a는 본 발명의 제 3 실시예에 따른 극초 미세 반사층 및 제 3 금속 도전 라인층의 개략 평면도이다. 도 7b는 본 발명의 제 3 실시예에 따른 극초 미세 반사층 및 제 3 도전 라인층을 도 7a의 III-III선을 따라 절취하여 도시한 개략 횡단면도이다. 도 7a 및 7b를 참조하면, 먼저 박막트랜지스터의 제조시 기판(500) 위에 게이트전극(510) 및 게이트전극(510)에 접속된 게이트 도전라인(510a)이 형성된다. 게이트전극(510)을 제조하는 동안 게이트전극(510)에 대응하는 위치에 스토리지 캐퍼시터(700)가 형성된다. 상기 공정의 종료후 전체 기판(500) 위에 제 1 유전층(512)이 형성된다. The ultrafine reflective layer according to the present invention is formed in the third layer, thereby forming a common layer having a transparent electrode named E in the third embodiment of the present invention. 7A is a schematic plan view of an ultrafine reflective layer and a third metal conductive line layer according to a third embodiment of the present invention. FIG. 7B is a schematic cross-sectional view of the ultrafine microreflective layer and the third conductive line layer cut along the line III-III of FIG. 7A according to the third embodiment of the present invention. 7A and 7B, first, a gate conductive line 510a connected to the gate electrode 510 and the gate electrode 510 is formed on the substrate 500 when the thin film transistor is manufactured. During the manufacture of the gate electrode 510, the storage capacitor 700 is formed at a position corresponding to the gate electrode 510. After completion of the process, a first dielectric layer 512 is formed over the entire substrate 500.

다음으로, 소스전극 및 드레인전극이 형성된다. 게이트 전극(510)에 대응하는 위치에 비정질 실리콘층(514)이 형성된다. 이어서, 비정질 실리콘층(514) 주위에 N형으로 도핑된 폴리실리콘 층과 같은 두개의 도핑된 폴리실리콘 층(516)이 대칭으로 형성된다. 제 2 금속 도전라인은 다음과 같은 공정으로 제조된다. 먼저, 두 개의 도핑된 폴리실리콘층(516) 위에 금속층이 각각 형성되어 드레인전극(518), 소스전극(520) 및 소스전극(520)에 접속된 수직 도전라인으로 된다. 드레인전극(518), 소스전극(520), 비정질 실리콘층(514) 및 제 1 유전층(512) 위에 접촉창(530)을 갖는 제 2 유전층(522)이 형성된다. 마지막으로, 트랜지스터가 없는 영역에 투명전극(540)이 형성된다. 투명전극(540)은 인듐-틴-옥사이드(ITO)로 이루어진다. 투명전극(540)은 접촉창(530)을 통해 드레인전극(518)과 접속된다. 마지막으로, 극초 미세 반사층(620)이 두개의 게이트 도전라인(510a)와 소스전극(520)과 접속된 도전라인 사이에 형성되는 표시장치내에 형성된다. 그 제조방법은 상술한 극초 미세 반사층(200)의 제조방법과 동일하다. Next, a source electrode and a drain electrode are formed. An amorphous silicon layer 514 is formed at a position corresponding to the gate electrode 510. Subsequently, two doped polysilicon layers 516 are formed symmetrically around the amorphous silicon layer 514, such as an N-doped polysilicon layer. The second metal conductive line is manufactured by the following process. First, metal layers are formed on the two doped polysilicon layers 516 to form vertical conductive lines connected to the drain electrode 518, the source electrode 520, and the source electrode 520. A second dielectric layer 522 having a contact window 530 is formed on the drain electrode 518, the source electrode 520, the amorphous silicon layer 514, and the first dielectric layer 512. Finally, the transparent electrode 540 is formed in the region where the transistor is not present. The transparent electrode 540 is made of indium tin oxide (ITO). The transparent electrode 540 is connected to the drain electrode 518 through the contact window 530. Finally, an ultrafine reflective layer 620 is formed in the display device formed between the two gate conductive lines 510a and the conductive lines connected to the source electrode 520. The manufacturing method is the same as the manufacturing method of the ultra-fine reflecting layer 200 described above.

극초 미세 반사층(620)의 하부층은 투명전극(540)과 결합되어 a-ITO 층을 형성한다. 이러한 제조방법은 투명전극(540)의 공정 단계가 필요없도록 해준다. 하지만, 금속 반사층(반사층(230)에 해당)은 표시전극 역할을 하도록 드레인전극(518)과 접속되어야 한다. 또한, 유전층(522)이 제거되고 그 유전층(522)을 대체하도록 극초 미세 반사층(620)의 러프층(즉, 실리콘 함유 러프층(220))이 사용될 수 있다. 극초 미세 반사층(620)은 상부 도전라인 층에 위치하므로 제 1 도전라인 층 및 제 2 도전층에 의해 영향받지 않는다. 극초 미세 반사층(620)은 상술한 구조에 따라 최대 영역을 차지한다.The lower layer of the ultrafine reflective layer 620 is combined with the transparent electrode 540 to form an a-ITO layer. This manufacturing method eliminates the need for the processing steps of the transparent electrode 540. However, the metal reflective layer (corresponding to the reflective layer 230) should be connected to the drain electrode 518 to serve as a display electrode. In addition, a rough layer of ultrafine reflective layer 620 (ie, silicon containing rough layer 220) may be used to remove dielectric layer 522 and replace dielectric layer 522. The ultrafine reflective layer 620 is located in the upper conductive line layer and thus is not affected by the first conductive line layer and the second conductive layer. The ultrafine reflective layer 620 occupies a maximum area according to the above-described structure.

700×210㎛의 크기를 갖는 표시장치의 경우, 극초 미세 반사층(620) 대 표시장치의 개구율은 극초 미세 반사층(620)의 경계부가 반사층(620) 주위의 도전라인과 정렬되기 때문에 대략 88%가 된다. 극초 미세 반사층(620)이 제 3 도전라인 층 내에 형성된다면 주변 도전라인으로 부터의 간섭이 줄어들기 때문에 바람직한 공정 통합이 이루어질 수 있다. 또한, 극초 미세 반사층(620)의 상부층이 도전물질로 이루어진다면 개구전극으로 종래의 ITO 층을 대체하도록 상부층이 사용될 수 있다.In the case of a display device having a size of 700 × 210 μm, the aperture ratio of the ultrafine reflective layer 620 to the display device is approximately 88% because the boundary of the ultrafine reflective layer 620 is aligned with the conductive line around the reflective layer 620. do. If the ultrafine reflective layer 620 is formed in the third conductive line layer, the desired process integration can be achieved because the interference from the peripheral conductive line is reduced. In addition, if the upper layer of the ultrafine reflective layer 620 is made of a conductive material, the upper layer may be used to replace the conventional ITO layer with an opening electrode.

[제 4 실시예] [Example 4]

상기 세가지 실시예는 반사형 액정표시장치에 관한 것이 였다. 극초 미세 반사층은 반투과형 액정표시장치에도 사용될 수 있다. 제 4 실시예에서는, 본 발명에 따른 극초 미세 반사층이 반투과형 액정표시장치에 사용되고 있으며 그 극초 미세 반사층이 제 2 층내에 형성되도록 하여 제 2 층에 위치한 도전라인을 갖는 공통층을 형성하게 된다. 도 8a는 본 발명의 제 4 실시예에 따른 반투과형 액정표시장치에 사용된 극초 미세 반사층의 개략 평면도이다. 도 8b는 도 8a의 IV-IV선을 따라 절취하여 도시한 개략 횡단면도이다. 도 8a 및 8b를 참조하면, 제 2 실시예와 유사한 공정으로 먼저 박막트랜지스터의 제조시 기판(500) 위에 게이트전극(510) 및 게이트전극(510)에 접속된 게이트 도전라인(510a)이 형성된다. 게이트전극(510)을 제조하는 동안 게이트전극(510)에 대응하는 위치에 스토리지 캐퍼시터(700)가 형성된다. 전체 기판(500) 위에 제 1 유전층(512)이 형성된다. The above three embodiments relate to a reflective liquid crystal display device. The ultrafine reflective layer can also be used in a transflective liquid crystal display device. In the fourth embodiment, the ultrafine reflecting layer according to the present invention is used in the transflective liquid crystal display, and the ultrafine reflecting layer is formed in the second layer to form a common layer having the conductive lines located in the second layer. 8A is a schematic plan view of an ultrafine reflective layer used in a transflective liquid crystal display according to a fourth embodiment of the present invention. FIG. 8B is a schematic cross-sectional view cut along the line IV-IV of FIG. 8A. FIG. 8A and 8B, a gate conductive line 510a connected to the gate electrode 510 and the gate electrode 510 is first formed on the substrate 500 in a process similar to that of the second embodiment in manufacturing the thin film transistor. . During the manufacture of the gate electrode 510, the storage capacitor 700 is formed at a position corresponding to the gate electrode 510. The first dielectric layer 512 is formed over the entire substrate 500.

다음으로, 소스전극 및 드레인전극이 형성된다. 제 1 유전층(512) 위에 비정질 실리콘 층 및 도핑된 폴리실리콘 층이 순차적으로 형성된다. 제 2 금속 도전라인은 다음과 같은 공정으로 형성된다. 먼저, 도핑된 폴리실리콘 층(516) 위에 금속층이 각각 형성되어 드레인전극(518)(도 5a에 도시), 소스전극(520) 및 소스전극(520)에 접속된 수직 도전라인(520a)으로 된다. 마지막으로, 두개의 게이트 금속라인(510a) 및 소스전극과 접속된 도전라인(520a) 사이에 형성된 표시장치내에 극초 미세 반사층(610a)이 형성된다. 그 제조방법은 상술한 극초 미세 반사층(200)의 제조방법과 동일하다. 드레인전극(518)은 극초 미세 반사층(610a)과 직접 결합되어 도 8a에 도시한 바와 같이 반사영역을 확장시킨다.Next, a source electrode and a drain electrode are formed. An amorphous silicon layer and a doped polysilicon layer are sequentially formed over the first dielectric layer 512. The second metal conductive line is formed by the following process. First, a metal layer is formed on the doped polysilicon layer 516 to form a vertical conductive line 520a connected to the drain electrode 518 (shown in FIG. 5A), the source electrode 520, and the source electrode 520, respectively. . Finally, an ultrafine reflective layer 610a is formed in the display device formed between the two gate metal lines 510a and the conductive line 520a connected to the source electrode. The manufacturing method is the same as the manufacturing method of the ultra-fine reflecting layer 200 described above. The drain electrode 518 is directly coupled with the ultrafine reflective layer 610a to extend the reflective region as shown in FIG. 8A.

이러한 설계방식에서는 극초 미세 반사층(610a)과 게이트 전극라인(510a) 사이에 특정 간격이 존재한다. 그리고 극초 미세 반사층(610a)과 수직 소스전극 도전라인(520a) 사이에 또다른 특정 간격이 존재한다. 반사영역 R(즉, 극초 미세 반사층)은 중앙에 위치하며 투과영역 T로 둘러싸여 있다. 주변광이 극초 미세 반사층(610a)에 의해 반사되어 반사광 LR을 형성하게 된다. 후방광은 투과영역 T를 통과하여 투과광 LT를 형성하게 된다. 투과광 LT 대 반사광 LR의 비는 광원의 절환 동작에 따라 수정될 수 있다. 또한, 투과영역 대 반사영역의 비는 극초 미세 반사층(610a)의 영역을 조절함으로써 수정될 수 있다.In this design method, a specific gap exists between the ultrafine reflective layer 610a and the gate electrode line 510a. Further, there is another specific gap between the ultrafine reflective layer 610a and the vertical source electrode conductive line 520a. The reflective region R (ie, the ultrafine reflective layer) is located at the center and surrounded by the transmission region T. Ambient light is reflected by the ultrafine reflective layer 610a to form the reflected light L R. The back light passes through the transmission region T to form transmitted light L T. The ratio of the transmitted light L T to the reflected light L R can be modified according to the switching operation of the light source. In addition, the ratio of the transmission area to the reflection area can be modified by adjusting the area of the ultrafine reflection layer 610a.

상술한 바와 같이, 극초 미세 반사층(610a)에 투과패턴이 설계되도록 하여 투과영역을 형성한다. 그 투과패턴은 이산 분포의 둥근 패턴, 이산 분포의 직사각형 패턴 또는 이산 분포의 타원형 패턴 등으로 이루어진다. 투과영역과 반사영역은 각각 제 1 영역과 제 2 영역을 갖는다. 제 1 영역대 제 2 영역의 비는 대략 10% 내지 420%가 된다. 투과효율은 제 1 영역 대 제 2 영역의 비를 조절함으로써 수정될 수 있다.As described above, a transmission pattern is designed on the ultrafine reflection layer 610a to form a transmission region. The transmission pattern consists of a round pattern of discrete distributions, a rectangular pattern of discrete distributions, an oval pattern of discrete distributions, and the like. The transmission region and the reflection region each have a first region and a second region. The ratio of the first region to the second region is approximately 10% to 420%. The transmission efficiency can be modified by adjusting the ratio of the first region to the second region.

상부전극 및 하부전극에 형성된 전극 개구는 전계 효과를 나타내도록 음극성 액정과 수직 배향 형태를 적절히 배치하여 다중 영역 구조체(multi-domain structure)를 형성하게 된다.The electrode openings formed in the upper electrode and the lower electrode form a multi-domain structure by appropriately disposing a vertical alignment form with the negative liquid crystal to exhibit an electric field effect.

상술한 구조체에서는 박막트랜지스터 상에 덮개층(cover layer)이 형성되지 않는다. 따라서, 불필요한 반사광을 피하도록 블랙 매트릭스(black matrix)가 덮개층으로 사용될 수 있다.In the structure described above, a cover layer is not formed on the thin film transistor. Thus, a black matrix can be used as the cover layer to avoid unnecessary reflected light.

상술한 바람직한 실시예에 의하면, 극초 미세 반사층이 TFT-LCD, 폴리-Si TFT-LCD, STN-LCD, TFD-LCD 등과 같은 반사형 또는 반투과형 액정표시장치에 사용될 수 있다. According to the above-described preferred embodiment, the ultra-fine reflecting layer can be used in a reflective or semi-transmissive liquid crystal display device such as TFT-LCD, poly-Si TFT-LCD, STN-LCD, TFD-LCD and the like.

전술한 바와 같이, 본 발명에 의하면 극소 미세 반사층에 의해 반사효율이 향상될 수 있다. 또한, 극초 미세 그레인를 갖는 반사층이 셀 갭의 급격한 변화를 피하도록 그 표면의 높이 차를 감소시키므로 반사효율을 향상시킨다. 한편, 무기물질로 이루어진 반사층이 유기물질로 이루어진 반사층보다 높은 온도에서 사용될 수 있다. 따라서, 후속 열공정에 의해 반사층이 변형되지 않거나 반사효율에 영향받지 않게 된다. 또한, 상기 구조체에 범프층이 사용될 수도 있다. 그 범프층은 큰 분산각을 갖는다. 따라서, 시야각에 따른 반사효율의 급격한 변화를 피할 수 있도록 반사효율을 고르게 하여 번뜩임 방지 기능을 향상시킬 수 있다.As described above, according to the present invention, the reflection efficiency may be improved by the microfine reflective layer. In addition, the reflective layer having ultra fine grains reduces the height difference of its surface to avoid sudden changes in the cell gap, thereby improving the reflection efficiency. Meanwhile, the reflective layer made of an inorganic material may be used at a higher temperature than the reflective layer made of an organic material. Therefore, the reflective layer is not deformed or influenced by the reflection efficiency by the subsequent thermal process. In addition, a bump layer may be used for the structure. The bump layer has a large dispersion angle. Therefore, it is possible to improve the anti-glare function by making the reflection efficiency even so as to avoid a sudden change in the reflection efficiency according to the viewing angle.

이상 설명한 내용을 통해 당업자라면 본 발명의 기술사상을 일탈하지 아니하는 범위에서 다양한 변경 및 수정이 가능함을 알 수 있을 것이다. 따라서, 본 발명의 기술적 범위는 명세서의 상세한 설명에 기재된 내용으로 한정되는 것이 아니라 특허 청구의 범위에 의해 정하여져야만 할 것이다.Those skilled in the art will appreciate that various changes and modifications can be made without departing from the technical spirit of the present invention. Therefore, the technical scope of the present invention should not be limited to the contents described in the detailed description of the specification but should be defined by the claims.

도 1은 유리기판 위에 큰 높이차를 갖는 러프 표면이 형성되고 그 큰 높이차로 인해 반사효율이 떨어지는 종래의 액정표시장치의 개략 횡단면도이다.1 is a schematic cross-sectional view of a conventional liquid crystal display device in which a rough surface having a large height difference is formed on a glass substrate and its reflection efficiency is lowered due to the large height difference.

도 2a 및 도 2b는 본 발명의 일 실시예에 따른 극초 미세 반사층의 개략 횡단면도이다.2A and 2B are schematic cross-sectional views of an ultrafine reflective layer in accordance with one embodiment of the present invention.

도 3은 본 발명의 다른 실시예에 따른 극초 미세 반사층의 개략 횡단면도이다.3 is a schematic cross-sectional view of an ultrafine reflective layer in accordance with another embodiment of the present invention.

도 4는 본 발명과 종래의 기술에 따른 반사층에 대하여 반사효율 및 위상지연량의 변화값 △nd를 비교하는 도면이다.4 is a diagram comparing the change value Δnd of the reflection efficiency and the phase delay amount with respect to the reflective layer according to the present invention and the related art.

도 5a는 본 발명에 따른 극초 미세 반사층 및 제 1 금속층의 개략 평면도이다.5A is a schematic plan view of an ultrafine reflective layer and a first metal layer according to the present invention.

도 5b는 본 발명에 따른 극초 미세 반사층 및 제 1 금속층의 개략 횡단면도이다.5B is a schematic cross-sectional view of an ultrafine reflective layer and a first metal layer in accordance with the present invention.

도 6a는 본 발명에 따른 극초 미세 반사층 및 제 2 금속층의 개략 평면도이다.6A is a schematic plan view of an ultrafine reflective layer and a second metal layer in accordance with the present invention.

도 6b는 본 발명에 따른 극초 미세 반사층 및 제 2 금속층의 개략 횡단면도이다.6B is a schematic cross-sectional view of an ultrafine reflective layer and a second metal layer in accordance with the present invention.

도 7a는 본 발명에 따른 극초 미세 반사층 및 제 3 금속층의 개략 평면도이다.7A is a schematic plan view of an ultrafine reflective layer and a third metal layer in accordance with the present invention.

도 7b는 본 발명에 따른 극초 미세 반사층 및 제 3 금속층의 개략 횡단면도이다.7B is a schematic cross sectional view of an ultrafine reflective layer and a third metal layer in accordance with the present invention.

도 8a는 본 발명에 따른 반투과형 액정표시장치에 형성된 극초 미세 반사층의 개략 평면도이다.8A is a schematic plan view of an ultrafine reflective layer formed in a transflective liquid crystal display according to the present invention.

도 8b는 본 발명에 따른 반투과형 액정표시장치에 형성된 극초 미세 반사층의 개략 횡단면도이다.8B is a schematic cross-sectional view of an ultrafine reflective layer formed in a transflective liquid crystal display according to the present invention.

Claims (50)

주변광을 반사시키기 위한 액정표시장치의 픽셀 유닛에 형성되고, 상기 액정장치는 제 1 기판, 제 2 기판 및 상기 제 1 기판과 상기 제 2 기판 사이에 형성된 액정층을 가지며 상기 픽셀 유닛은 투과영역 및 반사영역을 가지도록 되어있는 극초 미세 반사층 구조체에 있어서,Formed in a pixel unit of a liquid crystal display for reflecting ambient light, the liquid crystal device having a first substrate, a second substrate, and a liquid crystal layer formed between the first substrate and the second substrate, wherein the pixel unit is a transmission region. And an ultrafine reflective layer structure configured to have a reflective region, 상기 제 1 기판 위에 위치한 비정질 인듐-틴-옥사이드 층과;An amorphous indium-tin-oxide layer located on the first substrate; 상기 비정질 인듐-틴-옥사이드 위에 위치하고 그 영역에서의 높이차가 10nm 이하인 극초 미세 러프 표면을 갖는 실리콘 함유 러프 층과;A silicon-containing rough layer on the amorphous indium-tin-oxide and having an ultrafine rough surface having a height difference of 10 nm or less in the region; 상기 실리콘 함유 러프층 위에 위치하고 상기 실리콘 함유 러프층의 형상과 일치하여 상기 극초 미세 러프 표면과 동일한 표면을 갖게 되는 반사층을 구비하는 것을 특징으로 하는 극초 미세 반사층 구조체. And a reflective layer on the silicon-containing rough layer and having a surface identical to that of the ultra-fine rough surface in accordance with the shape of the silicon-containing rough layer. 제 1 항에 있어서,The method of claim 1, 상기 구조체는 TFT-LCD, a-Si TFT-LCD, 폴리-Si TFT-LCD, STN-LCD 또는 TFD-LCD 에 사용되어 반사층으로 되는 것을 특징으로 하는 극초 미세 반사층 구조체. The structure is an ultra-fine reflecting layer structure, characterized in that used as a TFT-LCD, a-Si TFT-LCD, poly-Si TFT-LCD, STN-LCD or TFD-LCD to be a reflective layer. 제 1 항에 있어서,The method of claim 1, 상기 실리콘 함유 러프층의 재료는 실리콘 질화물, 실리콘 산화물 및 실리콘 산질화물로부터 선택되는 것을 특징으로 하는 극초 미세 반사층 구조체. And the material of the silicon-containing rough layer is selected from silicon nitride, silicon oxide and silicon oxynitride. 제 1 항에 있어서,The method of claim 1, 상기 극초 미세 러프 표면은 복수의 돌출영역을 구비하는 것을 특징으로 하는 극초 미세 반사층 구조체.The ultrafine rough reflecting surface structure of the ultrafine reflecting layer, characterized in that it comprises a plurality of protruding regions. 제 4 항에 있어서,The method of claim 4, wherein 상기 극초 미세 러프 표면의 예각은 1 내지 60도인 것을 특징으로 하는 극초 미세 반사층 구조체. Ultrafine micro reflective layer structure, characterized in that the acute angle of the ultra-fine rough surface is 1 to 60 degrees. 제 1 항에 있어서,The method of claim 1, 상기 반사층의 재료는 고 반사효율을 가진 금속 또는 다중 층으로 이루어지는 것을 특징으로 하는 극초 미세 반사층 구조체. The material of the reflective layer is an ultrafine reflective layer structure, characterized in that consisting of a metal or multiple layers with a high reflection efficiency. 제 1 항에 있어서,The method of claim 1, 상기 반사층의 재료는 알루미늄(Al), 은(Ag) 및 이들의 조성물로부터 선택되는 것을 특징으로 하는 극초 미세 반사층 구조체. The material of the reflective layer is an ultrafine reflective layer structure, characterized in that selected from aluminum (Al), silver (Ag) and compositions thereof. 제 1 항에 있어서,The method of claim 1, 상기 제 1 기판과 상기 비정질 인듐-틴-옥사이드 층 사이에 위치하고 그 표면의 높이차가 30 내지 1600nm 인 범프층을 추가로 구비하는 것을 특징으로 하는 극초 미세 반사층 구조체. And a bump layer disposed between the first substrate and the amorphous indium-tin-oxide layer and having a height difference of 30 to 1600 nm between the surfaces thereof. 제 8 항에 있어서,The method of claim 8, 상기 범프층 표면의 예각은 2 내지 75인 것을 특징으로 하는 극초 미세 반사층 구조체.Ultra-fine micro reflective layer structure, characterized in that the acute angle of the bump layer surface is 2 to 75. 제 8 항에 있어서,The method of claim 8, 상기 범프층의 재료는 금속물질, 무기물질 또는 유기물질로부터 선택되는 것을 특징으로 하는 극초 미세 반사층 구조체.The material of the bump layer is ultra-fine reflective layer structure, characterized in that selected from metal materials, inorganic materials or organic materials. 제 8 항에 있어서,The method of claim 8, 상기 범프층의 재료는 알루미늄(Al), 크롬(Cr), MoCr, 실리콘 질화물 또는 실리콘 산화물로부터 선택되는 것을 특징으로 하는 극초 미세 반사층 구조체.The material of the bump layer is ultra-fine reflective layer structure, characterized in that selected from aluminum (Al), chromium (Cr), MoCr, silicon nitride or silicon oxide. 제 8 항에 있어서,The method of claim 8, 상기 범프층의 재료는 수지 또는 유기 포토레지스트 인 것을 특징으로 하는 극초 미세 반사층 구조체.The material of the bump layer is an ultrafine reflective layer structure, characterized in that the resin or an organic photoresist. 제 1 항에 있어서,The method of claim 1, 상기 액정은 0.055 내지 0.12 의 복굴절율 Δn, 260nm 내지 450nm의 위상지연량(R) Δn×dT 및 205nm 내지 345nm의 위상지연량(R) Δn×dR 을 갖는 정극성 형태의 액정인 것을 특징으로 하는 극초 미세 반사층 구조체.The liquid crystal is characterized in that the positive type having 0.055 to 0.12 in birefringence index Δn, 260nm to 450nm of the phase delay amount (R) Δn × d T, and 205nm to 345nm phase delay amount (R) Δn × d R of the liquid crystal An ultrafine reflective layer structure. 제 1 항에 있어서,The method of claim 1, 상기 액정은 0.055 내지 0.135의 복굴절율 Δn, 325nm 내지 510nm의 위상지연량(R)Δn×dT 및 150nm 내지 410nm의 위상지연량(R) Δn×dR 을 갖는 부극성 형태의 액정인 것을 특징으로 하는 극초 미세 반사층 구조체.The liquid crystal is a negative type liquid crystal having a birefringence Δn of 0.055 to 0.135, a phase delay amount (R) Δn × d T of 325 nm to 510 nm, and a phase delay amount (R) Δn × d R of 150 nm to 410 nm. An ultrafine reflective layer structure. 제 1 항에 있어서,The method of claim 1, 상기 투과영역은 셀들 사이의 제 1 간격을 갖고 상기 반사영역은 셀들 사이의 제 2 간격을 가지며, 상기 제 1 간격과 상기 제 2 간격 사이의 거리는 0.6 ㎛이하인 것을 특징으로 하는 극초 미세 반사층 구조체.And the transmissive region has a first spacing between cells and the reflective region has a second spacing between cells, and the distance between the first and the second spacing is less than 0.6 μm. 제 1 항에 있어서,The method of claim 1, 상기 투과영역은 제 1 영역을 갖고 상기 반사영역은 제 2 영역을 가지며, 상기 제 1 영역 대 상기 제 2 영역의 비는 10% 내지 420%인 것을 특징으로 하는 극초 미세 반사층 구조체.And wherein said transmissive region has a first region and said reflective region has a second region, wherein a ratio of said first region to said second region is between 10% and 420%. 제 1 항에 있어서,The method of claim 1, 상기 투과영역의 패턴은 둥근 패턴, 직사각형 패턴 또는 타원형 패턴인 것을 특징으로 하는 극초 미세 반사층 구조체.The ultrafine reflecting layer structure, characterized in that the pattern of the transmission region is a round pattern, rectangular pattern or elliptical pattern. 주변광을 반사시키기 위한 액정표시장치의 픽셀 유닛에 형성되고, 상기 액정장치는 제 1 기판, 제 2 기판 및 상기 제 1 기판과 상기 제 2 기판 사이에 형성된 액정층을 가지며 상기 픽셀 유닛은 투과영역 및 반사영역을 가지도록 되어있는 극초 미세 반사층을 형성하는 방법에 있어서,Formed in a pixel unit of a liquid crystal display for reflecting ambient light, the liquid crystal device having a first substrate, a second substrate, and a liquid crystal layer formed between the first substrate and the second substrate, wherein the pixel unit is a transmission region. And a method for forming an ultrafine reflective layer adapted to have a reflective region, 상기 제 1 기판 위에 위치한 비정질 인듐-틴-옥사이드 층을 형성하는 단계와;Forming an amorphous indium-tin-oxide layer overlying the first substrate; 상기 비정질 인듐-틴-옥사이드 위에 그 영역에서의 높이차가 10nm 이하인 극초 미세 러프 표면을 갖는 실리콘 함유 러프 층을 형성하는 단계와;Forming a silicon-containing rough layer having an ultrafine rough surface having a height difference in the region of 10 nm or less on the amorphous indium-tin-oxide; 상기 실리콘 함유 러프층 위에 상기 실리콘 함유 러프층의 형상과 일치하여 상기 극초 미세 러프 표면과 동일한 표면을 갖게 되는 반사층을 형성하는 단계를 포함하는 것을 특징으로 하는 극초 미세 반사층 형성 방법. And forming a reflective layer on the silicon-containing rough layer, the reflective layer having a same surface as the ultra-fine rough surface in accordance with the shape of the silicon-containing rough layer. 제 18 항에 있어서,The method of claim 18, 상기 비정질 인듐-틴-옥사이드 층이 CVD법에 의해 형성되는 것을 특징으로 하는 극초 미세 반사층 형성 방법. The amorphous indium-tin-oxide layer is formed by a CVD method. 제 18 항에 있어서,The method of claim 18, 상기 비정질 인듐-틴-옥사이드 층이 PECVD법에 의해 형성되는 것을 특징으로 하는 극초 미세 반사층 형성 방법. And the amorphous indium tin oxide layer is formed by PECVD. 제 18 항에 있어서,The method of claim 18, 상기 실리콘 함유 러프층의 재료는 실리콘 질화물, 실리콘 산화물 및 실리콘 산질화물로부터 선택되는 것을 특징으로 하는 극초 미세 반사층 형성방법. And the material of the silicon-containing rough layer is selected from silicon nitride, silicon oxide and silicon oxynitride. 제 18 항에 있어서,The method of claim 18, 상기 극초 미세 러프 표면의 예각은 1 내지 60도인 것을 특징으로 하는 극초 미세 반사층 형성방법. Acute angle of the ultra-fine rough surface is an ultra-fine reflective layer forming method, characterized in that 1 to 60 degrees. 제 18 항에 있어서,The method of claim 18, 상기 반사층의 재료는 고 반사효율을 가진 금속 또는 다중 층으로 이루어지는 것을 특징으로 하는 극초 미세 반사층 형성방법. The material of the reflective layer is an ultrafine reflective layer forming method, characterized in that made of a metal or multiple layers having a high reflection efficiency. 제 18 항에 있어서,The method of claim 18, 상기 반사층의 재료는 알루미늄(Al), 은(Ag) 및 이들의 조성물로부터 선택되는 것을 특징으로 하는 극초 미세 반사층 형성방법. The material of the reflective layer is selected from aluminum (Al), silver (Ag), and compositions thereof. 제 18 항에 있어서,The method of claim 18, 상기 제 1 기판과 상기 비정질 인듐-틴-옥사이드 층 사이에 위치하고 그 표면의 높이차가 30 내지 1600nm 인 범프층을 형성하는 단계를 추가로 포함하는 것을 특징으로 하는 극초 미세 반사층 형성방법. And forming a bump layer between the first substrate and the amorphous indium-tin-oxide layer, the bump layer having a height difference of 30 to 1600 nm between the surface of the first substrate and the amorphous indium-tin-oxide layer. 제 25 항에 있어서,The method of claim 25, 상기 범프층 표면의 예각은 2 내지 75인 것을 특징으로 하는 극초 미세 반사층 형성방법.The acute angle of the bump layer surface is 2 to 75, characterized in that the ultra-fine reflective layer forming method. 제 25 항에 있어서,The method of claim 25, 상기 범프층의 재료는 금속물질, 무기물질 또는 유기물질로부터 선택되는 것을 특징으로 하는 극초 미세 반사층 형성방법.The material of the bump layer is an ultrafine reflective layer forming method, characterized in that selected from a metallic material, an inorganic material or an organic material. 제 25 항에 있어서,The method of claim 25, 상기 범프층의 재료는 알루미늄(Al), 크롬(Cr), MoCr, 실리콘 질화물 또는 실리콘 산화물로부터 선택되는 것을 특징으로 하는 극초 미세 반사층 형성방법.And the material of the bump layer is selected from aluminum (Al), chromium (Cr), MoCr, silicon nitride or silicon oxide. 제 25 항에 있어서,The method of claim 25, 상기 범프층의 재료는 수지 또는 유기 포토레지스트 인 것을 특징으로 하는 극초 미세 반사층 형성방법.The bump layer is formed of a resin or an organic photoresist. 제 18 항에 있어서,The method of claim 18, 상기 액정은 0.055 내지 0.12 의 복굴절율 Δn, 260nm 내지 450nm의 위상지연량(R) Δn×d T 및 205nm 내지 345nm의 위상지연량(R) Δn×dR 을 갖는 정극성 형태의 액정인 것을 특징으로 하는 극초 미세 반사층 형성방법.The liquid crystal is characterized in that the positive type having 0.055 to 0.12 in birefringence index Δn, 260nm to 450nm of the phase delay amount (R) Δn × d T, and 205nm to 345nm phase delay amount (R) Δn × d R of the liquid crystal Ultrafine micro reflective layer forming method. 제 18 항에 있어서,The method of claim 18, 상기 액정은 0.055 내지 0.135의 복굴절율 Δn, 325nm 내지 510nm의 위상지연량(R) Δn×dT 및 150nm 내지 410nm의 위상지연량(R) Δn×dR 을 갖는 부극성 형태의 액정인 것을 특징으로 하는 극초 미세 반사층 형성방법.The liquid crystal is a negative type liquid crystal having a birefringence Δn of 0.055 to 0.135, a phase delay amount (R) Δn × d T of 325 nm to 510 nm, and a phase delay amount (R) Δn × d R of 150 nm to 410 nm. Ultrafine micro reflective layer forming method. 제 1 항에 있어서,The method of claim 1, 상기 투과영역은 셀들 사이의 제 1 간격을 갖고 상기 반사영역은 셀들 사이의 제 2 간격을 가지며, 상기 제 1 간격과 상기 제 2 간격 사이의 거리는 0.6㎛ 이하인 것을 특징으로 하는 극초 미세 반사층 형성방법.And wherein the transmissive region has a first spacing between cells and the reflective region has a second spacing between cells, and the distance between the first and the second spacing is less than or equal to 0.6 μm. 제 1 항에 있어서,The method of claim 1, 상기 투과영역은 제 1 영역을 갖고 상기 반사영역은 제 2 영역을 가지며, 상기 제 1 영역 대 상기 제 2 영역의 비는 10% 내지 420%인 것을 특징으로 하는 극초 미세 반사층 형성방법.Wherein said transmissive region has a first region and said reflective region has a second region, and wherein the ratio of said first region to said second region is between 10% and 420%. 제 18 항에 있어서,The method of claim 18, 상기 투과영역의 패턴은 둥근 패턴, 직사각형 패턴 또는 타원형 패턴인 것을 특징으로 하는 극초 미세 반사층 형성방법.The pattern of the transmissive region is an ultrafine reflective layer forming method, characterized in that the round pattern, rectangular pattern or elliptical pattern. 제 1 기판, 제 2 기판 및 상기 제 1 기판과 상기 제 2 기판 사이에 형성된 액정층을 가지며 상기 제 1 기판 위에 위치하는 액정표시장치의 픽셀 유닛 구조체에 있어서,A pixel unit structure of a liquid crystal display device having a first substrate, a second substrate, and a liquid crystal layer formed between the first substrate and the second substrate and positioned on the first substrate, 서로 나란하게 배치된 한쌍의 게이트 전극 도전라인과;A pair of gate electrode conductive lines disposed parallel to each other; 서로 나란하게 배치되고 상기 게이트 전극 도전라인 쌍에 대하여 수직을 이루는 한쌍의 소스 전극 도전라인을 구비하며, 상기 게이트 전극 도전라인과 상기 소스 전극 도전라인 사이에 표시장치가 형성되며;A pair of source electrode conductive lines disposed parallel to each other and perpendicular to the pair of gate electrode conductive lines, and a display device formed between the gate electrode conductive line and the source electrode conductive line; 상기 표시장치의 모서리에 위치하여 인접한 상기 게이트 전극 도전라인 과 인접한 상기 소스 전극 도전라인에 접속되는 트랜지스터와;A transistor positioned at an edge of the display device and connected to the adjacent gate electrode conductive line and the adjacent source electrode conductive line; 주변광을 반사시키기 위한 상기 표시장치에 위치하고 극초 미세 러프 표면을 갖는 극초 미세 반사층을 구비하는 것을 특징으로 하는 액정표시장치의 픽셀 유닛 구조체. And an ultrafine reflecting layer positioned on said display for reflecting ambient light and having an ultrafine rough surface. 제 35 항에 있어서,36. The method of claim 35 wherein 상기 극초 미세 반사층은 비정질 인듐-틴-옥사이드(ITO) 층으로 이루어지는 것을 특징으로 하는 액정표시장치의 픽셀 유닛 구조체. And the ultra-fine reflective layer is formed of an amorphous indium-tin-oxide (ITO) layer. 제 35 항에 있어서,36. The method of claim 35 wherein 상기 실리콘 함유 러프층의 재료는 실리콘 질화물, 실리콘 산화물 및 실리콘 산질화물로부터 선택되는 것을 특징으로 하는 액정표시장치의 픽셀 유닛 구조체. And the material of the silicon-containing rough layer is selected from silicon nitride, silicon oxide and silicon oxynitride. 제 35 항에 있어서,36. The method of claim 35 wherein 상기 극초 미세 러프 표면의 예각은 1 내지 60도인 것을 특징으로 하는 액정표시장치의 픽셀 유닛 구조체. The acute angle of the ultrafine rough surface is 1 to 60 degrees, the pixel unit structure of the liquid crystal display device. 제 35 항에 있어서,36. The method of claim 35 wherein 상기 반사층의 재료는 고 반사효율을 가진 금속 또는 다중 층으로 이루어지는 것을 특징으로 하는 액정표시장치의 픽셀 유닛 구조체. The material of the reflective layer is a pixel unit structure of a liquid crystal display device, characterized in that made of a metal or multiple layers having a high reflection efficiency. 제 35 항에 있어서,36. The method of claim 35 wherein 상기 반사층의 재료는 알루미늄(Al), 은(Ag) 및 이들의 조성물로부터 선택되는 것을 특징으로 하는 액정표시장치의 픽셀 유닛 구조체. The material of the reflective layer is selected from aluminum (Al), silver (Ag) and compositions thereof. 제 35 항에 있어서,36. The method of claim 35 wherein 상기 제 1 기판과 상기 비정질 인듐-틴-옥사이드 층 사이에 위치하고 그 표면의 높이차가 30 내지 1600nm 인 범프층을 추가로 구비하는 것을 특징으로 하는 액정표시장치의 픽셀 유닛 구조체. And a bump layer disposed between the first substrate and the amorphous indium-tin-oxide layer, the bump layer having a height difference of 30 to 1600 nm between the surface of the first substrate and the amorphous indium-tin-oxide layer. 제 41 항에 있어서,The method of claim 41, wherein 상기 범프층 표면의 예각은 2 내지 75인 것을 특징으로 하는 액정표시장치의 픽셀 유닛 구조체. The acute angle of the bump layer surface is 2 to 75, the pixel unit structure of the liquid crystal display device. 제 41 항에 있어서,The method of claim 41, wherein 상기 범프층의 재료는 금속물질, 무기물질 또는 유기물질로부터 선택되는 것을 특징으로 하는 액정표시장치의 픽셀 유닛 구조체. The material of the bump layer is a pixel unit structure of the liquid crystal display device, characterized in that selected from a metallic material, an inorganic material or an organic material. 제 41 항에 있어서,The method of claim 41, wherein 상기 범프층의 재료는 알루미늄(Al), 크롬(Cr), MoCr, 실리콘 질화물 또는 실리콘 산화물로부터 선택되는 것을 특징으로 하는 액정표시장치의 픽셀 유닛 구조체. And the material of the bump layer is selected from aluminum (Al), chromium (Cr), MoCr, silicon nitride, or silicon oxide. 제 41 항에 있어서,The method of claim 41, wherein 상기 범프층의 재료는 수지 또는 유기 포토레지스트 인 것을 특징으로 하는 액정표시장치의 픽셀 유닛 구조체. The material of the bump layer is a pixel unit structure of a liquid crystal display device, characterized in that the resin or an organic photoresist. 제 35 항에 있어서,36. The method of claim 35 wherein 상기 액정은 0.055 내지 0.12 의 복굴절율 Δn, 260nm 내지 450nm의 위상지연량(R) Δn×d T 및 205nm 내지 345nm의 위상지연량(R) Δn×dR 을 갖는 정극성 형태의 액정인 것을 특징으로 하는 액정표시장치의 픽셀 유닛 구조체.The liquid crystal is characterized in that the positive type having 0.055 to 0.12 in birefringence index Δn, 260nm to 450nm of the phase delay amount (R) Δn × d T, and 205nm to 345nm phase delay amount (R) Δn × d R of the liquid crystal A pixel unit structure of a liquid crystal display device. 제 35 항에 있어서,36. The method of claim 35 wherein 상기 액정은 0.055 내지 0.135의 복굴절율 Δn, 325nm 내지 510nm의 위상지연량(R) Δn×d T 및 150nm 내지 410nm의 위상지연량(R)Δn×dR 을 갖는 부극성 형태의 액정인 것을 특징으로 하는 액정표시장치의 픽셀 유닛 구조체.The liquid crystal is a negative type liquid crystal having a birefringence Δn of 0.055 to 0.135, a phase delay amount Δn × d T of 325 nm to 510 nm, and a phase delay amount R of Δn × d R of 150 nm to 410 nm. A pixel unit structure of a liquid crystal display device. 제 1 항에 있어서,The method of claim 1, 상기 투과영역은 셀들 사이의 제 1 간격을 갖고 상기 반사영역은 셀들 사이의 제 2 간격을 가지며, 상기 제 1 간격과 상기 제 2 간격 사이의 거리는 0.6㎛ 이하인 것을 특징으로 하는 액정표시장치의 픽셀 유닛 구조체. Wherein the transmissive region has a first spacing between cells and the reflective region has a second spacing between cells, and a distance between the first and the second spacing is 0.6 μm or less. Structure. 제 35 항에 있어서,36. The method of claim 35 wherein 상기 투과영역은 제 1 영역을 갖고 상기 반사영역은 제 2 영역을 가지며, 상기 제 1 영역 대 상기 제 2 영역의 비는 10% 내지 420%인 것을 특징으로 하는 액정표시장치의 픽셀 유닛 구조체. And wherein the transmissive region has a first region and the reflective region has a second region, and the ratio of the first region to the second region is 10% to 420%. 제 35 항에 있어서,36. The method of claim 35 wherein 상기 투과영역의 패턴은 둥근 패턴, 직사각형 패턴 또는 타원형 패턴인 것을 특징으로 하는 액정표시장치의 픽셀 유닛 구조체. And the pattern of the transmissive region is a round pattern, a rectangular pattern or an elliptical pattern.
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US10185174B2 (en) 2015-10-05 2019-01-22 Samsung Display Co., Ltd. Thin film transistor substrate, display device including the same, and method of manufacturing thin film transistor substrate

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