KR20050087014A - Semiconductor memory device with multiplexed output - Google Patents
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Abstract
다중화 출력을 위한 데이터 경로의 선택이 데이터 감지증폭기들과 파이프 출력회로에서 이루어져 출력부를 단순화시킨 다중화 출력 반도체 메모리장치가 개시된다. 데이터 감지증폭기들은 제1 데이터 감지증폭기들과 제2 데이터 감지증폭기들을 전송게이트를 통하여 연결한 구조로 형성한다. 메모리 뱅크로부터 데이터 감지증폭기들로 전송된 데이터는 전송게이트의 제어신호에 의해 제1 데이터 감지증폭기에서 제2 데이터 감지증폭기로 이동하는 데이터 경로가 형성된다. 파이프 출력회로의 입력부에는 다수의 전송게이트들로 구성된 데이터 경로 선택회로를 포함하여 데이터 감지증폭기들에서 리드라인을 통해 전송된 데이터의 경로가 변경되어 각각의 출력비트모드에서 사용되는 외부 데이터 핀과 연결된 파이프 출력회로로 데이터를 전송할 수 있다. 따라서, 데이터 감지증폭기들과 파이프 출력회로를 통하여 2단계로 데이터 경로선택이 이루어져 출력부의 회로를 단순하게 할 수 있다. A multiplexed output semiconductor memory device is disclosed in which a selection of a data path for a multiplexed output is made in the data sense amplifiers and a pipe output circuit to simplify the output. The data sensing amplifiers form a structure in which the first data sensing amplifiers and the second data sensing amplifiers are connected through a transmission gate. Data transmitted from the memory bank to the data sensing amplifiers is formed to move from the first data sensing amplifier to the second data sensing amplifier by the control signal of the transmission gate. The input part of the pipe output circuit includes a data path selection circuit composed of a plurality of transmission gates so that the path of data transmitted through the lead line in the data sensing amplifiers is changed to be connected to an external data pin used in each output bit mode. Data can be sent to the pipe output circuit. Accordingly, data path selection is performed in two stages through the data sensing amplifiers and the pipe output circuit, thereby simplifying the circuit of the output unit.
Description
본 발명은 반도체 메모리 장치에 관한 것으로, 더욱 상세하게는 다중화 출력을 위한 데이터 경로의 선택이 데이터 감지증폭기들과 파이프 출력회로에서 이루어져 출력부를 단순화시킨 다중화 출력 반도체 메모리장치에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a semiconductor memory device, and more particularly, to a multiplexed output semiconductor memory device in which a selection of a data path for a multiplexed output is made in data sense amplifiers and a pipe output circuit to simplify an output unit.
반도체 메모리 장치 중 디램(dynamic random access memory ; DRAM)은 기억소자로서 데이터의 읽기, 쓰기, 비우기를 할 수 있다. 이 중 읽기 동작은 디램 셀(cell)의 내부에 저장된 데이타를 읽어서 외부로 출력하는 동작을 말한다. 디램 셀에 저장된 데이터는 워드라인(word line)과 비트라인(bit line)쌍(pair)의 충전과 방전에 의한 센싱(Sensing)이 이루어진 후에 칼럼어드레스(Column Address)에 대응되는 데이터 버스 라인(data bus line)에 실려 데이터 감지증폭기에 의해 증폭된다. 이 증폭된 신호는 리드신호를 생성하고, 상기 리드신호는 리드라인(Read Line; 이하 RD)과 연결된 리드라인 드라이버(RD Driver)의 선택에 의해 리드 출력선으로 전달되어 데이터 출력 버퍼(data output buffer)를 통해 외부로 전달되는 동작이 읽기 동작이다. Dynamic random access memory (DRAM) of a semiconductor memory device is a memory device that can read, write, and erase data. The read operation refers to an operation of reading data stored in the DRAM cell and outputting the data to the outside. Data stored in the DRAM cell is a data bus line corresponding to a column address after sensing by a charge and discharge of a word line and a bit line pair. loaded on a bus line and amplified by a data-sensing amplifier. The amplified signal generates a read signal, and the read signal is transferred to a read output line by selection of a read line driver (RD Driver) connected to a read line (hereinafter referred to as RD) to output a data output buffer. The operation that is transmitted to the outside through) is a read operation.
최근에는 하나의 칩(Chip)으로 ×2N 데이터의 다중화 출력이 가능하도록 하는 반도체 메모리 장치가 많이 사용되고 있는 추세이다. 여기서, ×2N이란 동시에 출력되는 비트수가 2N이라는 의미로 정의한다.Recently, the trend is one chip (Chip) in × 2 semiconductor memory to allow for multiplexing outputs of the N data device that is often used. Here, it is defined to mean the number of bits 2 N × 2 N is outputted at the same time.
도1은 종래 기술에 따른 다중화 출력을 갖는 반도체 메모리장치의 출력경로를 개략적으로 도시한 블록도이다.1 is a block diagram schematically showing an output path of a semiconductor memory device having a multiplexed output according to the prior art.
도1을 참조하면, 다중화 출력을 갖는 반도체 메모리 장치는 메모리 뱅크(100), 데이터 버스라인(DBL), 데이터 감지증폭기부(120), RDm(m은 RD의 배선수)(140), 3상태버퍼 회로(160), 데이터 버스라인(DBG)(170), 파이프 출력회로(180)를 포함한다. Referring to FIG. 1, a semiconductor memory device having a multiplexed output includes a memory bank 100, a data bus line DBL, a data sensing amplifier unit 120, RDm (m is the number of wiring lines of an RD) 140, and three states. A buffer circuit 160, a data bus line (DBG) 170, and a pipe output circuit 180 are included.
메모리 뱅크(Bank)(100)는 메모리 모듈에서 인터리빙(Interleaving)을 통해 고속 동작을 구현하기 위해 독립적으로 동작하는 메모리 셀들의 그룹을 지칭한다. 하나의 뱅크내에 있는 메모리 셀들은 데이터 버스를 공유하고 어드레스와 제어 신호 라인등을 공유하며, 다른 뱅크에 대해 독립적으로 동작하게 된다. 따라서 한 쪽 뱅크에서 데이터의 읽기 동작이 수행되는 동안 다른 뱅크에서는 프리차지(Precharge)나 리프레시(Refresh) 동작 또는 로우 어드레스(Row Address)에 의한 워드 라인 선택 동작이 수행될 수 있다. 따라서, 데이터의 고속전송을 위해서 메모리의 출력부는 파이프라인방식을 사용하는 것이 적합하다. The memory bank 100 refers to a group of memory cells that operate independently to implement high speed operation through interleaving in a memory module. Memory cells in one bank share data buses, share address and control signal lines, and operate independently of the other bank. Therefore, while a data read operation is performed in one bank, a precharge, refresh operation, or a word line selection operation by a row address may be performed in another bank. Therefore, for high-speed data transfer, the output unit of the memory is preferably used in a pipelined manner.
파이프라인 방식은 플립-플롭 또는 래치로 데이터 경로를 분할하여 복수의 회로 블럭을 동시에 동작시킬 수 있는 방식이다. 즉, 데이터 경로에 하나 이상의 플립-플롭 또는 래치를 배치하여 데이터 경로를 독립된 다수의 회로 블럭으로 분할한 것이다. 하나의 회로 블럭에서 읽혀진 데이터를 래치하고, 이를 다른 경로를 통해 외부로 방출하는 동안, 또 다른 경로에는 새로운 어드레스가 입력되거나 프리차지 동작이 수행될 수 있는 것이다.The pipelined scheme is a scheme in which a plurality of circuit blocks can be operated simultaneously by dividing a data path by a flip-flop or a latch. That is, one or more flip-flops or latches are placed in the data path to divide the data path into independent circuit blocks. While latching the data read from one circuit block and releasing it out through another path, a new address may be input or a precharge operation may be performed on another path.
메모리 뱅크(100)는 메모리 전체를 활성화시키는 내부 커맨드 PACT, 읽기 동작의 수행을 제어하는 내부 커맨드 PREAD에 의해 데이터의 출력이 수행된다. 이와 함께, 뱅크 선택 회로는 입력되는 뱅크 선택 신호에 따라 특정의 뱅크를 선택한다. The memory bank 100 outputs data by an internal command PACT for activating the entire memory and an internal command PREAD for controlling the performance of a read operation. In addition, the bank selection circuit selects a specific bank in accordance with an input bank selection signal.
선택된 뱅크의 데이터는 다중화 출력을 위하여 원하는 출력비트모드에 적합한 데이터를 하나의 전용선을 통하여 외부의 한정된 데이터 핀 DQ[n]으로 출력하기 위하여 데이터 버스라인과 연결된 데이터 감지증폭기를 통해 증폭되고, 3상태 버퍼(tri-state buffer)를 서로 연결한 3상태 버퍼회로와 데이터 버스라인(DBG)(170)을 사용하여 데이터의 경로를 선택하여 출력회로로 입력하게 된다. 이렇게 생성된 데이터가 각각의 출력비트모드에서 사용되는 외부 데이터 핀 DQ[n]과 연결된 파이프 출력회로(180)로 전송된다.The data in the selected bank is amplified by the data sense amplifier connected to the data bus line to output the data suitable for the desired output bit mode for the multiplexed output to the external limited data pin DQ [n] through one dedicated line. A tri-state buffer circuit and a data bus line (DBG) 170 are connected to each other to select a data path and input the output circuit. The generated data is transmitted to the pipe output circuit 180 connected to the external data pin DQ [n] used in each output bit mode.
도2는 도1에 따른 반도체 메모리장치의 출력부의 데이터 전송회로를 도식화한 도면이다.FIG. 2 is a diagram illustrating a data transfer circuit of an output unit of the semiconductor memory device of FIG. 1.
도2를 참조하면, 데이터 감지 증폭기부(120)에 있는 하나의 데이터 감지증폭기(280)는 복수의 데이터 저장장치와 전송게이트들(Transmission Gate; 이하 TG(220,230)이 서로 연결된 구조로 형성된다. 데이터 저장장치는 래치회로로 구성된다. 래치회로(200)의 후미의 TG(220)와 또 다른 래치회로(210)의 후미의 TG(230)는 내부 클럭신호(PCLK)를 제어신호로 사용한다. 상기 내부 클럭신호(PCLK)를 상기 TG(220)과 TG(230)에 반대되는 신호로 인가하여 래치회로에서 증폭되어 저장된 데이터를 파이프라인 방식으로 고속 전송할 수 있다. Referring to FIG. 2, one data sensing amplifier 280 in the data sensing amplifier unit 120 has a structure in which a plurality of data storage devices and transmission gates (hereinafter, TGs 220 and 230) are connected to each other. The data storage device is composed of a latch circuit TG 220 at the rear of the latch circuit 200 and TG 230 at the rear of another latch circuit 210 use the internal clock signal PCLK as a control signal. The internal clock signal PCLK may be applied as a signal opposite to the TG 220 and the TG 230 so that the data amplified and stored in the latch circuit may be transmitted at high speed in a pipelined manner.
데이터 감지증폭기에서 증폭된 데이터는 RDm로 전송되고 RD선택신호(Pi)에 의해 출력비트모드에 따른 데이터의 경로에 적합한 RDm만 선택되고 3상태 버퍼회로와 연결된다.The data amplified by the sense amplifier data is transferred to the RDm are selected only RDm suitable path for the data bits according to the output mode selected by the RD signal (P i) is connected to the three-state buffer circuit.
3상태 버퍼회로와 데이터 버스라인(DBG)(160~170)은 출력비트모드에 적합하도록 데이터 경로의 선택을 위해 3상태 버퍼의 출력을 서로 연결한 구조로 형성되어있다.The three-state buffer circuit and the data bus lines (DBG) 160 to 170 are formed in a structure in which the outputs of the three-state buffers are connected to each other to select a data path so as to suit the output bit mode.
한정된 외부 데이터 핀으로 데이터를 고속으로 출력하기 위해 파이프라인 방식으로 RDm에 전송된다. RDm에 전송된 데이터는 각각의 출력모드에 따라 상기 데이터 핀과 연결하기 위해 RDm를 선택하여 출력회로로 전송한다. RDm의 선택에 의해 3상태버퍼(Tri-state buffer) 회로로 전송된 데이터는 각각의 출력비트모드에서 사용되는 데이터 핀으로 전송되기 위해 데이터 경로의 선택이 이루어져야 한다. It is sent to RDm in a pipelined way to output data at high speed to a limited external data pin. Data transmitted to RDm is selected and transmitted to the output circuit in order to connect with the data pin according to each output mode. Data sent to the tri-state buffer circuit by the selection of RDm must be selected in order to be transferred to the data pins used in each output bit mode.
3상태 버퍼회로(160)를 살펴보면 다음과 같다.The three-state buffer circuit 160 is as follows.
3상태 버퍼회로(160)는 3상태버퍼들이 서로 연결되어 멀티플렉서(multiplexer, 다중화기)로 사용된다. 멀티플렉서는 많은 입력선 중에서 한 선으로부터 2진 정보를 선택하고 선택된 정보를 단일 출력선으로 보내는 조합회로를 말한다. 3상태 버퍼는 버퍼에 추가로 인에이블(enable; 이하 EN)단자가 있다. 이 EN이 1일때는 버퍼로 동작하고, EN이 0일때는 입력 값에 상관없이 H-임피던스로 된다. 따라서, n개의 3상태 버퍼의 출력을 서로 연결하고, 하나의 디코더(decoder)에서 생성된 EN 신호로 모두를 가하면 n-to-1선의 멀티플렉서처럼 n-to-1의 선택이 가능하다. The tri-state buffer circuit 160 is used as a multiplexer by connecting tri-state buffers to each other. A multiplexer is a combination circuit that selects binary information from one of many input lines and sends the selected information to a single output line. The tri-state buffer has an enable (EN) terminal in addition to the buffer. When EN is 1, it acts as a buffer. When EN is 0, it becomes H-impedance regardless of input value. Therefore, by connecting the outputs of n three-state buffers to each other and applying all to the EN signals generated by one decoder, n-to-1 can be selected like a multiplexer of n-to-1 lines.
각각의 RDm는 3상태 버퍼와 연결되고 상기 3상태 버퍼는 파이프 출력회로와 연결된다. Each RDm is connected to a tristate buffer and the tristate buffer is connected to a pipe output circuit.
일실시예로 ×16/×8/×4의 다중화 출력을 갖는 반도체 메모리장치에서 각각의 출력비트모드에 따른 출력경로를 살펴보면 다음과 같다.As an example, in the semiconductor memory device having a multiplexed output of x16 / x8 / x4, an output path according to each output bit mode is as follows.
반도체 메모리장치의 내부 어드레스(PADD)에 의해 데이터 출력비트모드가 선택된다. ×16의 경우에는 3상태 버퍼의 출력은 파이프 출력회로로 입력되어 데이터 핀 DQ[15~0]가 사용된다. ×16출력비트모드가 아닌 경우에는 각각의 모드에서 사용되는 데이터 핀으로 데이터를 출력하기 위해 데이터의 선택이 필요하게 된다. The data output bit mode is selected by the internal address PADD of the semiconductor memory device. In the case of x16, the output of the tri-state buffer is input to the pipe output circuit, and data pins DQ [15 ~ 0] are used. If the mode is not a 16-bit output bit mode, data selection is required to output data to the data pin used in each mode.
×8의 경우에는 사용되는 데이터 핀에 연결되는 출력회로에 연결되지 않은 RDm를 통해 데이터가 전송되면 상기 RDm와 연결된 3상태 버퍼(260)에 새로운 3상태 버퍼(250)를 병렬로 추가한다. 병렬로 추가된 3상태 버퍼(250)의 EN단자를 'H'로 하고 상기 RDm와 연결된 3상태 버퍼(260)의 EN단자를 'L'로 하여 상기 RD에서 전송된 데이터가 ×8의 출력에서 사용되는 데이터 핀에 연결된 출력회로로 입력된다. 사용되는 데이터 핀에 연결되는 출력회로에 연결된 RDm를 통해 데이터가 전송되면 병렬로 추가된 3상태 버퍼(250)의 EN단자는 활성화되지 않고 상기 RDm를 통해 연결된 3상태 버퍼(260)만 활성화되어 ×8의 출력에서 사용되는 데이터 핀에 연결된 출력회로로 입력된다. In the case of x8, when data is transmitted through the RDm not connected to the output circuit connected to the data pin used, a new three-state buffer 250 is added in parallel to the tri-state buffer 260 connected to the RDm. When the EN terminal of the tri-state buffer 250 added in parallel is set to 'H' and the EN terminal of the tri-state buffer 260 connected to the RDm is set to 'L', the data transmitted from the RD is output at × 8. Input to the output circuit connected to the data pin used. When data is transmitted through the RDm connected to the output circuit connected to the data pin to be used, the EN terminal of the three-state buffer 250 added in parallel is not activated, and only the three-state buffer 260 connected through the RDm is activated. It is input to the output circuit connected to the data pin used at the output of 8.
×4의 경우에는 ×8의 경우에서 병렬로 추가된 3상태 버퍼들(250)을 새로운 3상태 버퍼로 연결하여 ×4출력비트모드에 사용되는 데이터 핀으로 데이터가 전송되도록 한다. ×16의 경우에서 사용되는 3상태 버퍼들(260)의 EN은 'L'로 하고 데이터가 실린 RD에 따라 ×8의 경우에서 병렬로 추가된 3상태 버퍼들(250)과 상기 3상태 버퍼들(250)을 서로 연결하는 새로운 3상태 버퍼(270)들을 선택적으로 활성화 시켜 ×4의 출력에서 사용되는 데이터 핀에 연결된 출력회로로 입력된다. In the case of x4, the three-state buffers 250 added in parallel in the case of x8 are connected to the new three-state buffer to transmit data to the data pin used in the x4 output bit mode. The EN of the tri-state buffers 260 used in the case of x16 is set to 'L', and the tri-state buffers 250 and the tri-state buffers added in parallel in the case of x8 according to the RD in which data is loaded. New three-state buffers 270 connecting 250 are selectively activated and input into an output circuit connected to a data pin used at an output of x4.
따라서, 출력비트모드가 작아질수록 데이터 경로를 변경하기 위해 병렬로 추가되는 3상태 버퍼의 수가 증가한다. Thus, as the output bit mode decreases, the number of tri-state buffers added in parallel to change the data path increases.
데이터 버스라인(DBG)(170)은 상기 3상태 버퍼회로와 파이프 출력회로를 연결하는 배선으로 각각의 3상태 버퍼들과 상기 추가되는 3상태 버퍼들에 연결되기 위해 전체적인 배선이 길어진다.The data bus line (DBG) 170 is a wiring connecting the tri-state buffer circuit and the pipe output circuit, and the entire wiring is long to be connected to each of the tri-state buffers and the added tri-state buffers.
파이프 출력회로(180)는 상기 전송버스라인으로부터 전송된 신호를 외부 데이터 핀과 연결하여 데이터를 출력한다. 파이프 출력회로(180)는 파이프라인 방식의 데이터 감지증폭기에서 각각의 클럭에서 전송된 데이터를 출력할 수 있도록 최상위 또는 최하위 비트자리로부터 최대출력모드에서 사용되는 비트수의 간격으로 서로 연결되어 외부 데이터 핀으로 데이터를 전송할 수 있도록 구성한 회로이다.The pipe output circuit 180 outputs data by connecting a signal transmitted from the transmission bus line with an external data pin. The pipe output circuits 180 are connected to each other at intervals of the number of bits used in the maximum output mode from the most significant or least significant bit positions to output data transmitted from each clock in a pipelined data sensing amplifier. It is a circuit configured to transmit data.
상기한 메모리 장치 구조로부터 데이터를 출력하는 읽기 경로에서는 다음과 같은 문제점들이 있다. The read path for outputting data from the memory device structure has the following problems.
다중화 출력을 위해서 데이터 감지증폭기에서 증폭된 데이터를 각각의 출력비트모드에서 사용되는 외부 데이터 핀으로 전송하기 위해 적절한 데이터 전송경로를 선택해 주어야 한다. 종래의 기술에서는 데이터 전송경로를 선택하기 위해 다수의 3상태 버퍼 회로와 긴 데이터 버스라인(DBL)을 사용한다. 상기한 데이터 전송경로는 칩 내부에서 0~3%정도의 공간을 차지하며 설계시 복잡성이 매우 커진다. 또한 상기 데이터 전송 경로는 파이프 출력회로에서 사용하는 전력의 50%를 소모하기 때문에 전력손실도 크다. 또한 긴 데이터 버스라인들에 의한 데이터의 전달 지연도 문제가 된다. For multiplexed outputs, the appropriate data transfer path must be selected to transfer the amplified data from the data sense amplifiers to the external data pins used in each output bit mode. Prior art uses multiple tri-state buffer circuits and long data bus lines (DBLs) to select data transmission paths. The data transmission path occupies about 0 to 3% of the space inside the chip, and the complexity of the design becomes very large. In addition, since the data transmission path consumes 50% of the power used by the pipe output circuit, the power loss is also large. There is also a problem with the propagation delay of data by long data buslines.
상기와 같은 문제점을 해결하기 위한 본 발명의 목적은 메모리 장치의 동작실행에는 영향을 주지 않으면서 데이터 경로 선택회로를 단순하게 하고 데이터 버스라인의 길이를 줄여 전력의 소모를 감소할 수 있게 함과 동시에 설계의 편의성 및 데이터의 고속전송을 도모할 수 있는 회로를 제공하는데 있다. An object of the present invention for solving the above problems is to simplify the data path selection circuit and to reduce the length of the data bus line without affecting the operation of the memory device to reduce the power consumption An object of the present invention is to provide a circuit that can facilitate design and high-speed data transfer.
상기 목적을 달성하기 위한 본 발명은, ×2N의 출력신호에 따라 하나의 칩(Chip)으로 다중화 출력이 가능하도록 하기 위해 데이터 감지증폭기를 제1 데이터 감지증폭기와 제2 데이터 감지증폭기로 구분한다. 또한, 파이프 출력회로의 입력부에 데이터 경로 선택회로를 포함한다.In order to achieve the above object, the present invention divides the data sensing amplifier into a first data sensing amplifier and a second data sensing amplifier in order to enable multiplexed output to one chip according to an output signal of × 2 N. . Also included in the input portion of the pipe output circuit includes a data path selection circuit.
제1 데이터 감지증폭기는 메모리 뱅크로부터 전송된 데이터를 복수의 데이터 저장장치로 센싱(sensing)과 저장을 하고 각각의 데이터 저장장치의 후미에 TG를 연결하여 파이프라인 방식으로 데이터를 전송한다. 또한, 상기 데이터 저장장치 중 가장 후미에 있는 데이터 저장장치의 입력에 제2 데이터 감지증폭기와 연결되도록 분기된 경로를 포함한다. The first data sensing amplifier senses and stores data transmitted from the memory bank to a plurality of data storage devices, and transmits the data in a pipelined manner by connecting a TG to the rear of each data storage device. The data storage device may include a branched path connected to a second data sensing amplifier at an input of the data storage device at the rear end of the data storage device.
제2 데이터 감지증폭기는 상기 제1 데이터 감지증폭기들과 동일한 구성을 가지고 분기된 경로에 TG를 연결한 구조로 형성된다. 상기 TG는 제1 데이터 감지증폭기의 분기된 경로와 연결된다. 데이터 감지증폭기부는 상기 제1 및 제2 데이터 감지증폭기의 연결된 구조가 복수로 형성된다.The second data sensing amplifier has the same configuration as the first data sensing amplifiers and has a structure in which a TG is connected to a branched path. The TG is connected to a branched path of the first data sense amplifier. The data sensing amplifier includes a plurality of connected structures of the first and second data sensing amplifiers.
상기 제1 및 제2 데이터 감지증폭기들은 복수의 데이터 저장장치에 저장된 데이터를 각각의 데이터 저장장치의 후미에 위치한 TG가 클럭신호에 의해 온(On)되면 데이터의 전송이 이루어지고, 오프(Off)되면 데이터의 센싱(Sensing)이 이루어지는 구조로 형성된다. TG는 NMOS 트랜지스터와 PMOS 트랜지스터를 병렬로 구성하여 NMOS의 게이트에 'H', PMOS의 게이트에 ‘L'가 인가되었을 경우에 온(On)되고, 그 역의 경우에는 오프(Off)가 되어 데이터의 경로를 제어할 수 있다. The first and second data sensing amplifiers transmit data stored in a plurality of data storage devices when the TG located at the rear of each data storage device is turned on by a clock signal. It is formed in a structure in which data sensing is performed. TG is configured when NMOS transistors and PMOS transistors are connected in parallel, and is turned on when 'H' is applied to the gate of the NMOS and 'L' is applied to the gate of the PMOS, and vice versa. You can control the path of.
일실시예로 데이터 저장장치는 래치회로를 사용한다.In one embodiment, the data storage device uses a latch circuit.
파이프 출력회로는 입력부에 TG들로 구성된 데이터 선택회로를 포함한다. TG들의 제어에 의하여 RD들을 통해 전송된 데이터가 각각의 출력비트모드에서 사용되는 데이터 핀과 연결된 파이프 출력회로로 전송된다.The pipe output circuit comprises a data selection circuit composed of TGs at the input. Under the control of the TGs, data transmitted through the RDs is transmitted to a pipe output circuit connected to the data pin used in each output bit mode.
이하, 본 발명에 따른 바람직한 실시예를 첨부된 도면을 참조하여 상세하게 설명한다.Hereinafter, exemplary embodiments of the present invention will be described in detail with reference to the accompanying drawings.
도3은 본 발명의 일 실시예에 따른 다중화 출력을 갖는 반도체 메모리장치의 출력경로를 개략적으로 도시한 블록도이다.3 is a block diagram schematically illustrating an output path of a semiconductor memory device having a multiplexed output according to an embodiment of the present invention.
도3를 참조하면, 본 발명에 의한 다중화 출력 반도체 메모리 장치는 메모리 뱅크(300), 데이터 버스라인(DBL), 데이터 감지증폭기부(320), RDm(340), 데이터 경로 선택회로(350)을 포함하는 파이프 출력회로(360)를 포함한다.Referring to FIG. 3, a multiplexed output semiconductor memory device according to an embodiment of the present invention includes a memory bank 300, a data bus line DBL, a data sensing amplifier 320, an RDm 340, and a data path selection circuit 350. It includes a pipe output circuit 360 including.
메모리 뱅크(300)에서 전송된 신호는 데이터 버스라인을 통해 데이터 감지증폭부(320)로 입력된다. 데이터 감지증폭부내에 있는 제1 데이터 감지증폭기(322) 및 제2 데이터 감지증폭기(324)가 상호 연결된 구조를 통하여 1차 데이터 경로의 선택이 이루어지고, RDm를 통해 파이프 출력회로로 입력된다. 파이프 출력회로로 입력된 데이터는 2차 데이터 경로의 선택을 통해 데이터 핀 DQ[n]으로 전송되어 출력된다.The signal transmitted from the memory bank 300 is input to the data sensing amplifier 320 through the data bus line. The primary data path is selected through a structure in which the first data sense amplifier 322 and the second data sense amplifier 324 in the data sense amplifier are interconnected, and are input to the pipe output circuit through the RDm. Data input to the pipe output circuit is sent to the data pin DQ [n] through the selection of the secondary data path and output.
도4a는 도3에 따른 반도체 메모리장치의 출력경로 중 데이터 감지증폭기부의 일부를 도시한 도면이다.FIG. 4A illustrates a portion of the data sensing amplifier of an output path of the semiconductor memory device of FIG. 3.
도4a를 참조하면, 본 발명에 의한 메모리 장치의 출력부의 데이터 감지증폭기부는 제1 데이터 감지증폭기(440)과 제2 데이터 감지증폭기(460)를 포함하고 하나의 제1 데이터 감지증폭기는 하나의 제2 데이터 감지증폭기와 연결된 구조가 복수로 형성된다. Referring to FIG. 4A, a data sensing amplifier of an output unit of a memory device according to an exemplary embodiment of the present invention includes a first data sensing amplifier 440 and a second data sensing amplifier 460, and one first data sensing amplifier includes one first data sensing amplifier. 2 A plurality of structures connected to the data sensing amplifier are formed.
하나의 제1 및 제2 데이터 감지증폭기(440,460)는 복수의 래치회로로 구성되어 있고, 하나의 데이터 감지증폭기는 래치회로들(400,410)과 TG로 구성된다. 하나의 데이터 감지증폭기의 가장 후미에 있는 래치회로에는 데이터의 전송경로가 선택적으로 변경될 수 있도록 분기된 경로를 포함한다. 제2 데이터 감지증폭기들에는 분기된 경로(Br1)에 래치회로의 데이터의 전송을 제어하는 TG(420)에 병렬로 새로운 TG1을 포함하여 제1 데이터 감지증폭기들에서 분기된 경로(Br1)와 연결한다. TG1을 통하여 1차 데이터 경로선택이 이루어진다.One first and second data sensing amplifiers 440 and 460 are composed of a plurality of latch circuits, and one data sensing amplifier is composed of latch circuits 400 and 410 and a TG. The latch circuit at the end of one data sense amplifier includes a branched path so that the data transmission path can be selectively changed. Second the data sense amplifiers includes a new TG1 in parallel for controlling the transfer of the latch circuit in the branch path (Br 1) data, TG (420) branched from the first data sense amplifier path (Br 1) Connect with Primary data path selection is made through TG1.
제2 데이터 감지증폭기들에 포함되어 새로운 데이터 경로를 형성하는 TG1은 출력비트모드 선택하는 내부 어드레스(PADD_1)에 따라 온(On) 또는 오프(Off)된다. 또한, TG1이 온(On)으로 되는 경우에는 제1 데이터 감지증폭기들의 가장 후미에 위치한 래치회로로 전송되는 데이터를 제어하는 TG(420)가 동시에 온(On)이 되도록 하여 시간지연이 발생하지 않도록 제어된다. 1차 데이터 경로선택에 의해 형성된 경로로 이동한 데이터는 제2 데이터 감지증폭기의 가장 후미에 있는 래치회로에서 다시 증폭되어 RDm들로 데이터를 전송한다. The TG1 included in the second data sense amplifiers to form a new data path is turned on or off according to the internal address PADD_1 selecting the output bit mode. In addition, when TG1 is turned on, the TG 420 controlling data transmitted to the latch circuit located at the rear end of the first data sensing amplifiers is turned on at the same time so that time delay does not occur. do. The data moved to the path formed by the primary data path selection is amplified again by the latch circuit at the rear end of the second data sense amplifier to transmit data to the RDm.
일실시예로 ×16/×8/×4의 다중화 출력을 갖는 반도체 메모리장치에서 각각의 출력비트모드에 따른 1차 데이터 경로선택을 살펴보면 다음과 같다.As an example, the primary data path selection according to each output bit mode in a semiconductor memory device having a multiplexed output of x16 / x8 / x4 is as follows.
×16의 출력비트모드인 경우에는 제1 및 제2 데이터 감지증폭기들을 연결하는 TG1은 오프(Off)되고 증폭된 데이터는 RD선택신호(Pi)에 의해 선택된 RDm들로 전송된다.If the output bit mode of × 16, the first and a 2 TG1 to connect the data sense amplifiers are turned off (Off) the amplified data is transmitted to the selected RDm by RD selection signal (P i).
×8과 ×4의 출력비트모드인 경우에는 데이터가 입력된 제1 데이터 감지증폭기들에 데이터가 입력되어 증폭되면 새로운 데이터 경로가 형성된다. TG1이 온(On)되어 데이터가 제1 데이터 감지증폭기들에서 제2 데이터 감지증폭기들로 이동하게 된다. 제2 데이터 감지증폭기들로 이동된 데이터는 제2 데이터 감지증폭기의 가장 후미에 있는 래치회로(410)에 의해 다시 증폭되고, 이와 연결된 RDm들로 전송된다.In the output bit modes of x8 and x4, when data is input and amplified into the first data sensing amplifiers to which data is input, a new data path is formed. TG1 is turned on to move data from the first data sense amplifiers to the second data sense amplifiers. The data moved to the second data sense amplifiers is amplified again by the latch circuit 410 at the end of the second data sense amplifiers and transmitted to RDm connected thereto.
도4b는 도3에 따른 반도체 메모리장치의 출력경로 중 파이프 출력회로의 일부를 도시한 도면이다.FIG. 4B is a diagram illustrating a part of a pipe output circuit of the output path of the semiconductor memory device of FIG. 3.
도4b를 참조하면, 본 발명에 의한 메모리 장치의 출력부의 파이프 출력회로는 RDm들과 연결된 TG2, TG3, TG4로 구성된 데이터 경로 선택회로를 포함한다.Referring to FIG. 4B, the pipe output circuit of the output unit of the memory device according to the present invention includes a data path selection circuit including TG2, TG3, and TG4 connected to RDm.
선택된 RDm들로부터 데이터 경로 선택회로(350)로 전송되는 데이터는 데이터 경로 선택회로(350)에 포함하는 TG2, TG3, TG4의 제어를 통하여 각각의 출력비트모드에서 사용되는 데이터 핀과 연결된 파이프 출력회로로 전송된다. 상기 TG2, TG3, TG4는 제2 데이터 감지증폭기와 연결된 RDm들에 연결된다. 활성화된 각각의 RDm들과 상기 TG2, TG3, TG4의 제어신호를 통해 2차 데이터 경로선택이 이루어진다. TG2와 TG3는 파이프 출력회로의 동일한 입력부에 병렬로 연결되어 선택적으로 활성화되도록 제어된다.Data transmitted from the selected RDm to the data path selection circuit 350 is connected to the data output pin mode used in each output bit mode through control of TG2, TG3, and TG4 included in the data path selection circuit 350. Is sent to. The TG2, TG3, and TG4 are connected to RDm's connected to the second data sensing amplifier. Secondary data path selection is performed through each of the activated RDm and control signals of the TG2, TG3, and TG4. TG2 and TG3 are connected in parallel to the same input of the pipe output circuit and controlled to be selectively activated.
제1 데이터 감지증폭기들과 연결된 RDm들에 의해 데이터가 입력되는 경우에는 새로운 데이터 경로가 형성되지 않고 각각의 출력비트모드에서 사용되는 데이터 핀과 연결된 파이프 출력회로를 통하여 데이터가 출력된다. When data is input by the RDm's connected to the first data sensing amplifiers, a new data path is not formed and data is output through a pipe output circuit connected to a data pin used in each output bit mode.
제2 데이터 감지증폭기에 연결된 RDm들에 의해 데이터가 입력되는 경우에는 출력회로의 입력부에 위치한 TG2, TG3, TG4가 출력비트모드를 선택하는 내부어드레스(PADD_2)에 따라 선택적으로 온(On) 또는 오프(Off)되어 분기된 경로(Br2)로 데이터가 전송되는 2차 데이터 경로선택이 이루어진다. TG3가 온(On)되는 경우에는 TG2와 TG4는 오프(Off)로 제어되고 역으로 TG2와 TG4가 온(On)되는 경우 TG3는 오프(Off)된다.When data is input by the RDm connected to the second data sensing amplifier, TG2, TG3, TG4 located at the input of the output circuit are selectively turned on or off according to the internal address PADD_2 for selecting the output bit mode. The secondary data path selection is performed in which data is transmitted to the branched path Br 2 (off). When TG3 is on, TG2 and TG4 are controlled to be off, and conversely, when TG2 and TG4 are on, TG3 is off.
따라서, 본 발명의 의한 데이터의 경로는 제1 데이터 감지증폭기들의 후단에 위치한 데이터 감지증폭기와 제2 데이터 감지증폭기의 후단의 데이터 감지증폭기를 TG1으로 연결함으로써 분기된 경로(Br1)로 데이터가 이동하는 1차 데이터 경로선택이 이루어지고, 제2 파이프 출력회로의 입력에 TG2, TG3, TG4들을 포함하여 분기된 경로(Br2)로 데이터가 전송될 수 있도록 상기 TG들을 선택적으로 활성화시키는 2차 데이터 경로선택이 이루어짐으로써 원하는 출력비트모드로 출력하기 위한 데이터의 경로선택이 가능하다.Accordingly, the path of data according to the present invention moves data along a branched path Br 1 by connecting a data sensing amplifier located at the rear of the first data sensing amplifier and a data sensing amplifier at the rear of the second data sensing amplifier to TG1. Secondary data for selectively activating the TGs such that primary data path selection is performed and data can be transmitted to a branched path Br 2 including TG2, TG3, TG4 at the input of the second pipe output circuit. By selecting the path, it is possible to select the path of data for output in the desired output bit mode.
상기한 내용에 의해 제안되는 본 발명의 일 실시예인 ×16/×8/×4를 지원하는 다중화 출력 반도체 메모리장치에서 각각의 출력모드에 의한 데이터의 경로를 통해 살펴보면 다음과 같다. In the multiplexed output semiconductor memory device supporting x16 / x8 / x4, which is an embodiment of the present invention proposed by the above description, the data paths according to respective output modes are as follows.
×16인 출력비트모드가 선택되는 경우에는 TG1이 오프(Off)되고 데이터가 증폭되는 데이터 감지증폭기에 연결된 RDm들이 제어신호(Pi)에 의해 선택적으로 활성화된다. 또한 파이프 출력회로에 포함된 TG들 중 TG3만 오프(Off)되어 출력비트모드에 적합한 데이터 핀[DQ]과 연결된 출력회로를 통해 데이터가 출력된다.× 16 output when the bit mode is selected, the TG1 is turned off (Off) is selectively activated by the control signal to RDm (P i) connected to the data sense amplifiers where the data is amplified. In addition, only TG3 of the TGs included in the pipe output circuit is turned off and data is output through an output circuit connected to a data pin [DQ] suitable for the output bit mode.
×8인 출력비트모드가 선택되는 경우에는 제1 데이터 감지증폭기들로만 데이터가 전송되는 경우와 제2 데이터 감지증폭기들로만 데이터가 전송되는 두 가지의 경우가 생긴다. ×16/×8/×4를 지원하는 다중화 출력 반도체 메모리장치에서 제1 데이터 감지증폭기는 16비트의 데이터 중 상위 8비트를 증폭하고, 제2 데이터 감지증폭기는 16비트의 데이터 중 하위 8비트를 증폭한다.When an output bit mode of x8 is selected, there are two cases in which data is transmitted only to the first data sensing amplifiers and data is transmitted only to the second data sensing amplifiers. In a multiplexed output semiconductor memory device supporting x16 / x8 / x4, the first data sensing amplifier amplifies the upper 8 bits of the 16-bit data, and the second data sensing amplifier selects the lower 8 bits of the 16-bit data. Amplify.
제2 데이터 감지증폭기를 통해 데이터가 증폭되는 경우, 1차 데이터 경로선택이 이루어지는 TG1은 오프(Off)되고 제2 데이터 감지증폭기와 연결된 RDm들을 통해 파이프 출력회로로 데이터가 전송된다.When the data is amplified by the second data sense amplifier, the TG1 in which the primary data path selection is made is turned off and data is transmitted to the pipe output circuit through the RDm connected to the second data sense amplifier.
제1 데이터 감지증폭기를 통해 데이터가 증폭되는 경우, 1차 데이터 경로선택이 이루어지는 TG1은 온(On)되고, 데이터는 제2 데이터 감지증폭기의 가장 후미에 있는 래치회로를 통해 증폭된다. 증폭된 데이터는 제2 데이터 감지 증폭기와 연결된 RDm들로 전송된다. RDm들과 연결된 파이프 출력회로의 입력부에 위치한 데이터 경로 선택회로에 포함된 TG2,TG3,TG4 중 TG3만 오프(Off)되어 출력비트모드에 적합한 데이터 핀과 연결된 출력회로를 통해 데이터가 출력된다.When data is amplified by the first data sense amplifier, the TG1 in which the primary data path selection is made is turned on, and the data is amplified by the latch circuit at the rear end of the second data sense amplifier. The amplified data is transmitted to RDm's connected to the second data sense amplifier. Only TG3 of the TG2, TG3, and TG4 included in the data path selection circuit located at the input of the pipe output circuit connected to the RDm is turned off to output data through the output circuit connected to the data pin suitable for the output bit mode.
×4인 출력비트모드가 선택되는 경우에도 ×8인 출력비트모드가 선택되는 경우와 유사한 이유로 제1 데이터 감지증폭기들로만 데이터가 전송되는 경우와 제2 데이터 감지증폭기들로만 데이터가 전송되는 두 가지의 경우가 생긴다.Even when an output bit mode of × 4 is selected, there are two cases in which data is transmitted only to the first data sensing amplifier and only two cases are transmitting data to the second data sensing amplifier. Occurs.
제2 데이터 감지증폭기들을 통해 데이터가 증폭되는 경우에는 제2 데이터 감지증폭기에서 1차 데이터 경로선택이 이루어지는 TG1은 오프(Off)되고 파이프 출력회로에서 2차 데이터 경로선택이 이루어지는 TG2, TG3, TG4 중 TG4는 항상 오프(Off)된다. 또한, 파이프 출력회로에 병렬로 연결된 TG2와 TG3는 서로 반대되는 동작을 하도록 제어되어 2차 데이터 경로의 선택이 이루어진다. When data is amplified by the second data sense amplifiers, TG1 in which the primary data path selection is performed in the second data sense amplifier is turned off and among the TG2, TG3, and TG4 in which the secondary data path selection is performed in the pipe output circuit. TG4 is always off. In addition, TG2 and TG3 connected in parallel to the pipe output circuit are controlled to operate in opposite directions to select the secondary data path.
제1 데이터 감지증폭기들을 통해 데이터가 증폭되는 경우에는 ×8인 출력비트모드에서 제1 데이터 감지증폭기들을 통해 데이터가 증폭되는 경우와 동일하게 제2 데이터 감지증폭기로 데이터가 전송된다. 따라서, 제1 데이터 감지증폭기에서 제2 데이터 감지 증폭기의 가장 후미에 있는 래치회로로 전송된 데이터는 증폭된 후 선택된 RDm을 통해 파이프 출력회로로 전송된다. 파이프 출력회로로 전송된 데이터는 파이프 출력회로에서 2차 데이터 경로선택이 이루어지는 TG2,TG3,TG4 중 TG2는 항상 오프(Off)되고 병렬로 연결된 TG3와 TG4는 서로 반대되는 동작을 하도록 제어되어 ×4의 출력비트모드에서 사용되는 데이터 핀 DQ[N]과 연결된 출력회로를 통해 데이터가 출력된다. TG3가 온(On)되는 경우 Br2로 데이터가 이동하는 경로가 형성된다.When data is amplified by the first data sense amplifiers, the data is transmitted to the second data sense amplifier in the same manner as when data is amplified through the first data sense amplifiers in an output bit mode of x8. Therefore, the data transmitted from the first data sense amplifier to the latch circuit at the end of the second data sense amplifier is amplified and then transmitted to the pipe output circuit through the selected RDm. Data transmitted to the pipe output circuit is controlled so that TG2 is always off and TG3 and TG4 connected in parallel are operated oppositely among TG2, TG3 and TG4 where secondary data path selection is made in the pipe output circuit. Data is output through the output circuit connected to data pin DQ [N] used in output bit mode of. When TG3 is on, a path for moving data to Br 2 is formed.
따라서, ×8의 출력비트모드에서는 TG2와 TG4를 구비한 파이프 출력회로와 연결된 데이터 핀 DQ[n]으로 데이터가 출력되고, ×4의 출력비트모드에서는 TG3와 TG4를 병렬로 구비한 파이프 출력회로와 연결된 데이터 핀 DQ[n]으로 데이터가 출력된다.Therefore, in the output bit mode of x8, data is output to the data pin DQ [n] connected to the pipe output circuit having TG2 and TG4, and in the output bit mode of x4, the pipe output circuit having TG3 and TG4 in parallel. Data is output to the data pin DQ [n] connected to.
상기에서는 본 발명의 바람직한 실시예를 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자는 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다. Although described above with reference to a preferred embodiment of the present invention, those skilled in the art will be variously modified and changed within the scope of the invention without departing from the spirit and scope of the invention described in the claims below I can understand that you can.
상기와 같은 본 발명에 따르면, 종래 기술에서 사용하는 3상태버퍼와 데이터 버스라인(DBG)으로 구성된 회로를 제거함에도 불구하고 다중화 출력을 위한 메모리의 구동에는 영향이 없다. According to the present invention as described above, even though the circuit consisting of the tri-state buffer and the data bus line (DBG) used in the prior art is removed, there is no effect on the driving of the memory for the multiplexed output.
또한, 상기 회로를 제거함으로써, 칩 내부의 공간의 확보가 가능하여 설계상의 편의를 도모함과 동시에 긴 데이터 버스라인(DBG)들을 제거하여 전력의 소모를 감소 및 고속화가 가능하다.In addition, by eliminating the circuit, it is possible to secure the space inside the chip to facilitate design, and at the same time eliminate the long data bus lines (DBG) can reduce the power consumption and speed up.
따라서, 본 발명에 의한 메모리 장치는 고속화와 적은 전력소모를 도모하는 메모리 장치의 출력회로 구조로 사용하기에 적합하다. Therefore, the memory device according to the present invention is suitable for use as an output circuit structure of the memory device for achieving high speed and low power consumption.
도1은 종래 기술에 따른 다중화 출력을 갖는 반도체 메모리장치의 출력경로를 개략적으로 도시한 블록도이다.1 is a block diagram schematically showing an output path of a semiconductor memory device having a multiplexed output according to the prior art.
도2는 도1에 따른 반도체 메모리장치의 출력경로 중 데이터 감지증폭기부에서 외부 데이터 핀에 이르는 데이터 전송회로를 도식화한 도면이다.FIG. 2 is a diagram illustrating a data transmission circuit from a data sensing amplifier to an external data pin in an output path of the semiconductor memory device of FIG. 1.
도3은 본 발명의 실시예에 따른 다중화 출력을 갖는 반도체 메모리장치의 출력경로를 개략적으로 도시한 블록도이다.3 is a block diagram schematically illustrating an output path of a semiconductor memory device having multiplexed outputs according to an embodiment of the present invention.
도4a는 도3에 따른 반도체 메모리장치의 출력경로 중 데이터 감지증폭기부의 일부를 도시한 도면이다.FIG. 4A illustrates a portion of the data sensing amplifier of an output path of the semiconductor memory device of FIG. 3.
도4b는 도3에 따른 반도체 메모리장치의 출력경로 중 파이프 출력회로의 일부를 도시한 도면이다. FIG. 4B is a diagram illustrating a part of a pipe output circuit of the output path of the semiconductor memory device of FIG. 3.
* 도면의 주요부분에 대한 부호의 설명 *Explanation of symbols on main parts of drawing
100,300 : 뱅크 120,320 : 데이터 감지증폭기부100,300: bank 120,320: data detection amplifier unit
160 : 3상태 버퍼회로 180,360 : 파이프 출력회로 160: three-state buffer circuit 180,360: pipe output circuit
220,230,420,430: 전송게이트 240,250,260,270 : 3상태 버퍼220,230,420,430: Transmission gate 240,250,260,270: 3 status buffer
350 : 데이터 경로 선택회로 440: 제1 데이터 감지증폭기들350: data path selection circuit 440: first data sense amplifiers
460 : 제2 데이터 감지증폭기들 460: second data sense amplifiers
Claims (7)
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| KR1020040012198A KR20050087014A (en) | 2004-02-24 | 2004-02-24 | Semiconductor memory device with multiplexed output |
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Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100798792B1 (en) * | 2006-12-27 | 2008-01-28 | 주식회사 하이닉스반도체 | Semiconductor memory device |
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2004
- 2004-02-24 KR KR1020040012198A patent/KR20050087014A/en not_active Application Discontinuation
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| KR100798792B1 (en) * | 2006-12-27 | 2008-01-28 | 주식회사 하이닉스반도체 | Semiconductor memory device |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| WITN | Withdrawal due to no request for examination |