KR20050084966A - 메모리 장치 동작 방법 - Google Patents

메모리 장치 동작 방법 Download PDF

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Abstract

본 발명은 비휘발성 메모리(2) 및 적어도 하나의 번역 장치(5)를 포함하는 메모리 장치(1)를 동작시키는 방법에 관한 것으로서, 비휘발성 메모리(2)는 메모리 페이지(31, 32, 33, 34) 및 적어도 하나의 추가 메모리 페이지(35)를 가지고 있고, 메모리 페이지(31, 32, 33, 34) 및 추가 메모리 페이지(35)는 물리적 어드레스(P1, P2, P3, P4, P5)를 가지고 있고, 어드레스 번역 장치(5)는 논리적으로 어드레싱 가능한 어드레스(L1, L2, L3, L4)를 메모리 페이지(31, 32, 33, 34) 및 추가 메모리 페이지(35)의 물리적 어드레스(P1, P2, P3, P4, P5)로 번역한다. 비휘발성 메모리(2)는 어드레스 번역을 가능하게 하는 데이터를 비휘발성 메모리(2)에서 메모리 페이지(31, 32, 33, 34) 및 추가 메모리 페이지(35) 내의 어드레싱 불가능한 영역 내에 저장한다. 메모리 페이지(31, 32, 33, 34)를 프로그래밍하기 위해서, 데이터의 복사본 및 어드레싱 불가능한 영역의 데이터의 복사본은 프로세싱을 위해 다른 메모리(4) 내에 저장되고, 어드레싱 불가능한 영역 내의 데이터는 변경된다. 프로그래밍이 완료되었으면, 프로세싱된 데이터의 복사본 및 변경된 어드레싱 불가능한 영역의 데이터는 추가 메모리 페이지(35)에 저장된다.

Description

메모리 장치 동작 방법{METHOD FOR OPERATING A MEMORY ARRANGEMENT}
본 발명은 메모리 장치를 동작시키는 방법에 관한 것이다.
데이터의 프로그래밍 과정 중에, 예컨대, 휴대용 데이터 캐리어, 모바일 데이터 처리, 무선 데이터 및 전력 전달, 그리고 보안 관련 장치와 같은 다수의 애플리케이션은 전원 고장 또는 전원이 접속 해제된 경우에, 메모리 셀의 원래 내용이 프로그래밍 과정 중에 계속 유지되는 것을 필요로 한다.
"EEPROM(Electrically Erasable and Programmable Read Only Memories)" 또는 플래시 메모리 및 플래시 EEPROM은 각각 오늘날 통상적인 전기적으로 소거 가능 및 프로그래밍 가능한 비휘발성 반도체 메모리이다. 이러한 유형의 메모리 장치는 고 메모리 셀 밀도를 가지고, 임의의 시각에 전기적으로 소거 또는 재프로그래밍될 수 있다. 이러한 경우에, 메모리 장치는 일반적으로 다수의 섹터로 세분된다. 이어서 이들 섹터는 복수의 페이지로 세분된다.
EEPROM에서, 데이터는 페이지의 페이지별로 개개의 세그먼트에 저장될 수 있다. 소거되기 위해서, 상기 데이터는 세그먼트별로 표시된다. 플래시 메모리는 페이지별로만 프로그래밍될 수 있지만, EEPROM은 그 구조로 인해 상당히 작은 입자성(granularity)을 가진다. 플래시 메모리에서, 소거되는 데이터는 표시되지만 이 데이터는 페이지별로만 소거된다.
플래시 메모리의 데이터를 프로그래밍하기 위해서, 하나 이상의 메모리 페이지의 데이터의 복사본(copy)이 다른 메모리 내로 로딩된다. 데이터를 저장하기 위해서, 메모리 페이지의 이전에 복사된 데이터는 소거되고, 프로그래밍된 데이터가 상기 페이지 상에 저장된다. 프로그래밍 과정 중에 전압 저하(voltage dips), 전원의 고장 또는 접속 해제로 인해, 프로그래밍 또는 소거 동작이 중지될 수 있다. 그러므로, 소거 동작이 수행되었으면, 발생한 전원 중지의 결과로서 원래 데이터가 소거되고 그 데이터의 복사본 또한 주 메모리에서 더 이상 이용 가능하지 않을 수 있다.
본 출원인은 적어도, 전력 중단의 결과로서 데이터 손실과 정의되지 않은 데이터 상태를 방지하기 위해서, 데이터의 프로그래밍 과정 중에 복수의 소거 및 프로그래밍 싸이클을 포함하는 복잡한 알고리즘이 사용되고, 2배 내지 4배의 프로그래밍 시간을 필요로 한다는 사실을 알고 있다.
도 1은 본 발명에 따른 방법을 수행하는 메모리 장치를 도시하는 도면,
도 2(a)는 비휘발성 메모리의 섹터의 일 실시예를 도시하는 도면,
도 2(b)는 어드레스 번역 장치의 일 실시예를 도시하는 도면,
도 2(c)는 비휘발성 메모리의 메모리 페이지를 도시하는 도면,
도 2(d)는 도 2(e)에 도시한 다른 메모리 내의 메모리 페이지의 내용을 도시하는 도면,
도 2(e)는 프로그래밍 후의 비휘발성 메모리의 추가 메모리 페이지를 도시하는 도면,
도 2(f)는 메모리 페이지의 프로그래밍 후의 어드레스 번역 장치를 도시하는 도면,
도 2(g)는 프로그래밍 후의 비휘발성 메모리의 메모리 페이지를 도시하는 도면.
본 발명의 목적은 메모리 장치를 동작시키기 위한 간단하고 속도가 빠른 방법을 규정하기 위한 것으로서, 상기 방법은 메모리 장치의 데이터가 "테어링 방지 프로그래밍(tearing-proof programming)"될 수 있게 해서 전력 중지시, 프로그래밍이 실행되었을 때 그 원래의 데이터를 계속 액세스할 수 있게 된다.
본 발명의 목적은 본 발명에 따라 청구항 1항의 특징에 의해 달성되며, 유리한 실시예들은 그 종속항에 규정되어 있다.
본 발명에 따른, 메모리 장치를 동작시키는 방법에서는, 메모리 장치는 비휘발성 메모리, 예를 들어 플래시 메모리와, 어드레스 번역 장치를 포함하며, 주 메모리와 같은 비휘발성 메모리에는 물리적 어드레스에 의해 어드레싱될 수 있는 메모리 페이지 및 적어도 하나의 추가 메모리 페이지가 있다.
어드레스 번역 장치에서, 플래시 메모리의 메모리 페이지의 물리적 어드레스는 프로세서에 의해 논리적으로 어드레싱될 수 있는 어드레스로 할당된다. 논리적 어드레스는 어드레스 번역 장치에서 물리적 어드레스로 번역되며, 그 결과, 메모리 페이지를 재빨리 액세스할 수 있게 된다. 한편으로, 플래시 메모리의 메모리 페이지의 어드레싱 불가능한 영역은 메모리 페이지의 물리적 어드레스로 할당되는 논리적 어드레스를 저장하고, 다른 한편으로, 카운터를 합체한다. 어드레싱되는 메모리 페이지를 프로그래밍하기 위해서, 데이터의 복사본 및 어드레싱 불가능한 영역의 데이터의 복사본은 프로세싱을 위해 다른 메모리로 복사되고, 데이터의 복사본과 연관되어 있는 카운터는 1씩 증가된다. 프로그래밍이 완료된 후에, 프로세싱된 데이터 및 어드레싱 불가능한 영역의 데이터의 복사본은 추가 메모리 페이지에 저장된다.
프로그래밍된 데이터가 추가 메모리 페이지에 저장되는 사실의 결과로서, 원래의 데이터가, 프로그래밍된 데이터가 저장되기 전에 소거되어서는 안된다. 메모리 페이지 상의 원래의 데이터는 프로그래밍된 데이터가 저장되었을 때만 소거될 수 있다. 그 메모리 페이지는 그 후 추가 메모리 페이지의 기능을 취한다. 어드레스 번역 장치에서, 물리적 어드레스는 또한 어드레싱된 메모리 페이지에 할당된 논리적 어드레스 대신에 추가 메모리 페이지에 할당된다.
프로그래밍이 실행되었을 때에, 그 데이터가 메모리 페이지 상에 여전히 존재하고 변경된 데이터가 추가 메모리 페이지 상에 존재하며, 어드레싱될 수 없는 영역 내에 있는 이들 데이터의 서로 다른 카운터값을 기초로 하여 구별될 수 있다는 점이 특히 유리하다. 본 발명에 따른 방법 특유의 유리한 점이 이로부터 자명하다.
데이터를 프로그래밍할 때 전력 공급의 중단이 원래 데이터에 어떠한 영향도 미치지 않으며, 그 결과, 원래의 데이터가 여전히 액세될 수 있게 된다. 전력 공급의 중단시, 그 데이터가 이미 추가 메모리 페이지 상에 저장되었으면, 메모리 페이지 및 추가 메모리 페이지와 연관되어 있는 물리적 어드레스의 논리적 어드레스(상기 논리적 어드레스는 메모리 페이지의 어드레싱 불가능한 영역 및 추가 메모리 페이지의 어드레싱 불가능한 영역 내에 저장됨)는 전원 공급이 재개되면 섹터별로 평가된다. 이전에 평가된 메모리 페이지의 물리적 어드레스는 어드레스 번역 장치의 논리적 어드레스에 할당된다. 2개의 메모리 페이지가 서로 다른 물리적 어드레스 가지고 일치하는 논리적 어드레스를 가진다고 발견하면, 어드레싱 불가능한 영역 내에 보다 높은 카운터 판독치를 갖는 메모리 페이지의 물리적 어드레스만 어드레스 번역 장치에서 대응되는 논리적 어드레스로 할당된다.
본 발명에 따른 방법의 다른 특유의 유리한 점은, 프로그래밍 과정 중의 플래시 메모리가 EEPROM의 입자성을 갖는다는 사실에 기인한다. 변경된 데이터가 비휘발성 메모리의 추가 메모리 페이지에 저장된다는 사실의 결과로서, 전력 공급의 중단시 변경된 데이터만 영향을 받으며, 그 결과, 메모리 페이지의 전체 데이터를 여전히 액세스할 수 있다.
본 발명은 실시예를 기초로 하고 첨부 도면을 참조하여 아래에 보다 상세히 설명된다. 동일한 또는 대응되는 요소들은 서로 다른 도면에서 동일한 참조 부호로 도시되어 있다.
도 1은 본 발명에 따른 방법을 수행하는 메모리 장치(1)를 도시한다. 메모리 장치(1)는 비휘발성 플래시 메모리(2), 다른 메모리(4) 및 어드레스 번역 장치(5)를 포함한다. 비휘발성 플래시 메모리(2)는 섹터(3)로 세분되며, 섹터(3)의 부분은 물리적 메모리 페이지(31, 32, 33, …, 3n)를 가지고 있다. 어드레스 번역 장치(5)에서, 메모리 페이지(31, 32, 33, …, 3n)의 로컬 어드레스는 비휘발성 메모리(2)의 메모리 페이지(31, 32, 33, …, 3n)의 각각의 물리적 어드레스에 할당된다. 프로세서(도면에 도시되지 않음)에 의해 어드레싱되는 논리적 어드레스는 어드레스 번역 장치(5)에 의해 물리적 어드레스로 번역되어서, 비휘발성 메모리(2)의 대응되는 메모리 페이지(31, 32, 33, …, 3n)는 재빨리 액세스될 수 있게 된다. 어드레스 번역 장치(5)에서 메모리 페이지의 논리적 어드레스는 이러한 경우에 가변 비트 폭, 즉, 어드레싱 목적에 따라 사용되는 어떤 개수의 비트를 가지고, 나머지 수의 비트는 이러한 경우에 에러 검출이나, 적절하지 않은 다른 기능을 위해 사용될 수 있다.
도 2(a)는 비휘발성 메모리(2)의 섹터(3)의 일 실시예를 도시한다. 비휘발성 메모리(2)의 섹터(3)는 메모리 페이지(31, 32, 33, 34, 35)를 가지고 있다. 1열에서, 변수(P1, P2, P3, P4, P5)는 제각각의 메모리 페이지(31, 32, 33, 34, 35)의 물리적 어드레스를 나타내고, 2열에서, 변수(A, B, C, D)는 메모리 페이지(31, 32, 33, 34)에 저장되는 데이터를 나타낸다. 이러한 실시예에서, 3열은 비휘발성 메모리(2)의 옆 영역에 위치하는 어드레싱 불가능한 영역을 나타낸다. 어드레싱 불가능한 영역은 비휘발성 메모리(2)에 제한되지 않으므로, 어떤 원하는 메모리 내에 위치할 수 있다. 이러한 어드레싱 불가능한 영역은 모든 메모리 페이지에 있어서, 어드레스 번역 장치(5)에서 상기 메모리 페이지의 물리적 어드레스에 할당되는 논리적 어드레스 및 카운터를 포함한다. 논리적 어드레스는 변수(L1, L2, L3, L4, L5)로 표시되고, 카운터는 변수(CNTX)로 표시된다. 섹터(3)의 1 내지 4행에 도시되는 메모리 페이지(31, 32, 33, 34)는 프로세스에 의해 어드레싱될 수 있고, 5행의 메모리 페이지(35)는 프로세서에 의해 어드레싱될 수 있는 추가 메모리 페이지를 나타낸다. 상기 추가 메모리 페이지는 또한 어드레싱 가능한 데이터를 포함하지 않고, 어드레싱 불가능한 영역에 데이터를 포함하지 않는다.
논리적 어드레스를 비휘발성 메모리(2)의 메모리 페이지의 물리적 어드레스로 번역하는 역할을 하는 어드레스 번역 장치(5)가 도 2(b)에 도시되어 있다. 각 행에서, 비휘발성 메모리(2)의 메모리 페이지의 (2열에 도시한) 물리적 어드레스(P1, P2, P3, P4, P5)는 제 1 열에 도시한 논리적으로 어드레싱 가능한 어드레스(L1, L2, L3, L4, L5)로 할당된다.
비휘발성 메모리(2)의 메모리 페이지의 데이터가 유리하게 프로그래밍되는 방식은 도 2(c) 내지 2(f)를 참조하여 설명된다.
도 2(c)는 도 2(a)에 도시한 바와 같이 비휘발성 메모리(2)의 제 1 메모리 페이지를 1행에 도시한다. 프로그래밍을 위해서, 2열 내의 데이터(A)와, 그 논리적 어드레스와, 또한 어드레싱 불가능한 영역의 카운터는 다른 메모리(4)로 복사되어, 도 2(d)에 도시하는 바와 같이, 카운터는 1씩 증가되고, 변경된 데이터(A′)가 다른 메모리(4) 내에 존재하게 된다. 성공적인 프로그래밍 후에, 변경된 데이터(A′)는 비휘발성 메모리(2)의 추가 메모리 페이지 내에 저장되며, 그 결과, 원래의 데이터(A)와 변경된 데이터(A′)가 둘다 비휘발성 메모리 내에서 이용 가능하게 된다.
도 2(e)에 도시하는 바와 같이, 원래의 데이터(A)는 메모리 페이지(31) 내의 제 1 행의 제 2 열에 여전히 위치한다. 변경된 데이터(A′)는 추가 메모리 페이지(35) 내의 제 5 행의 제 2 열에서 이용 가능하다. 프로그래밍을 위해서 어드레싱 불가능한 영역의 데이터가 위와 마찬가지로 복사되었다는 사실의 결과로서 비휘발성 메모리(2)의 2개의 메모리 페이지(31, 35)는 일치하는 논리적 어드레스(L1)를 제 3 열에 가진다. 그러나, 이들은 제 3 열에서 그 카운터의 크기가 (CNTX) 및 (CNTX+1)로서 다르다.
전력 공급의 중단으로 인해, 논리적 어드레스(L1, L2, L3, L4)는 어드레스 번역 장치(5)에서 재구성되는 메모리 페이지(31, 32, 33, 34, 35)의 물리적 어드레스(P1, P2, P3, P4, P5)로 할당된다. 이를 위해서, 어드레싱 불가능한 영역에서 논리적 어드레스(L1, L2, L3, L4) 및 제각각의 메모리 페이지(31, 32, 33, 34, 35)의 물리적 어드레스(P1, P2, P3, P4, P5)가 평가되고, 물리적 어드레스(P1, P2, P3, P4)는 어드레스 번역 장치(5)에서 제각각의 논리적 어드레스(L1, L2, L3, L4)로 할당된다. 2개의 메모리 페이지, 즉, 2개의 물리적 어드레스가 일치하는 논리적 어드레스를 가지는 경우에, 2개의 메모리 페이지의 카운터의 값이 비교되고, 보다 높은 카운터값을 가지는 메모리 페이지의 물리적 어드레스가 어드레스 번역 장치(5)에서의 논리적 어드레스로 할당된다.
도 2(f)는 프로그래밍이 실행되었을 때 어드레스 번역 장치(5)에서의 어드레스의 할당을 도시한다. 변경된 데이터(A′)는 도 2(e)에 도시하는 바와 같이 추가 메모리 페이지(35)에 저장되었고, 비휘발성 메모리(2)의 추가 메모리 페이지(35)의 새로운 물리적 어드레스(P5)는 주 메모리(5)의 제 1 행의 제 2 열 내로 수신되었으며, 그 결과, 논리적 어드레스(L1)가 어드레싱될 때, 어드레스 번역 장치(5)는 논리적 어드레스(L1)를 물리적 어드레스(P5)로 번역하고, 데이터(A′)가 추가 메모리 페이지(35)로부터 판독될 수 있게 된다.
도 2(g)의 제 1 행에 도시하는 바와 같이, 메모리 페이지(31)의 데이터는 다음 프로그래밍 무효로 되었고, 그 결과, 이 메모리 페이지(31)는 후속하는 프로그래밍 동작에서는 추가 메모리 페이지로서 사용된다.
참조 심볼의 목록
1 : 메모리 장치
2 : 비휘발성 메모리
3 : 섹터
31 : 메모리 페이지
32 : 메모리 페이지
33 : 메모리 페이지
34 : 메모리 페이지
35 : 메모리 페이지
3n : 메모리 페이지
4 : 다른 메모리
5 : 주 메모리
CNTX : 카운터
L1 : 논리적 어드레스
L2 : 논리적 어드레스
L3 : 논리적 어드레스
L4 : 논리적 어드레스
P1 : 물리적 어드레스
P2 : 물리적 어드레스
P3 : 물리적 어드레스
P4 : 물리적 어드레스
P5 : 물리적 어드레스
A : 데이터
A´: 변경된 데이터

Claims (8)

  1. 비휘발성 메모리(2) 및 적어도 하나의 번역 장치(5)를 포함하는 메모리 장치(1)를 동작시키는 방법으로서,
    상기 비휘발성 메모리(2)는 메모리 페이지(31, 32, 33, 34)와 적어도 하나의 추가 메모리 페이지(35)를 가지고 있고, 상기 메모리 페이지(31, 32, 33, 34) 및 상기 추가 메모리 페이지(35)는 물리적 어드레스(P1, P2, P3, P4, P5)와, 상기 어드레스 번역 장치(5)에서 상기 메모리 페이지(31, 32, 33, 34) 및 상기 추가 메모리 페이지(35)의 상기 물리적 어드레스(P1, P2, P3, P4, P5)로 번역되는 논리적으로 어드레싱 가능한 어드레스(L1, L2, L3, L4)를 가지고 있고,
    어드레스 번역을 가능하게 하는 데이터는 상기 비휘발성 메모리(2)에서 상기 메모리 페이지(31, 32, 33, 34) 및 상기 추가 메모리 페이지(35) 내의 어드레싱 불가능한 영역 내에 저장되고,
    메모리 페이지(31, 32, 33, 34)를 프로그래밍하기 위해서, 상기 데이터의 복사본 및 상기 어드레싱 불가능한 영역의 상기 데이터의 복사본이 프로세싱을 위해 다른 메모리(4) 내에 저장되고, 상기 어드레싱 불가능한 영역 내의 상기 데이터는 변경되고,
    프로그래밍이 완료되었으면, 프로세싱된 상기 데이터의 복사본 및 변경된 상기 어드레싱 불가능한 영역의 데이터는 상기 추가 메모리 페이지(35)에 저장되는
    메모리 장치 동작 방법.
  2. 제 1 항에 있어서,
    상기 비휘발성 메모리(2)의 상기 메모리 페이지(31, 32, 33, 34) 및 상기 추가 메모리 페이지(35)의 상기 어드레싱 불가능한 영역 내의 상기 데이터는 상기 메모리 페이지(31, 32, 33, 34) 및 상기 추가 메모리 페이지(35)의 상기 물리적 어드레스(P1, P2, P3, P4, P5)에 할당되는 상기 논리적 어드레스(L1, L2, L3, L4)에 대응하고, 카운터(CNTX)를 가지고 있는
    메모리 장치 동작 방법.
  3. 제 1 항 또는 제 2 항에 있어서,
    상기 어드레싱 불가능한 영역의 상기 데이터는 상기 카운터(CNTX)가 1씩 증가되는 것에 의해 상기 메모리 페이지(31, 32, 33, 34)의 프로그래밍 과정 중에 변경되는
    메모리 장치 동작 방법.
  4. 제 1 항 내지 제 3 항 중 어느 한 항에 있어서,
    a. 상기 어드레싱되는 메모리 페이지(31, 32, 33, 34)에 상기 데이터를 저장하고, 상기 추가 메모리 페이지(35)에 상기 프로세싱된 데이터의 복사본을 저장하는 단계 ― 상기 메모리 페이지(31, 32, 33, 34) 및 상기 추가 메모리 페이지(35)는 어드레싱 불가능한 영역에, 일치하는 논리적 어드레스(L1, L2, L3, L4)를 가지고, 상기 메모리 페이지(31, 32, 33, 34) 및 상기 추가 메모리 페이지(35)는 어드레싱 불가능한 영역에, 상기 카운터(CNTX)의 서로 다른 판독치를 가짐 ― 와,
    b. 상기 데이터와, 또한, 상기 어드레싱되는 메모리 페이지(31, 32, 33, 34)의 상기 어드레싱 불가능한 영역의 상기 데이터를 무효화(invalidation)하는 단계와,
    c. 상기 물리적 어드레스(P5)를, 상기 어드레스 번역 장치(5)에서 상기 어드레싱되는 메모리 페이지(31, 32, 33, 34)에 할당되는 상기 논리적 어드레스(L1, L2, L3, L4) 대신에, 상기 추가 메모리 페이지(35)에 할당하는 단계를 포함하는 프로그래밍 단계를 포함하는
    메모리 장치 동작 방법.
  5. 제 1 항 내지 제 4 항 중 어느 한 항에 있어서,
    상기 어드레스싱되는 메모리 페이지(31, 32, 33, 34)는 프로그래밍이 실행된 후에는 상기 추가 메모리 페이지(35)가 되는
    메모리 장치 동작 방법.
  6. 제 1 항에 있어서,
    상기 비휘발성 메모리(2)는 플래시 메모리인
    메모리 장치 동작 방법.
  7. 제 1 항에 있어서,
    상기 어드레스 번역 장치(5)는 주 메모리인
    메모리 장치 동작 방법.
  8. 제 1 항 내지 제 7 항 중 어느 한 항에 있어서,
    상기 비휘발성 메모리(2)는 섹터(3)로 나뉘고, 고정된 수의 물리적 메모리 페이지(31, 32, 33, 34, 35)를 가지고,
    전력 공급의 중단 후에, 상기 메모리 페이지(31, 32, 33, 34) 및 상기 추가 메모리 페이지(35)의 상기 연관된 물리적 어드레스(P1, P2, P3, P4, P5)의 상기 논리적 어드레스(L1, L2, L3, L4)(상기 논리적 어드레스는 상기 메모리 페이지(31, 32, 33, 34)의 상기 어드레싱 불가능한 영역 내에 그리고 상기 추가 메모리 페이지(35)의 상기 어드레싱 불가능한 영역 내에 저장됨)는 섹터별로 평가되고,
    상기 메모리 페이지(31, 32, 33, 34) 및 상기 추가 메모리 페이지(35)의 이전에 평가된 물리적 어드레스(P1, P2, P3, P4, P5)는 상기 어드레스 번역 장치(5)의 상기 논리적 어드레스(L1, L2, L3, L4)로 할당되고,
    2개의 메모리 페이지(31, 32, 33, 34) 및 추가의 메모리 페이지(34)가 각각 일치하는 논리적 어드레스(L1, L2, L3, L4)를 가지면, 상기 어드레싱 불가능한 영역 내에 있는 상기 카운터의(CNTX) 값이 보다 높은 메모리 페이지(31, 32, 33, 34) 또는 추가 메모리 페이지(35)의 그 물리적 어드레스(P1, P2, P3, P4, P5)가 상기 어드레스 번역 장치(5)에서 그 대응 논리 어드레스(L1, L2, L3, L4)로 할당되는
    메모리 장치 동작 방법.
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