KR20050072356A - 잉크젯 프린트 헤드칩들을 갖는 반도체 웨이퍼 및 그것을제조하는 방법 - Google Patents

Abstract

잉크젯 프린트 헤드칩들을 갖는 반도체 웨이퍼 및 그것을 제조하는 방법이 개시된다. 상기 반도체 웨이퍼는 스크라이브 레인 및 상기 스크라이브 레인에 의해 이격된 프린트 헤드칩 영역들을 갖는 반도체기판을 구비한다. 상기 프린트 헤드칩 영역들 각각의 상에 잉크 챔버들이 위치하고, 상기 잉크 챔버들 각각의 상에 노즐이 위치한다. 한편, 금속패드들이 상기 잉크 챔버들과 이격되어 상기 스크라이브 레인의 일영역을 사이에 두고 서로 마주보도록 상기 프린트 헤드칩 영역들의 가장자리 상에 위치한다. 상기 서로 마주보는 금속패드들 사이의 상기 스크라이브 레인의 일영역 상에는 버퍼층 패턴이 위치한다. 상기 버퍼층 패턴은 상기 스크라이브 레인의 일영역의 전면을 덮거나, 임계길이 이하로 이격된 서브 버퍼층 패턴들을 갖는다. 이에 따라, 상기 반도체기판과 FPC(flexible printed circuit) 케이블의 리드선 사이의 전기적 단락이 방지된다.

Description

잉크젯 프린트 헤드칩들을 갖는 반도체 웨이퍼 및 그것을 제조하는 방법{Semiconductor wafer having ink jet print head chips and method of fabricating the same}

본 발명은 반도체 웨이퍼 및 그 제조방법에 관한 것으로, 특히 잉크젯 프린트 헤드칩들을 갖는 반도체 웨이퍼 및 그 제조방법에 관한 것이다.

잉크를 순간 가열하여 얻은 버블(기포)에 의해 잉크 액적을 토출하는 전기-열변환 방식(electro-thermal transducer)의 잉크젯 프린트 헤드칩은 복수개의 잉크 챔버들과 그 각각의 상부에 위치하는 노즐이 형성된 반도체기판을 갖는다. 상기 잉크 챔버들 각각의 내부의 잉크는 히터에 의해 가열되어 외부로 토출된다. 한편, 상기 히터들은 상기 반도체기판 상에 형성된 다수의 시그널 라인과 연결되는 금속패드들을 통해 외부회로와 연결된다. 상기 금속패드들은 그것들 각각에 대응하는 다수의 리드선들이 나란히 배치되어 있는 FPC(flexible printed circuit) 케이블에 연결된다. 일반적으로, 상기 리드선들은 상기 금속패드들에 TAB(tape automated bonding) 방식으로 본딩된다. 따라서, 상기 리드선들을 상기 금속패드들에 본딩하기 위해 일정한 압력 및 열이 가해진다.

한편, 상기 잉크젯 프린트 헤드칩들은 반도체기판 상에 스크라이브 레인들을 사이에 두고 서로 이격되도록 형성된다. 그 후, 상기 스크라이브 레인을 따라 상기 반도체기판을 절단하므로써 개별 프린트 헤드칩들이 완성된다. 따라서, 상기 금속패드들과 상기 절단선 사이에는 거리가 형성된다. 또한, 상기 반도체기판을 절단하는 위치에 따라 상기 거리는 프린트 헤드칩들 마다 다를 수 있다.

그 결과, 상기 FPC 케이블의 리드선들을 상기 금속패드들에 본딩하는 동안, 상기 리드선들이 상기 반도체기판의 상부면, 특히 상기 스크라이브 레인의 상부면과 접촉할 수 있다. 이러한 현상은 금속패드들과 절단선 사이의 거리가 길 수록 심하게 발생한다. 이에 따라, 상기 리드선들에 가해지는 압력에 의해 상기 반도체기판 상부의 절연막들이 깨질 수 있다. 이는, 상기 리드선과 상기 반도체기판 사이의 전기적 단락으로 이어진다. 또한, 상기 프린트 헤드칩을 와이핑(wiping)하는 동안 상기 리드선들에 압력이 가해진다. 따라서, 상기 리드선들을 본딩하는 동안 전기적 단락이 발생하지 않아도, 상기 프린트 헤드칩을 와이핑하는 동안 상기 리드선들과 상기 반도체기판 사이에 전기적 단락이 발생할 수 있다.

결과적으로, 반도체기판의 상부면, 특히 스크라이브 레인의 상부면과 상기 리드선들이 접촉하는 것을 방지할 수 있는 반도체 웨이퍼가 요구된다.

본 발명의 목적은 FPC 케이블의 리드선과 반도체기판 사이의 전기적 단락을 방지할 수 있는 프린트헤드칩들을 갖는 반도체 웨이퍼를 제공하는 데 있다.

본 발명의 다른 목적은 FPC 케이블의 리드선과 반도체기판 사이의 전기적 단락을 방지할 수 있는 프린트헤드칩들을 갖는 반도체 웨이퍼를 제조하는 방법을 제공하는 데 있다.

상기 목적을 달성하기 위하여, 본 발명은 스크라이브 레인 및 상기 스크라이브 레인에 의해 이격된 프린트 헤드칩 영역들을 갖는 반도체기판을 구비한다. 상기 프린트 헤드칩 영역들 각각의 상에 잉크 챔버들이 위치하고, 상기 잉크 챔버들 각각의 상에 노즐이 위치한다. 한편, 상기 잉크 챔버들과 이격되어 상기 스크라이브 레인의 일영역을 사이에 두고 서로 마주보도록 상기 프린트 헤드칩 영역들의 가장자리 상에 금속패드들이 위치한다. 상기 서로 마주보는 금속패드들 사이의 상기 스크라이브 레인의 일영역 상에 버퍼층 패턴이 위치한다. 상기 버퍼층 패턴은 상기 스크라이브 레인의 일영역의 전면을 덮거나, 상기 금속패드들을 연결하는 일직선 상에서 임계길이 이하로 이격된 서브 버퍼층 패턴들을 갖는다. 이에 따라, FPC 케이블의 리드선을 상기 금속패드에 본딩하는 동안, 상기 버퍼층 패턴이 상기 반도체기판의 상부면에 위치한다. 따라서, 상기 리드선들을 본딩하거나 상기 프린트 헤드칩을 와이핑하는 동안, 상기 반도체기판에 가해지는 압력을 분산시킬 수 있다. 따라서, 상기 반도체기판 상부의 절연막들의 깨짐을 방지할 수 있어, 상기 리드선들과 상기 반도체기판 사이의 전기적 단락을 방지할 수 있다.

바람직하게는, 상기 버퍼층 패턴은 상기 잉크 챔버들의 측벽들과 동일한 물질막 또는 상기 잉크 노즐과 동일한 물질막일 수 있으며, 이들 물질막의 적층구조일 수 있다.

한편, 상기 임계길이는 상기 리드선을 본딩하거나, 상기 프린트 헤드칩을 와이핑하는 동안, 상기 리드선에 가해지는 압력에 의해 상기 리드선이 상기 버퍼층 패턴 하부의 물질막과 접촉할 수 있는 최소길이를 의미한다. 따라서, 상기 서브 버퍼층 패턴들이 상기 일직선 상에서 임계길이 미만으로 이격되어 있는 경우, 상기 리드선이 상기 반도체기판과 단락되는 것이 방지된다. 바람직하게는, 상기 임계길이는 50 ㎛일 수 있다.

상기 다른 목적을 달성하기 위하여, 본 발명은 프린트 헤드칩들을 갖는 반도체 웨이퍼를 제조하는 방법을 제공한다. 이 방법은 스크라이브 레인 및 상기 스크라이브 레인에 의해 이격된 프린트 헤드칩 영역들을 갖는 반도체기판을 준비하는 것을 포함한다. 상기 프린트 헤드칩 영역들 상에 상기 스크라이브 레인의 일영역을 사이에 두고 서로 마주보는 금속패드들을 형성한다. 상기 금속패드들은 상기 반도체기판과 절연되도록 형성된다. 상기 금속패드들을 갖는 반도체기판 상에 상기 금속패드들을 노출시키는 개구부들을 갖는 보호층을 형성한다. 그 후, 상기 보호층을 갖는 반도체기판의 전면을 덮는 제1 감광성 폴리머를 형성한다. 상기 제1 감광성 폴리머를 패터닝하여 잉크 챔버들의 측벽들 및 하부 버퍼층 패턴을 형성한다. 상기 하부 버퍼층 패턴은 상기 금속패드들 사이의 상기 스크라이브 레인의 일영역의 전면을 덮거나, 상기 금속패드들을 연결하는 일직선 상에서 임계길이 미만으로 이격된 서브 버퍼층 패턴들을 갖도록 형성될 수 있다.

상기 버퍼층 패턴을 갖는 반도체기판 상에 상기 잉크 챔버들의 측벽들로 둘러싸인 빈공간을 희생층으로 채울 수 있다. 그 후, 상기 반도체기판 상에 제2 감광성 폴리머를 형성하고, 이를 패터닝하여 노즐을 형성한다. 그 후, 상기 반도체기판의 뒷면을 패터닝하여 잉크 공급구를 형성하고, 상기 희생층을 제거한다.

바람직하게는, 상기 노즐을 형성하는 동안, 상기 제2 감광성 폴리머를 패터닝하여 상기 하부 버퍼층 패턴 상에 적층된 상부 버퍼층 패턴을 더 형성할 수 있다.

이와 달리, 상기 잉크 챔버의 측벽을 형성하는 동안, 상기 버퍼층 패턴을 형성하는 것을 생략할 수 있다. 이때, 상기 스크라이브 레인 상부의 상기 제1 감광성 폴리머는 모두 제거된다. 그 후, 상기 제2 감광성 폴리머를 패터닝하여 상기 노즐을 형성하는 동안, 상기 스크라이브 레인 상에 버퍼층 패턴을 형성할 수 있다.

이하, 첨부한 도면들을 참조하여 본 발명의 실시예들을 상세히 설명하기로 한다. 여기서, 도 1 내지 도 3은 본 발명의 실시예들에 따른 반도체 웨이퍼의 평면도들이고, 도 4 내지 도 10은 본 발명의 바람직한 실시예에 따른 반도체 웨이퍼의 제조방법을 설명하기 위해 도 1의 절단선 I-I에 따라 취해진 단면도들이다. 한편, 도 11은 상기 도 4 내지 도 10의 공정순서에 따라 제조된 프린트 헤드칩의 금속패드와 FPC의 리드선을 본딩한 것을 설명하기 위한 단면도이다.

도 1 및 도 10을 참조하면, 반도체기판(21)은 스크라이브 레인(SR) 및 상기 스크라이브 레인(SR)에 의해 이격된 프린트 헤드칩 영역들(CR)을 갖는다. 상기 스크라이브 레인(SR)은 프린트 헤드칩들이 완성된 후, 상기 프린트 헤드칩들을 개별 칩으로 절단하기 위한 영역이다.

상기 프린트 헤드칩 영역들(CR) 각각의 상에 잉크 챔버들(37c)이 위치한다. 일반적으로, 상기 잉크 챔버들(37c)은 지그재그로 정렬된다. 이에 따라, 단위면적 내에 많은 수의 잉크 챔버들(37c)이 밀집될 수 있다. 상기 잉크 챔버들 각각의 내부에는 히터(23)가 위치할 수 있다. 또한, 상기 잉크 챔버들(37c) 각각의 상에 노즐(35n)이 위치한다. 상기 노즐(35n)이 형성되는 노즐판(35a)은 상기 잉크 챔버들(37c)의 상부들을 덮는다.

상기 잉크 챔버들(37c)이 정렬된 열들 사이에 잉크 유로(37s)가 위치한다. 상기 잉크 유로(37s)와 상기 잉크 챔버들(37c)은 리스트릭터(37r)을 통해 연결된다. 한편, 상기 반도체기판(21)을 관통하는 잉크공급구(37h)가 상기 잉크 유로(37s)와 연결된다. 상기 잉크공급구(37h)를 통해 공급된 잉크는 상기 잉크 유로(37s) 및 상기 리스트릭터(37r)를 통해 상기 잉크 챔버(37c)로 공급된다. 일반적으로, 상기 잉크챔버들(37c), 상기 리스트릭터(37r) 및 상기 잉크 유로(37s)의 측벽(31a)은 동일한 물질막으로 형성된다. 상기 측벽(31a)은 네거티브 포토레지스트막으로 형성될 수 있다. 상기 네거티브 포토레지스트막은 에폭시(epoxy)계, 폴리이미드(polyimide)계 또는 폴리아크릴레이트(polyacrylate)계일 수 있다. 예를 들어, 상기 네거티브 포토레지스트막은 마이크로켐(Microchem)사의 SU-8, 듀퐁(Dupont)사의 폴리이미드계 포토레지스트 또는 TOK, JSR사의 네거티브 드라이 필름 레지스트(negative dry film resist)일 수 있다. 또한, 상기 노즐판(35a)은 상기 잉크 챔버들(37c)과 같이 네커티브 포토레지스트막으로 형성될 수 있다. 그러나, 상기 노즐판(35a)이 상기 잉크 챔버들(37c)과 동일한 물질막일 것을 요하지 않는다.

한편, 상기 잉크 챔버들(37c)과 이격되어 상기 프린트 헤드칩 영역들(CR)의 가장자리 상에 금속패드들(27)이 위치한다. 상기 금속패드들(27)은 상기 스크라이브 레인(SR)의 일영역들을 사이에 두고 서로 마주보도록 위치한다. 상기 금속패드들(27)은 상기 반도체기판(21) 상에 위치하는 시그널라인들(도시하지 않음) 및 트랜지스터들(도시하지 않음)을 통해 상기 히터들(23)에 연결된다.

상기 금속패드들(27)과 상기 반도체기판(21) 사이에 절연층(25)이 개재된다. 상기 절연층(25)은 상기 금속패드들(27)과 상기 반도체기판(21)을 절연시킨다. 한편, 상기 절연층(25)은 연장되어 상기 스크라이브 레인(SR) 상부를 덮을 수 있다.

또한, 상기 금속패드들(27) 사이에 위치하는 상기 스크라이브 레인(SR)의 일영역들 상에는 버퍼층 패턴들(36)이 위치한다. 상기 버퍼층 패턴들(36)은, 도 1에 도시한 바와 같이, 상기 스크라이브 레인(SR)의 일영역들의 전면을 덮는다. 상기 버퍼층 패턴들(36)은 상기 잉크 챔버들(37c)의 측벽과 동일한 물질막 또는 상기 노즐(35n)과 동일한 물질막을 포함한다. 바람직하게는, 상기 버퍼층 패턴들(36)은 하부 버퍼층 패턴들(31b)과 상부 버퍼층 패턴들(35b)이 적층된 구조일 수 있다. 이 경우, 상기 하부 버퍼층 패턴들(31b) 각각은 상기 잉크 챔버들(37c)의 측벽과 동일한 물질막으로 형성되고, 상기 상부 버퍼층 패턴들(35b) 각각은 상기 노즐(35n)과 동일한 물질막으로 형성된다.

이에 더하여, 상기 금속패드들(27)의 상부들을 노출시키는 보호층(29)이 상기 반도체기판(21) 상에 위치할 수 있다. 상기 보호층(29)은 연장되어 상기 스크라이브 레인(SR)의 상부를 덮을 수 있다. 따라서, 상기 보호층(29)은 상기 버퍼층 패턴(36)의 하부에 위치한다.

도 11은 상기 반도체 웨이퍼를 상기 스크라이브 레인(SR)을 따라 절단한 후, 상기 금속패드(27)와 FPC 케이블(41)의 리드선(39)을 본딩한 것을 설명하기 위한 단면도이다.

상기 리드선(39)은 TAB 방식으로 상기 금속패드(27)에 본딩된다. 즉, 상기 리드선(39)을 상기 금속패드(27) 상부에 압착시킨 후, 열을 가한다. 이에 따라, 상기 리드선(39)이 상기 금속패드(27)에 본딩된다. 이때, 상기 리드선(39)은 상기 버퍼층 패턴(36) 상에 압착된다. 그러나, 상기 버퍼층 패턴(36)은 네거티브 포토제지스트막으로 형성되므로 상기 절연층(25) 또는 상기 보호층(29)과 같은 무기절연층에 비해 상대적으로 덜 깨진다. 한편, 상기 버퍼층 패턴(36)이 상기 절연층(25) 및 상기 보호층(29)과 같은 무기절연층 상에 위치하므로, 상기 리드선(39)를 압착하는 동안 압력을 분산시킨다. 따라서, 무기절연층들이 깨지는 것을 방지할 수 있다. 이에 따라, 상기 리드선(39)이 상기 반도체기판(21)과 전기적으로 단락되는 것을 방지할 수 있다. 또한, 위와 동일한 이유로 상기 버퍼층 패턴(36)은 와이핑을 수행하는 동안 상기 리드선(39)이 상기 반도체기판(21)과 전기적으로 단락되는 것을 방지할 수 있다.

한편, 상기 버퍼층 패턴(36)은 상기 스크라이브 레인(SR)의 일영역의 전면을 덮지 않을 수 있다. 즉, 상기 버퍼층 패턴(36)은 서로 이격된 서브 버퍼층 패턴들을 가질 수 있다. 이에 대해, 도 2 및 도 3을 참조하여 상세히 설명한다.

도 2는 본 발명의 다른 실시예에 따른 프린트 헤트칩들을 갖는 반도체 웨이퍼를 설명하기 위한 평면도이다.

도 2를 참조하면, 도 1을 참조하여 설명한 바와 같이, 스크라이브 레인(SR) 및 프린트 헤드칩 영역들(CR)을 갖는 반도체기판 상에 잉크 챔버들(67c), 노즐(65n), 리스트릭터(67r) 및 잉크 유로(67s)가 위치한다. 상기 잉크 유로(67s)는 잉크공급구와 연결된다. 또한, 도 1을 참조하여 설명한 바와 같이, 금속패드들(57)이 상기 스크라이브 레인(SR)의 일영역들을 사이에 두고 서로 마주보도록 위치한다.

상기 스크라이브 레인(SR)의 일영역들 상에는 버퍼층 패턴들(66)이 위치한다. 상기 버퍼층 패턴들(66)은 서로 이격된 서브 버퍼층 패턴들(66a, 66b, 66c)을 갖는다. 상기 버퍼층 패턴들(66a, 66b, 66c)은, 도 1 및 도 11을 참조하여 설명한 바와 같이, 상기 잉크 챔버들(67c)의 측벽과 동일한 물질막 또는 상기 노즐(65n)과 동일한 물질막을 포함할 수 있으며, 이들의 적층구조일 수 있다.

한편, 상기 서브 버퍼층 패턴들(66a, 66b, 66c) 각각은 상기 스크라이브 레인(SR)을 가로지른다. 이에 따라, 상기 서브 버퍼층 패턴들(66a, 66b, 66c)이 FPC 케이블의 리드선(도 12의 39)이 상기 반도체기판과 전기적으로 단락되는 것을 방지한다.

도 3은 본 발명의 또 다른 실시예를 설명하기 위한 평면도이다.

도 3을 참조하면, 도 1을 참조하여 설명한 바와 같이, 스크라이브 레인(SR) 및 프린트 헤드칩 영역들(CR)을 갖는 반도체기판 상에 잉크 챔버들(97c), 노즐(95n), 리스트릭터(97r) 및 잉크 유로(97s)가 위치한다. 상기 잉크 유로(97s)는 잉크공급구와 연결된다. 또한, 도 1을 참조하여 설명한 바와 같이, 금속패드들(87)이 상기 스크라이브 레인(SR)의 일영역들을 사이에 두고 서로 마주보도록 위치한다.

상기 스크라이브 레인(SR)의 일영역들 상에는 버퍼층 패턴들(96)이 위치한다. 상기 버퍼층 패턴들(96)은 서로 이격된 서브 버퍼층 패턴들(96s)을 갖는다. 상기 버퍼층 패턴들(96s)은, 도 1 및 도 11을 참조하여 설명한 바와 같이, 상기 잉크 챔버들(97c)의 측벽과 동일한 물질막 또는 상기 노즐(95n)과 동일한 물질막을 포함할 수 있으며, 이들의 적층구조일 수 있다.

한편, 상기 서브 버퍼층 패턴들(96s) 각각은 서로 이격된다. 이때, 상기 서로 마주보는 금속패드들(87)을 연결하는 일질선 상에서 상기 서브 버퍼층 패턴들(96s)은 임계길이 미만으로 이격된다. 바람직하게는, 상기 임계길이는 50 ㎛일 수 있다. 이에 따라, 상기 서브 버퍼층 패턴들(96s)이 FPC 케이블의 리드선(도 12의 39)과 상기 반도체기판이 전기적으로 단락되는 것을 방지한다.

본 발명의 기술적 사상은 위의 실시예들에 한정되지 않으며, 다양한 변형실시예들이 존재할 수 있다. 따라서, 상기 서브 버퍼층 패턴들(96s)은, 도 3에 도시한 바와 같이, 사각형일 것을 요하지 않으며, 다른 모양일 수 있다. 또한, 상기 서브 버퍼층 패턴들(96s)은 두 개일 수 있다.

이하, 도 1 및 도 4 내지 도 10을 참조하여 본 발명의 바람직한 실시예에 따른 반도체 웨이퍼를 제조하는 방법을 상세히 설명한다.

도 1 및 도 4를 참조하면, 스크라이브 레인(SR) 및 상기 스크라이브 레인(SR)에 의해 이격된 프린트 헤드칩 영역들(CR)을 갖는 반도체기판(21)을 준비한다. 상기 반도체기판(21)은 실리콘 기판일 수 있다. 실리콘 기판은 반도체 소자 제조에 널리 사용되므로, 반도체 웨이퍼의 대량생산에 효과적이다.

상기 프린트 헤드칩 영역들(CR) 상에 히터들(23)을 형성한다. 상기 히터들(23)은 전기를 열로 변환하여 잉크 버블들을 발생시킨다. 상기 히터들(23)은 상기 반도체기판(21) 상에 탄탈륨-알루미늄 합금과 같은 금속물질을 스퍼터링하여 형성하거나 폴리실리콘막을 형성한 후, 이를 패터닝하여 형성할 수 있다. 한편, 상기 히터들(23)을 형성하기 전 또는 후에 상기 반도체기판(21) 상에 시그널 라인들(도시하지 않음)을 형성한다. 상기 시그널 라인들은 하부 배선 및 상부배선을 포함한다.

한편, 상기 시그널 라인들을 형성하는 동안 금속패드들(27)을 형성한다. 다만, 상기 금속패드들(27)을 형성하기 전에 상기 금속패드들(27)과 상기 반도체기판(21)을 절연시키는 절연층(25)을 형성한다. 상기 절연층(25)은 상기 스크라이브 레인(SR)을 덮을 수 있다. 상기 절연층(25)은 실리콘 산화막(SiO₂) 또는 실리콘 질화막(SiN)으로 형성할 수 있다.

이에 더하여, 상기 금속패드들(27)은 상기 스크라이브 레인(SR)의 일영역들을 사이에 두고 서로 마주보도록 상기 프린트 헤드칩 영역들(CR)의 가장자리에 형성한다.

상기 금속패드들(27)을 갖는 반도체기판 상에 보호층(29)을 형성한다. 상기 보호층(29)은 실리콘 산화막(SiO₂) 또는 실리콘 질화막(SiN)으로 형성할 수 있으며, 이들을 적층하여 형성할 수 있다. 상기 보호층(29)을 사진 및 식각공정을 사용하여 패터닝하여 상기 금속패드들(27)의 상부면을 노출시키는 개구부들을 형성한다.

도 1 및 도 5를 참조하면, 상기 보호층(29)을 갖는 반도체기판의 전면 상에 제1 감광성 폴리머(31)를 형성한다. 상기 제1 감광성 폴리머(31)는 네거티브 포토레지스트막으로 형성한다. 상기 네거티브 포토레지스트막은 에폭시(epoxy)계, 폴리이미드(polyimide)계 또는 폴리아크릴레이트(polyacrylate)계일 수 있다. 예를 들어, 상기 네거티브 포토레지스트막은 마이크로켐(Microchem)사의 SU-8, 듀퐁(Dupont)사의 폴리이미드계 포토레지스트 또는 TOK, JSR사의 네거티브 드라이 필름 레지스트(negative dry film resist)일 수 있다. 상기 제 1 감광성 폴리머(31)는 상기 프린트 헤드칩 영역들(CR) 및 상기 스크라이브 레인(SR)을 덮는다.

도 1 및 도 6을 참조하면, 상기 제1 감광성 폴리머(31)를 사진 및 현상공정을 사용하여 패터닝하여 잉크 챔버 측벽들(31a) 및 하부 버퍼층 패턴들(31b)을 형성한다. 상기 제1 감광성 폴리머(31)는 네거티브 포토레지스트막이므로 현상하여 제거할 부분을 제외하고 나머지 부분들을 노광시킨다. 이에 따라, 노광된 부분들은 경화되어 상기 반도체기판(21) 상에 잔존한다. 한편, 상기 금속패드들(27)의 상부면은 노출되어야 하므로, 그것의 상부에 형성된 제1 감광성 폴리머(31)는 제거한다.

한편, 상기 하부 버퍼층 패턴(31b)은 상기 스크라이브 레인(SR)의 일영역들의 전면을 덮도록 형성된다. 이와 달리, 상기 하부 버퍼층 패턴(31b)은 서로 이격된 서브 버퍼층 패턴들을 갖도록 형성될 수 있다. 이에 따라, 도 2 또는 도 3의 버퍼층 패턴들(66, 96)을 형성할 수 있다.

도 1 및 도 7을 참조하면, 상기 잉크 챔버들의 측벽들(31a)을 갖는 반도체기판 상에 희생층(33)을 형성한다. 상기 희생층(33)은 포지티브 포토레지스트막으로 형성할 수 있다. 이에 따라, 상기 희생층(33)은 상기 측벽들(31a)로 둘러싸인 빈 공간들을 채운다. 상기 측벽들(31a)로 둘러싸인 빈 공간들을 채우는 희생층(33)을 제외하고 그 외의 희생층(33)을 제거한다. 상기 희생층(33)은 노광 및 현상공정을 사용하여 제거할 수 있다.

도 1 및 도 8을 참조하면, 상기 측벽들(31a)로 둘러싸인 빈공간들을 채우는 희생층(33)이 형성된 반도체기판 상에 제2 감광성 폴리머(35)를 형성한다. 상기 제2 감광성 폴리머(35)는 네거티브 포토레지스트막으로 형성한다. 상기 네거티브 포토레지스트막은 상기 제1 감광성 폴리머(31)와 같이 에폭시(epoxy)계, 폴리이미드(polyimide)계 또는 폴리아크릴레이트(polyacrylate)계일 수 있다. 예를 들어, 상기 네거티브 포토레지스트막은 마이크로켐(Microchem)사의 SU-8, 듀퐁(Dupont)사의 폴리이미드계 포토레지스트 또는 TOK, JSR사의 네거티브 드라이 필름 레지스트(negative dry film resist)일 수 있다. 그러나, 상기 제2 감광성 폴리머(35)가 상기 제1 감광성 폴리머(31)와 동일한 물질막일 것을 요하지 않는다.

도 1 및 도 9를 참조하면, 상기 제2 감광성 폴리머(35)를 사진 및 현상 공정을 사용하여 패터닝하여 잉크 노즐(35n) 및 노즐판(35a)을 형성한다. 상기 노즐판(35a)은 상기 잉크 챔버들(31a)의 측벽들 및 상기 희생층(33)의 상부를 덮는다.

한편, 상기 노즐(35n) 및 노즐판(35a)을 형성하는 동안, 상기 하부 버퍼층 패턴(31b) 상에 상부 버퍼층 패턴(35b)을 형성할 수 있다. 상기 하부 버퍼층 패턴(31b)과 상기 상부 버퍼층 패턴(35b)이 적층되어 버퍼층 패턴(36)이 형성된다.

이와달리, 상기 하부 버퍼층 패턴(31b) 상에 형성된 상기 제2 감광성 폴리머(35)는 모두 제거될 수 있다. 이 경우, 상기 버퍼층 패턴(36)은 상기 하부 버퍼층 패턴(31b)으로 형성된다. 또한, 상기 하부 버퍼층 패턴(31b)을 형성하는 것을 생략할 수 있다. 이 경우, 상기 제2 감광성 폴리머(35)를 패터닝하여 상부 버퍼층 패턴(35b)을 형성하며, 상기 버퍼층 패턴(36)은 상기 상부 버퍼층 패턴(35b)으로 형성된다.

한편, 상기 금속패드들(27)의 상부면을 노출시키기 위해 상기 금속패드들(27) 상에 형성된 상기 제2 감광성 폴리머(35)는 제거한다.

도 1 및 도 10을 참조하면, 상기 노즐(35n)이 형성된 반도체기판(21)의 뒷면을 패터닝하여 잉크공급구들(37h)을 형성한다. 상기 잉크공급구들(37h)은 상기 반도체기판(21)의 뒷면에 식각될 영역을 한정하는 식각마스크를 형성하고, 상기 반도체기판(21)을 습식 또는 건식 식각하여 형성할 수 있다. 이때, 식각액(etchant)으로 TMAH(tetramethyl ammonium hydroxide)를 사용하여 습식식각하면, 도 11에 도시한 바와 같이, 소정각도를 갖도록 경사진 잉크공급구(37h)가 형성된다. 이에 따라, 본 발명의 바람직한 실시예에 따른 반도체 웨이퍼가 완성된다.

본 발명의 실시예들에 따르면, 스크라이브 레인 상에 버퍼층 패턴이 위치하여 FPC 케이블의 리드선과 반도체기판 사이의 전기적 단락을 방지할 수 있는 프린트헤드칩들을 갖는 반도체 웨이퍼를 제공할 수 있다. 상기 버퍼층 패턴은, 리드선을 금속패드에 본딩하거나 상기 프린트 헤드칩을 와이핑하는 동안, 상기 리드선이 상기 반도체기판에 전기적으로 단락되는 것을 방지한다.

또한, 본 발명의 실시예들에 따르면, 리드선과 반도체기판 사이의 전기적 단락을 방지할 수 있는 프린트헤드칩들을 갖는 반도체 웨이퍼를 제조하는 방법을 제공할 수 있다.

도 1 내지 도 3은 본 발명의 실시예들에 따른 반도체 웨이퍼를 설명하기 위한 평면도들이다.

도 4 내지 도 10은 본 발명의 바람직한 실시예에 따른 반도체 웨이퍼를 제조하는 방법을 설명하기 위해 도 1의 절단선 I-I에 따라 취해진 단면도들이다.

도 11은 도 1의 프린트 헤드칩의 금속패드와 FPC 케이블의 리드선을 본딩한 것을 설명하기 위한 단면도이다.

(도면의 부호에 대한 간략한 설명)

21: 반도체기판, 23: 히터,

25: 절연층, 27: 금속패드,

29: 보호층, 31a: 잉크 챔버의 측벽,

31b: 하부 버퍼층 패턴, 35a: 노즐판,

35n: 노즐, 35b: 상부 버퍼층 패턴,

36: 버퍼층 패턴, 37c: 잉크 챔버,

37h: 잉크공급구, 37r: 리스트릭터,

37s: 잉크 유로, 39: 리드선,

41: FPC 케이블

Claims (10)

1. 스크라이브 레인 및 상기 스크라이브 레인에 의해 이격된 프린트 헤드칩 영역들을 갖는 반도체기판;

   상기 프린트 헤드칩 영역들 각각의 상에 위치하는 잉크 챔버들 및 상기 잉크 챔버들 각각의 상에 위치하는 노즐;

   상기 잉크 챔버들과 이격되어 상기 스크라이브 레인의 일영역을 사이에 두고 서로 마주보도록 상기 프린트 헤드칩 영역들의 가장자리 상에 위치하는 금속패드들;

   상기 서로 마주보는 금속패드들 사이의 상기 스크라이브 레인의 일영역의 전면을 덮는 버퍼층 패턴을 포함하는 반도체 웨이퍼.
2. 제 1 항에 있어서,

   상기 버퍼층 패턴은 상기 잉크 챔버들의 측벽들과 동일한 물질막 및 상기 잉크 노즐과 동일한 물질막으로 이루어진 일군으로부터 선택된 적어도 하나의 물질막을 포함하는 반도체 웨이퍼.
3. 스크라이브 레인 및 상기 스크라이브 레인에 의해 이격된 프린트 헤드칩 영역들을 갖는 반도체기판;

   상기 프린트 헤드칩 영역들 각각의 상에 위치하는 잉크 챔버들 및 상기 잉크 챔버들 각각의 상에 위치하는 노즐;

   상기 잉크 챔버들과 이격되어 상기 스크라이브 레인의 일영역을 사이에 두고 서로 마주보도록 상기 프린트 헤드칩 영역들의 가장자리 상에 위치하는 금속패드들;

   상기 서로 마주보는 금속패드들 사이의 상기 스크라이브 레인의 일영역 상에 위치하는 버퍼층 패턴을 포함하되, 상기 버퍼층 패턴은 서로 이격된 복수개의 서브 버퍼층 패턴들을 갖되, 상기 복수개의 서브 버퍼층 패턴들은 상기 금속패드들을 연결하는 일직선 상에서 임계길이 미만으로 이격되는 반도체 웨이퍼.
4. 제 3 항에 있어서,

   상기 임계길이는 50 ㎛인 반도체 웨이퍼.
5. 스크라이브 레인 및 상기 스크라이브 레인에 의해 이격된 프린트 헤드칩 영역들을 갖는 반도체기판을 준비하고,

   상기 프린트 헤드칩 영역들 상에 상기 스크라이브 레인의 일영역을 사이에 두고 서로 마주보되, 상기 반도체기판과 절연된 금속패드들을 형성하고,

   상기 금속패드들을 갖는 반도체기판 상에 상기 금속패드들을 노출시키는 개구부들을 갖는 보호층을 형성하고,

   상기 보호층을 갖는 반도체기판의 전면을 덮는 제1 감광성 폴리머를 형성하고,

   상기 제1 감광성 폴리머를 패터닝하여 잉크 챔버들의 측벽들 및 하부 버퍼층 패턴을 형성하는 것을 포함하되, 상기 버퍼층 패턴은 상기 금속패드들 사이의 상기 스크라이브 레인의 일영역의 전면을 덮는 반도체 웨이퍼 제조방법.
6. 제 5 항에 있어서,

   상기 잉크 챔버들의 측벽들 사이의 빈 공간들을 채우는 희생층을 형성하고,

   상기 희생층을 갖는 반도체기판 상에 제2 감광성 폴리머를 형성하고,

   상기 제2 감광성 폴리머를 패터닝하여 상기 잉크 챔버들의 측벽들 및 상기 희생층을 덮는 노즐판 및 상기 잉크 챔버들 상에 노즐을 형성하고,

   상기 노즐이 형성된 반도체기판의 뒷면을 식각하여 잉크공급구를 형성하는 것을 더 포함하는 반도체 웨이퍼 제조방법.
7. 제 6 항에 있어서,

   상기 제2 감광성 폴리머를 패터닝하여 상기 노즐을 형성하는 동안, 상기 하부 버퍼층 패턴 상에 적층된 상부 버퍼층 패턴을 형성하는 것을 더 포함하는 반도체 웨이퍼 제조방법.
8. 스크라이브 레인 및 상기 스크라이브 레인에 의해 이격된 프린트 헤드칩 영역들을 갖는 반도체기판을 준비하고,

   상기 프린트 헤드칩 영역들 상에 상기 스크라이브 레인의 일영역을 사이에 두고 서로 마주보되, 상기 반도체기판과 절연된 금속패드들을 형성하고,

   상기 금속패드들을 갖는 반도체기판 상에 상기 금속패드들을 노출시키는 개구부들을 갖는 보호층을 형성하고,

   상기 보호층을 갖는 반도체기판의 전면을 덮는 제1 감광성 폴리머를 형성하고,

   상기 제1 감광성 폴리머를 패터닝하여 잉크 챔버들의 측벽들 및 하부 버퍼층 패턴을 형성하는 것을 포함하되, 상기 버퍼층 패턴은 서로 이격된 복수개의 서브 버퍼층 패턴들을 갖고, 상기 복수개의 서브 버퍼층 패턴들은 상기 금속패드들을 연결하는 일직선 상에서 임계길이 미만으로 이격되는 반도체 웨이퍼 제조방법.
9. 제 8 항에 있어서,

   상기 잉크 챔버들의 측벽들 사이의 빈 공간들을 채우는 희생층을 형성하고,

   상기 희생층을 갖는 반도체기판 상에 제2 감광성 폴리머를 형성하고,

   상기 제2 감광성 폴리머를 패터닝하여 상기 잉크 챔버들의 측벽들 및 상기 희생층을 덮는 노즐판 및 상기 잉크 챔버들 상에 노즐을 형성하고,

   상기 노즐이 형성된 반도체기판의 뒷면을 식각하여 잉크공급구를 형성하는 것을 더 포함하는 반도체 웨이퍼 제조방법.
10. 제 9 항에 있어서,

    상기 제2 감광성 폴리머를 패터닝하여 상기 노즐을 형성하는 동안, 상기 하부 버퍼층 패턴 상에 적층된 상부 버퍼층 패턴을 형성하는 것을 더 포함하는 반도체 웨이퍼 제조방법.