KR20050063203A - Semiconductor memory device - Google Patents
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Abstract
본 발명은 테스트 모드 시에 사용되는 테스트 모드 신호 전송 라인을 데이터 라인의 실드(shield) 라인으로 사용하여 추가적인 실드 라인을 사용하지 않고 데이터 간섭이나 노이즈를 방지할 수 있는 반도체 메모리 장치에 관한 것으로, 다수의 데이터 전송 라인 사이에 배치된 다수의 테스트 신호 전송 라인을 포함하는 것을 특징으로 한다.The present invention relates to a semiconductor memory device capable of preventing data interference or noise without using an additional shield line by using a test mode signal transmission line used in a test mode as a shield line of a data line. It characterized in that it comprises a plurality of test signal transmission line disposed between the data transmission line of.
Description
본 발명은 반도체 메모리 장치에 관한 것으로, 보다 상세하게는 테스트 모드 시에 사용되는 테스트 모드 신호 전송 라인을 데이터 라인의 실드(shield) 라인으로 사용하여 추가적인 실드 라인을 사용하지 않고 데이터 간섭이나 노이즈를 방지할 수 있는 반도체 메모리 장치에 관한 것이다.The present invention relates to a semiconductor memory device, and more particularly, by using a test mode signal transmission line used in a test mode as a shield line of a data line to prevent data interference or noise without using an additional shield line. A semiconductor memory device can be provided.
일반적으로 반도체 공정이 발전함에 따라 메모리 칩의 용량이 증대되고 동작속도가 증가하는데, 반도체 공정이 미세화 될수록 메모리 칩 내부의 신호 선폭은 점점 감소한다. 따라서 인접 신호 라인과의 간섭이나 노이즈로 인해 메모리 칩이 동작할 때 오류가 발생한다.In general, as the semiconductor process develops, the capacity of the memory chip increases and the operation speed increases. As the semiconductor process becomes smaller, the signal line width inside the memory chip gradually decreases. As a result, an error occurs when the memory chip operates due to noise or interference with adjacent signal lines.
즉, 데이터 버스와 데이터 버스간의 간격이 작아짐에 따라 데이터 버스간에 발생하는 기생용량의 값이 증가되어 데이터 전송 장치(Transceiver)에서 보낸 데이터가 데이터 수신 장치(Receiver)에 도달할 때 정확한 데이터 값이 전달되지 않는 경우가 발생한다.In other words, as the distance between the data bus and the data bus decreases, the value of the parasitic capacitance generated between the data bus increases, so that the correct data value is transmitted when the data sent from the data transmitter reaches the receiver. It does not happen.
도 1은 종래 기술에 따른 반도체 메모리 장치를 나타낸 블록도이다.1 is a block diagram illustrating a semiconductor memory device according to the prior art.
데이터 송신 장치(10)의 데이터 전송부(12, 14, 16)가 데이터 라인(2, 4, 6)을 통해 데이터를 송신하면, 데이터 수신 장치(20)는 버퍼(22, 24, 26)에서 데이터 라인(2, 4, 6)에 실린 데이터를 수신하여 버퍼링한다. 이때 데이터 라인(2, 4, 6)간에 접지 연결된 실드(shield) 라인(7, 8)을 삽입하여 데이터 라인(2, 4, 6)간의 간섭과 노이즈를 제거할 수 있다. When the data transmitters 12, 14, and 16 of the data transmitter 10 transmit data through the data lines 2, 4, and 6, the data receiver 20 operates in the buffers 22, 24, and 26. Data received on the data lines 2, 4, and 6 is received and buffered. In this case, the shield lines 7 and 8 connected to grounds may be inserted between the data lines 2, 4 and 6 to remove interference and noise between the data lines 2, 4 and 6.
그러나 추가적으로 실드 라인(7, 8)을 사용해야하기 때문에 메탈 라인 수가 증가하여 칩 면적이 증가되는 문제점이 있다.However, since the shield lines 7 and 8 must be additionally used, the number of metal lines increases, thereby increasing the chip area.
상기 문제점을 해결하기 위한 본 발명의 목적은 칩의 정상 동작 시에는 사용되지 않는 테스트 신호 라인을 데이터 라인간의 실드 라인으로 사용하여 추가적인 메탈 라인을 사용하지 않기 때문에 칩면적을 줄이고, 데이터 간섭이나 노이즈를 방지하는 것이다.An object of the present invention for solving the above problems is to use a test signal line that is not used during normal operation of the chip as a shield line between the data lines, so that no additional metal lines are used, thereby reducing chip area and reducing data interference or noise. To prevent.
상기 목적을 달성하기 위한 본 발명의 반도체 메모리 장치는 다수의 데이터 전송 수단; 다수의 데이터 수신 수단; 다수의 데이터 전송 라인; 다수의 테스트 신호 전송 수단; 다수의 테스트 신호 수신 수단; 및 상기 다수의 데이터 전송 라인 사이에 배치된 다수의 테스트 신호 전송 라인을 포함하는 것을 특징으로 한다. A semiconductor memory device of the present invention for achieving the above object comprises a plurality of data transfer means; A plurality of data receiving means; A plurality of data transmission lines; A plurality of test signal transmission means; A plurality of test signal receiving means; And a plurality of test signal transmission lines disposed between the plurality of data transmission lines.
상술한 목적 및 기타의 목적과 본 발명의 특징 및 이점은 첨부도면과 관련한 다음의 상세한 설명을 통해 보다 분명해 질 것이다.The above and other objects and features and advantages of the present invention will become more apparent from the following detailed description taken in conjunction with the accompanying drawings.
이하, 첨부 도면을 참조하여 본 발명의 실시예를 상세히 설명하면 다음과 같다.Hereinafter, exemplary embodiments of the present invention will be described in detail with reference to the accompanying drawings.
도 2는 본 발명에 따른 반도체 메모리 장치를 나타낸 블록도이다.2 is a block diagram illustrating a semiconductor memory device according to the present invention.
데이터 송신 장치(40)의 데이터 전송부(42, 44, 46)가 데이터 라인(32, 34, 36)을 통해 데이터를 송신하면, 데이터 수신 장치(50)는 버퍼(52, 54, 56)에서 데이터 라인(32, 34, 36)에 실린 데이터를 수신하여 버퍼링 한다. When the data transmitters 42, 44, 46 of the data transmitter 40 transmit data through the data lines 32, 34, 36, the data receiver 50 is buffered in the buffers 52, 54, 56. Data received on the data lines 32, 34, and 36 is received and buffered.
이때 데이터 라인(32, 34, 36) 사이에 테스트 모드 신호(TM0, TM1)를 전송하는 테스트 모드 신호 전송 라인(37, 38)을 배치한다. 여기서, 테스트 모드 신호 전송 라인(37, 38)은 접지 연결된 실드(shield) 라인 역할을 한다.At this time, the test mode signal transmission lines 37 and 38 for transmitting the test mode signals TM0 and TM1 are disposed between the data lines 32, 34, and 36. Here, the test mode signal transmission lines 37 and 38 serve as grounded shield lines.
이때, 테스트 모드 신호 전송 라인(37, 38)을 실드 라인으로 사용하기 위해 배선을 길게 설계한 경우 테스트 모드 신호 전송부(47, 48)의 용량을 크게 설계해야한다. 이러한 경우 칩 면적이 증가되는 문제점 있다. At this time, when the wiring is designed to be long in order to use the test mode signal transmission lines 37 and 38 as the shield lines, the capacity of the test mode signal transmission units 47 and 48 should be large. In this case, there is a problem that the chip area is increased.
따라서 테스트 모드 신호 전송 라인(37, 38)이 안정된 DC 레벨을 유지하기 위해, 도 2에 도시된 바와 같이 테스트 모드 신호 전송 라인(37, 38)에 각각 클램핑 회로(62, 64)를 연결한다. Therefore, the clamping circuits 62 and 64 are connected to the test mode signal transmission lines 37 and 38, respectively, as shown in FIG. 2 in order for the test mode signal transmission lines 37 and 38 to maintain a stable DC level.
도 3은 도 2에 도시된 클램핑 회로(62)를 나타낸 상세 회로도이다. 여기서 다른 클램핑 회로(64)도 동일하게 구성된다.3 is a detailed circuit diagram illustrating the clamping circuit 62 illustrated in FIG. 2. The other clamping circuit 64 here is also configured in the same way.
클램핑 회로(62)는 레벨 설정부(66)와 레벨 유지부(68)를 포함한다. The clamping circuit 62 includes a level setting section 66 and a level holding section 68.
레벨 설정부(66)는 전원전압과 접지전압 사이에 직렬 연결된 PMOS 트랜지스터 P1, P2와 NMOS 트랜지스터 N2, N1을 포함하고, 제 2 PMOS 트랜지스터 P1과 제 2 NMOS 트랜지스터 N2의 공통 드레인이 테스트 모드 신호 전송 라인(37)에 연결된다.The level setting unit 66 includes PMOS transistors P1 and P2 and NMOS transistors N2 and N1 connected in series between a power supply voltage and a ground voltage, and a common drain of the second PMOS transistor P1 and the second NMOS transistor N2 transmits a test mode signal. Connected to line 37.
여기서, 제 1 PMOS 트랜지스터 P1과 제 1 NMOS 트랜지스터 N1은 테스트 모드 종료 신호 TMEXIT에 의해 제어되고, 제 2 PMOS 트랜지스터 P2와 제 2 NMOS 트랜지스터 N2는 제 1 테스트 모드 신호 전송 라인(37)의 전위가 인버터 I1에 의해 반전된 전위에 의해 제어된다. 여기서, 테스트 모드 종료 신호 TMEXIT는 테스트 모드가 종료되면 하이 레벨이 된다.Here, the first PMOS transistor P1 and the first NMOS transistor N1 are controlled by the test mode end signal TMEXIT, and the second PMOS transistor P2 and the second NMOS transistor N2 have the potential of the first test mode signal transmission line 37 at an inverter. It is controlled by the potential reversed by I1. Here, the test mode end signal TMEXIT becomes a high level when the test mode ends.
레벨 유지부(68)는 인버터 I1로부터 출력된 신호에 의해 제어되어 테스트 모드 신호 전송 라인(37)을 접지전압으로 풀다운 하는 제 3 NMOS 트랜지스터 N3을 포함한다.The level maintaining unit 68 includes a third NMOS transistor N3 controlled by the signal output from the inverter I1 to pull down the test mode signal transmission line 37 to the ground voltage.
이와 같이 구성된 클램핑 회로(62)의 동작을 설명하면 다음과 같다.The operation of the clamping circuit 62 configured as described above is as follows.
테스트 모드 시에는 테스트 모드 종료 신호 TMEXIT가 로우 레벨이 되어 제 1 PMOS 트랜지스터 P1이 턴 온 되고, 제 1 NMOS 트랜지스터 N1은 턴 오프 된다.In the test mode, the test mode end signal TMEXIT is at a low level so that the first PMOS transistor P1 is turned on and the first NMOS transistor N1 is turned off.
이때, 테스트 모드 신호 전송 라인(37, 38)의 전위는 테스트 모드 신호 TM0, TM1의 상태에 따라 결정된다.At this time, the potentials of the test mode signal transmission lines 37 and 38 are determined in accordance with the state of the test mode signals TM0 and TM1.
먼저, 제 1 테스트 모드 신호 TM0이 하이 레벨인 경우 제 1 테스트 모드 신호 전송 라인(37)의 전위는 하이 레벨이 된다. 따라서, 인버터 I1로부터 출력된 신호는 로우 레벨이 되고, 제 2 PMOS 트랜지스터 P2가 턴 온 되고, 제 2 NMOS 트랜지스터 N2는 턴 오프 된다. 결과적으로 제 1 테스트 모드 신호 전송 라인(37)은 전원전압과 연결되어 하이 레벨을 클램핑 한다.First, when the first test mode signal TM0 is at a high level, the potential of the first test mode signal transmission line 37 is at a high level. Therefore, the signal output from the inverter I1 becomes low level, the second PMOS transistor P2 is turned on, and the second NMOS transistor N2 is turned off. As a result, the first test mode signal transmission line 37 is connected to the power supply voltage to clamp the high level.
또한, 제 1 테스트 모드 신호 TM0이 로우 레벨인 경우 제 1 테스트 모드 신호 전송 라인(37)의 전위는 로우 레벨이 된다. 따라서, 인버터 I1로부터 출력된 신호는 하이 레벨이 되고, 제 3 NMOS 트랜지스터 N3이 턴 온 되어 테스트 모드 종료 신호 TMEXIT의 상태와 상관없이 제 1 테스트 모드 신호 전송 라인(37)은 접지전압에 연결되어 로우 레벨을 클램핑 한다.In addition, when the first test mode signal TM0 is at the low level, the potential of the first test mode signal transmission line 37 is at the low level. Therefore, the signal output from the inverter I1 is at a high level, and the third NMOS transistor N3 is turned on so that the first test mode signal transmission line 37 is connected to the ground voltage and is low regardless of the state of the test mode termination signal TMEXIT. Clamp the level.
한편, 정상 모드에서는 테스트 모드 종료 신호 TMEXIT가 하이 레벨이 되어 제 1 PMOS 트랜지스터 P1이 턴 오프 되고, 제 1 NMOS 트랜지스터 N1은 턴 온 된다.On the other hand, in the normal mode, the test mode end signal TMEXIT is at a high level so that the first PMOS transistor P1 is turned off and the first NMOS transistor N1 is turned on.
이때, 테스트 모드 신호 TM0, TM1이 로우 레벨로 초기화되기 때문에 테스트 모드 신호 전송 라인(37, 38)의 전위는 로우 레벨이 된다. 따라서, 인버터 I1로부터 출력된 신호는 하이 레벨이 되고, 제 2 PMOS 트랜지스터 P2가 턴 오프 되고, 제 2 NMOS 트랜지스터 N2는 턴 온 된다. 결과적으로 제 1 테스트 모드 신호 전송 라인(37)은 접지전압과 연결되어 로우 레벨을 클램핑 한다.At this time, since the test mode signals TM0 and TM1 are initialized to the low level, the potential of the test mode signal transmission lines 37 and 38 becomes the low level. Therefore, the signal output from the inverter I1 becomes high level, the second PMOS transistor P2 is turned off, and the second NMOS transistor N2 is turned on. As a result, the first test mode signal transmission line 37 is connected to the ground voltage to clamp the low level.
이상에서 살펴본 바와 같이, 본 발명에 따른 반도체 메모리 장치는 정상 동작 시에는 사용되지 않고 테스트 시에 사용되는 테스트 모드 신호 전송 라인을 데이터 전송 라인의 실드 라인으로 사용하여 데이터 간섭이나 노이즈를 방지하면서 부가적인 실드 라인을 사용하지 않기 때문에 칩 면적을 줄일 수 있는 효과가 있다.As described above, the semiconductor memory device according to the present invention uses a test mode signal transmission line, which is not used during normal operation but is used during a test, as a shield line of the data transmission line to prevent data interference or noise, Since there is no shield line, the chip area can be reduced.
아울러 본 발명의 바람직한 실시예는 예시의 목적을 위한 것으로, 당업자라면 첨부된 특허청구범위의 기술적 사상과 범위를 통해 다양한 수정, 변경, 대체 및 부가가 가능할 것이며, 이러한 수정 변경 등은 이하의 특허청구범위에 속하는 것으로 보아야 할 것이다.In addition, a preferred embodiment of the present invention is for the purpose of illustration, those skilled in the art will be able to various modifications, changes, substitutions and additions through the spirit and scope of the appended claims, such modifications and changes are the following claims It should be seen as belonging to a range.
도 1은 종래 기술에 따른 반도체 메모리 장치를 나타낸 블록도.1 is a block diagram illustrating a semiconductor memory device according to the prior art.
도 2는 본 발명에 따른 반도체 메모리 장치를 나타낸 블록도.2 is a block diagram illustrating a semiconductor memory device according to the present invention.
도 3은 도 2에 도시된 클램핑 회로를 나타낸 상세 회로도. FIG. 3 is a detailed circuit diagram illustrating the clamping circuit shown in FIG. 2.
Claims (5)
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020030094572A KR20050063203A (en) | 2003-12-22 | 2003-12-22 | Semiconductor memory device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020030094572A KR20050063203A (en) | 2003-12-22 | 2003-12-22 | Semiconductor memory device |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| KR20050063203A true KR20050063203A (en) | 2005-06-28 |
Family
ID=37255079
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1020030094572A KR20050063203A (en) | 2003-12-22 | 2003-12-22 | Semiconductor memory device |
Country Status (1)
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|---|---|
| KR (1) | KR20050063203A (en) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100815177B1 (en) * | 2006-07-20 | 2008-03-19 | 주식회사 하이닉스반도체 | Semiconductor device |
| US11942162B2 (en) | 2021-08-27 | 2024-03-26 | Samsung Electronics Co., Ltd. | Memory device and a method for operating the same |
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2003
- 2003-12-22 KR KR1020030094572A patent/KR20050063203A/en not_active Application Discontinuation
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
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| KR100815177B1 (en) * | 2006-07-20 | 2008-03-19 | 주식회사 하이닉스반도체 | Semiconductor device |
| US7764106B2 (en) | 2006-07-20 | 2010-07-27 | Hynix Semiconductor, Inc. | Semiconductor device |
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