KR20050058723A - Thin semiconductor wafer and method for manufacturing thereof - Google Patents

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Abstract

본 발명은 박형 반도체 웨이퍼 및 그 제조방법에 관한 것으로서, 웨이퍼 워패지(wafer warpage) 없이 박형화가 가능하도록 개선된 박형 반도체 웨이퍼의 제조방법에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a thin semiconductor wafer and a method for manufacturing the same, and to a method for manufacturing a thin semiconductor wafer improved to be thinner without wafer warpage.

본 발명에 따른 박형 반도체 웨이퍼는, 집적회로를 포함하는 웨이퍼 기판과, 그 집적회로를 보호하기 위하여 그 웨이퍼 기판의 활성면상에 형성된 보호층과, 그 활성면의 반대면에 형성된 경화수축(硬化收縮) 특성을 가지는 코팅층을 포함하는 구성을 특징으로 한다. 또한, 본 발명에 따른 박형 반도체 웨이퍼의 제조방법은, 이러한 코팅층을 형성하는 단계가 마련되는 것을 특징으로 한다. A thin semiconductor wafer according to the present invention is a wafer substrate including an integrated circuit, a protective layer formed on an active surface of the wafer substrate for protecting the integrated circuit, and a hardening shrinkage formed on an opposite surface of the active surface. Characterized in that it comprises a coating layer having a) property. In addition, the method for manufacturing a thin semiconductor wafer according to the present invention is characterized in that the step of forming such a coating layer is provided.

이에 따라, 웨이퍼 워패지(wafer warpage) 현상이 억제되어 평탄면이 유지되는 박형의 반도체 웨이퍼의 생산이 가능하게 되고, 이러한 코팅층에 의해 반도체 웨이퍼의 후면(back side)이 외부 충격으로부터 보호되기 때문에 제품의 신뢰성이 향상된다.As a result, wafer warpage phenomenon can be suppressed to produce a thin semiconductor wafer having a flat surface, and the coating layer protects the back side of the semiconductor wafer from external impact. The reliability of the is improved.

Description

박형 반도체 웨이퍼 및 그 제조방법{Thin semiconductor wafer and method for manufacturing thereof}Thin semiconductor wafer and method for manufacturing thereof

본 발명은 반도체 웨이퍼 및 그 제조방법에 관한 것으로서, 더욱 자세하게는 워패지(warpage)문제 없이 박형화가 가능하도록 반도체 웨이퍼 활성면의 반대면 상에 코팅층이 형성된 박형 반도체 웨이퍼 및 이러한 코팅층을 형성하는 단계를 포함하는 박형 반도체 웨이퍼의 제조방법에 관한 것이다.The present invention relates to a semiconductor wafer and a method of manufacturing the same, and more particularly, to form a thin semiconductor wafer having a coating layer formed on the opposite side of the active surface of the semiconductor wafer so as to be thinner without a warpage problem, and forming the coating layer. It relates to a method for manufacturing a thin semiconductor wafer containing.

오늘날 반도체 제조기술이 발전되면서 반도체 패키지의 소형화, 경량화 및 박형화를 목적으로 하는 여러 기술들이 개발되고 있다. 이러한 반도체 패키지의 경박단소화 경향중 박형화의 경우에 있어서는 반도체 패키지의 실장구조를 변경하는 방안과 반도체 웨이퍼의 두께를 줄이는 방안 등이 검토되고 있다. Today, with the development of semiconductor manufacturing technology, various technologies are being developed for the purpose of miniaturization, light weight, and thickness of semiconductor packages. In the case of thinning among the tendency of the thin and short reduction of the semiconductor package, a method of changing the mounting structure of the semiconductor package and reducing the thickness of the semiconductor wafer are examined.

통상 반도체 패키지를 박형화하기 위한 여러 방법중 한 방편으로서 반도체 웨이퍼의 두께를 줄이는 방법이 실시되고 있다. 반도체 웨이퍼의 두께를 줄이기 위하여 반도체 웨이퍼 활성면의 반대면을 연마(grinding)하는 방법이 사용되고 있는데, 반도체 웨이퍼의 두께를 충분히 줄이기 위하여 활성면의 반대면에 대한 연마 심도(grinding depth)를 깊게 하고 있다.In general, as one of various methods for thinning a semiconductor package, a method of reducing the thickness of a semiconductor wafer is performed. In order to reduce the thickness of the semiconductor wafer, a method of grinding the opposite side of the active surface of the semiconductor wafer is used. In order to sufficiently reduce the thickness of the semiconductor wafer, the grinding depth of the opposite side of the active surface is deepened. .

도 1은 종래의 반도체 웨이퍼를 나타낸 단면도이다. 1 is a cross-sectional view showing a conventional semiconductor wafer.

도 1에 도시된 바와 같이, 반도체 웨이퍼(1)는 웨이퍼 기판(2) 및 폴리이미드층(polyimide layer)(3)을 구비한다. 웨이퍼 기판(2)은 통상 Si계 재질로 이루어져 있으며, 상면에 집적회로가 형성되어 있다. 폴리이미드층(3)은 그 집적회로를 보호하기 위하여 웨이퍼 기판(2)의 상면 위에 형성된다. 이러한 웨이퍼 기판(2)의 두께를 줄이기 위하여 연마장치를 이용하여 웨이퍼(1)의 저면에 대하여 연마를 실시한다. As shown in FIG. 1, the semiconductor wafer 1 includes a wafer substrate 2 and a polyimide layer 3. The wafer substrate 2 is usually made of a Si-based material, and an integrated circuit is formed on the upper surface. The polyimide layer 3 is formed on the top surface of the wafer substrate 2 to protect its integrated circuit. In order to reduce the thickness of the wafer substrate 2, polishing is performed on the bottom surface of the wafer 1 using a polishing apparatus.

도 2는 종래 반도체 웨이퍼의 웨이퍼 기판을 박형으로 연마한 후 워패지(warpage)가 발생한 모습을 나타낸 단면도이다.FIG. 2 is a cross-sectional view illustrating warpage after a wafer of a conventional semiconductor wafer is thinly polished. FIG.

웨이퍼 기판(도 1의 2)에 대한 연마 가공을 실시하여 웨이퍼 기판(도 1의 2)의 두께를 얇게 하여, 도 2에서 도시된 바와 같이 연마된 웨이퍼 기판(2a)을 형성하면, 반도체 웨이퍼(1)가 휘어지는 소위 워패지(warpage) 현상이 쉽게 발생한다. 이는 웨이퍼 기판(2a)과 폴리이미드층(3)과의 열팽창계수와 같은 물성이 서로 달라 이 둘이 팽창·수축하는 범위가 서로 다르기 때문에 나타난다. 특히, 도 2에서와 같이 웨이퍼 기판(2a)의 두께가 얇은 박형 반도체 웨이퍼(1)인 경우에 이러한 워패지 현상이 두드러지게 나타난다. A polishing process is performed on the wafer substrate (2 in FIG. 1) to reduce the thickness of the wafer substrate (2 in FIG. 1) to form the polished wafer substrate 2a as shown in FIG. 1) the so-called warpage phenomenon easily occurs. This is because the physical properties such as the coefficient of thermal expansion between the wafer substrate 2a and the polyimide layer 3 are different from each other, so that the two expand and contract with each other. In particular, in the case of the thin semiconductor wafer 1 having a thin thickness of the wafer substrate 2a as shown in FIG.

따라서 반도체 웨이퍼의 두께를 줄이기 위하여 연마량을 늘인다 하여도 전술한 워패지 현상 때문에, 필요로 하는 박형 반도체칩을 제조하기가 어려워 반도체 패키지의 박형화가 곤란한 문제점이 있다.Therefore, even if the polishing amount is increased to reduce the thickness of the semiconductor wafer, it is difficult to manufacture the required thin semiconductor chip due to the warpage phenomenon described above, which makes it difficult to reduce the thickness of the semiconductor package.

또한, 도 2에서와 같은 반도체 웨이퍼(1)는 웨이퍼 기판(2a)의 두께가 얇아 구조적으로 취약할 뿐 아니라, 폴리이미드층(3)이 형성된 면의 반대면이 그대로 노출되어 있어 차후의 반도체 패키지 공정에서 웨이퍼 기판(2a)이 외부 충격에 의해 쉽게 파손되는 문제점이 있다. In addition, the semiconductor wafer 1, as shown in FIG. 2, is not only structurally weak due to the thin thickness of the wafer substrate 2a, but also exposed to the opposite side of the surface on which the polyimide layer 3 is formed. In the process, the wafer substrate 2a is easily broken by an external impact.

따라서, 본 발명의 목적은 반도체 웨이퍼의 워패지 문제없이 박형화가 가능하도록 개선된 박형 반도체 웨이퍼 및 그 제조방법을 제공하는 데 있다. Accordingly, it is an object of the present invention to provide an improved thin semiconductor wafer and a method of manufacturing the same so that the semiconductor wafer can be thinned without a warpage problem.

본 발명의 다른 목적은 반도체 웨이퍼가 외부 충격으로부터 보호되도록 개선된 박형 반도체 웨이퍼 및 그 제조방법을 제공하는 데 있다.It is another object of the present invention to provide a thin semiconductor wafer and a method of manufacturing the semiconductor wafer improved to protect it from external impact.

본 발명에 따른 박형 반도체 웨이퍼는, 집적회로가 형성되는 활성면을 포함하는 웨이퍼 기판과, 그 집적회로를 보호하기 위하여 그 활성면 상에 형성되는 보호층을 포함하는 박형 반도체 웨이퍼에 있어서, 그 활성면의 반대면 상에 경화수축(硬化收縮) 특성을 가지는 유기화합물로 이루어진 코팅층을 더 포함하는 것을 특징으로 한다. A thin semiconductor wafer according to the present invention is a thin semiconductor wafer comprising a wafer substrate including an active surface on which an integrated circuit is formed, and a protective layer formed on the active surface to protect the integrated circuit. It characterized in that it further comprises a coating layer made of an organic compound having a curing shrinkage (硬化 收縮) characteristics on the opposite side of the surface.

본 발명의 바람직한 실시예에 따르면, 그 코팅층은, 폴리이미드(polyimide), 에폭시 실리콘(epoxy-silicone), 에폭시 이미드 실리콘(epoxy-imide-silicone), 아크릴 에폭시(acryl-epoxy) 및 폴리이미드 실리콘(polyimide-silicone) 중에서 선택된 어느 하나 이상으로 이루어지는 것을 특징으로 한다. According to a preferred embodiment of the present invention, the coating layer, polyimide, epoxy silicone (epoxy-silicone), epoxy imide silicone (epoxy-imide-silicone), acrylic epoxy (acryl-epoxy) and polyimide silicone (polyimide-silicone) It is characterized by consisting of any one or more selected from.

본 발명의 바람직한 실시예에 따르면, 그 코팅층은, 그 폴리이미드층의 경화수축(硬化收縮)에 의해 그 웨이퍼 기판이 휘어지는 정도를 보정할 수 있는 경화수축율(硬化收縮率)을 가지는 것을 특징으로 한다.According to a preferred embodiment of the present invention, the coating layer has a cure shrinkage ratio capable of correcting the degree of warpage of the wafer substrate by cure shrinkage of the polyimide layer. .

본 발명의 바람직한 실시예에 따르면, 그 코팅층의 경화수축율은 그 폴리이미드층의 경화수축율과 동일한 것을 특징으로 한다. According to a preferred embodiment of the present invention, the curing shrinkage of the coating layer is the same as the curing shrinkage of the polyimide layer.

본 발명의 바람직한 실시예에 따르면, 그 코팅층의 두께는 15~150㎛ 사이인 것을 특징으로 한다.According to a preferred embodiment of the present invention, the thickness of the coating layer is characterized in that between 15 ~ 150㎛.

본 발명의 바람직한 실시예에 따르면, 그 보호층은 그 웨이퍼 기판의 가장자리를 그 활성면의 법선 방향인 제1방향 휘게 하는 제1휨응력을 발생시키고, 그 코팅층은 그 웨이퍼 기판의 가장자리를 그 제1방향의 반대 방향인 제2방향으로 휘게하는 제2휨응력을 발생시키는 것을 특징으로 한다. According to a preferred embodiment of the present invention, the protective layer generates a first bending stress that deflects the edge of the wafer substrate in a first direction, which is the normal direction of the active surface, and the coating layer causes the edge of the wafer substrate to be the first. Characterized in that the second bending stress to be bent in the second direction that is opposite to the direction.

본 발명에 따른 박형 반도체 웨이퍼의 제조방법은, (A) 집적회로가 형성되는 활성면이 마련된 웨이퍼 기판을 준비하는 단계; (B) 그 집적회로를 보호하기 위한 보호층을 그 활성면 상에 형성하는 단계; (C) 그 활성면의 반대면을 연마하는 웨이퍼 백-그라인딩(wafer back-grinding)공정을 실시하여 연마면을 형성하는 단계; 및 (D) 그 연마면 상에 경화수축(硬化收縮) 특성을 가지는 유기화합물로 이루어진 코팅층을 형성하는 단계;를 포함하는 것을 특징으로 한다.Method for producing a thin semiconductor wafer according to the present invention, (A) Preparing a wafer substrate having an active surface on which an integrated circuit is formed; (B) forming a protective layer on the active surface for protecting the integrated circuit; (C) performing a wafer back-grinding process of polishing the opposite surface of the active surface to form the polished surface; And (D) forming a coating layer made of an organic compound having a hardening shrinkage property on the polished surface thereof.

본 발명의 바람직한 실시예에 따르면, 그 코팅층은, 스핀 코팅(spin coating)방법, 스크린 프린팅(screen printing)방법, 인젝션 몰딩(injection molding)방법 및 콤프레션 몰딩(compression molding)방법 중에서 선택된 어느 하나의 방법에 의해서 형성되는 것을 특징으로 한다.According to a preferred embodiment of the present invention, the coating layer is any one selected from a spin coating method, a screen printing method, an injection molding method and a compression molding method. It is characterized by being formed by the method.

본 발명의 바람직한 실시예에 따르면, 그 유기화합물의 점도(粘度)는 15~30 poise 사이인 것을 특징으로 한다.According to a preferred embodiment of the present invention, the organic compound has a viscosity of between 15 and 30 poise.

이하에서는 첨부된 도면을 참조하여 본 발명에 따른 박형 반도체 웨이퍼 및 그 제조방법을 자세히 설명한다. Hereinafter, a thin semiconductor wafer and a method of manufacturing the same according to the present invention will be described in detail with reference to the accompanying drawings.

도 3a 내지 도 3f는 각각 본 발명에 따른 박형 반도체 웨이퍼의 제조방법을 나타낸 단면도이다. 3A to 3F are cross-sectional views each illustrating a method for manufacturing a thin semiconductor wafer according to the present invention.

도 3a 내지 도 3f를 참조하여 본 발명에 따른 박형 반도체 웨이퍼의 제조방법을 설명한다.A method of manufacturing a thin semiconductor wafer according to the present invention will be described with reference to FIGS. 3A to 3F.

먼저, 도 3a에서와 같이, 내장된 집적회로(미도시)가 형성되는 활성면(F1)이마련된 제1웨이퍼 기판(51)을 준비한다. First, as shown in FIG. 3A, a first wafer substrate 51 having an active surface F1 on which an integrated integrated circuit (not shown) is formed is prepared.

그런 다음, 도 3b에서와 같이, 그 집적회로를 보호하기 위한 보호층인 폴리이미드층(53)을 활성면(F1) 상에 형성한다. 폴리이미드층(53)은 활성면(F1)상의 접속패드(미도시) 등을 노출시키도록 패턴화하여 형성된다. Then, as shown in FIG. 3B, a polyimide layer 53, which is a protective layer for protecting the integrated circuit, is formed on the active surface F1. The polyimide layer 53 is formed by patterning to expose a connection pad (not shown) or the like on the active surface F1.

그런 다음, 도 3c에서와 같이, 활성면(F1)의 반대면(F2)을 연마하는 웨이퍼 백-그라인딩(wafer back-grinding)공정을 실시하여 연마면(L)을 형성한다. 이 때, 도 3b의 제1웨이퍼 기판(51)은 그 두께가 줄어들어 제2웨이퍼 기판(52)으로 변형된다.Then, as illustrated in FIG. 3C, a wafer back-grinding process of polishing the opposite surface F2 of the active surface F1 is performed to form the polishing surface L. Referring to FIG. At this time, the thickness of the first wafer substrate 51 of FIG. 3B is reduced to deform to the second wafer substrate 52.

그런 다음, 연마면(도 3d의 L) 상에 경화수축(硬化收縮) 특성을 가지는 유기화합물(도 3d의 70)로 이루어진 코팅층(도 3e의 54)을 형성한다. Then, a coating layer (54 in FIG. 3E) made of an organic compound (70 in FIG. 3D) having a hardening shrinkage characteristic is formed on the polishing surface (L in FIG. 3D).

이에 대해서 구체적으로 설명하면, 도 3d에서와 같이, 폴리이미드층(53)이 형성된 제2웨이퍼 기판(52)을 연마면(L)을 위로하여 스핀코팅(spin coating)장치의 스테이지(61) 상에 로딩한다. 다음에, 도 3d에서와 같이, 연마면(L)의 중심부에 소정의 점도(粘度)를 가지는 액상의 유기화합물(70)을 올려놓고, 스핀코팅장치의 회전축(62)을 회전시킨다. 이 때, 유기화합물(70)은 원심력에 의해 연마면(L) 전체에 고루 퍼지게 되고, 도 3e에서와 같이 제2웨이퍼 기판(52) 상에 소정두께를 가진 코팅층(54)이 형성된다. 이렇게 형성된 코팅층(54)의 적절한 두께는 제2웨이퍼 기판(52)과 폴리이미드층(53)의 두께에 따라 달라지지만, 통상적으로 적용되는 제2웨이퍼 기판(52)과 폴리이미드층(53)의 두께에 대응되는 코팅층(54)의 두께는 15~150㎛ 가 되는 것이 바람직하다. 더욱 바람직하게는 코팅층(21)의 두께가 80㎛ 가 되도록 한다.Specifically, as shown in FIG. 3D, the second wafer substrate 52 on which the polyimide layer 53 is formed is placed on the stage 61 of the spin coating apparatus with the polishing surface L facing up. Load in Next, as shown in FIG. 3D, the liquid organic compound 70 having a predetermined viscosity is placed at the center of the polishing surface L, and the rotating shaft 62 of the spin coating apparatus is rotated. At this time, the organic compound 70 is evenly spread throughout the polishing surface L by centrifugal force, and a coating layer 54 having a predetermined thickness is formed on the second wafer substrate 52 as shown in FIG. 3E. The appropriate thickness of the coating layer 54 thus formed depends on the thicknesses of the second wafer substrate 52 and the polyimide layer 53, but the thickness of the second wafer substrate 52 and the polyimide layer 53 is generally applied. The thickness of the coating layer 54 corresponding to the thickness is preferably 15 ~ 150㎛. More preferably, the thickness of the coating layer 21 is 80 μm.

여기서, 스테이지(61)의 회전에 의한 원심력에 의해 유기화합물(70)이 연마면(L)상에 고루 퍼지게 하기 위한 여러 요소 중 스테이지(61)의 회전속도 외에 유기화합물(70)의 점도(粘度)가 큰 작용을 하는데, 바람직하게는 유기화합물(70)의 점도가 15~30 poise 사이의 값이 되도록 한다. Here, the viscosity of the organic compound 70 in addition to the rotational speed of the stage 61 among the various elements for spreading the organic compound 70 evenly on the polishing surface L by the centrifugal force by the rotation of the stage 61. ) Plays a large role, and preferably the viscosity of the organic compound 70 is between 15 and 30 poise.

본 실시예에서는 스핀코팅 방법에 의한 코팅층 형성방법을 설명하였지만. 코팅층(54)은, 스핀코팅 방법 외에도, 스크린 프린팅(screen printing)방법, 인젝션 몰딩(injection molding)방법 및 콤프레션 몰딩(compression molding)방법 중에서 선택된 어느 하나의 방법으로 형성되어도 무방하다. 바람직하게는 코팅층(54) 두께의 균일성 및 생산성 향상을 위하여 스핀코팅 방법에 의하여 코팅층(54)이 형성되도록 한다.In this embodiment, but described a coating layer forming method by a spin coating method. The coating layer 54 may be formed by any one method selected from a screen printing method, an injection molding method, and a compression molding method, in addition to the spin coating method. Preferably, the coating layer 54 is formed by a spin coating method in order to improve the uniformity and productivity of the coating layer 54.

그런 다음, 도 3f에서와 같이, 스핀코팅 장치의 스테이지(도 3e의 61)에서 언로딩된 반도체 웨이퍼(50)를 얻는다. 이로써 반도체 웨이퍼의 제조공정이 종료된다.Then, as in FIG. 3F, an unloaded semiconductor wafer 50 is obtained at the stage of the spin coating apparatus (61 in FIG. 3E). This completes the manufacturing process of the semiconductor wafer.

이하에서는 전술한 바에 의하여 제조된 박형 반도체 웨이퍼를 도 3f를 참조하여 설명한다. Hereinafter, a thin semiconductor wafer manufactured as described above will be described with reference to FIG. 3F.

도 3f에 도시된 바와 같이, 반도체 웨이퍼(50)는 제2웨이퍼 기판(52), 폴리이미드층(polyimide layer)(53) 및 코팅층(coating layer)(54)을 포함한다. 제2웨이퍼 기판(2)은 Si계 재질로 이루어져 있으며, 활성면(F1)에 집적회로(미도시)가 형성되어 있다. 폴리이미드층(53)은 그 집적회로를 보호하기 위하여 제2웨이퍼 기판(2)의 활성면(F1) 위에 형성된다. 코팅층(54)은 제2웨이퍼 기판(2)의 연마면(L)상에 형성되어 있다. 코팅층(54)은, 폴리이미드(polyimide), 에폭시 실리콘(epoxy-silicone), 에폭시 이미드 실리콘(epoxy-imide-silicone), 아크릴 에폭시(acryl-epoxy) 및 폴리이미드 실리콘(polyimide-silicone) 중에서 선택된 어느 하나 이상으로 이루어지는 것이 바람직하다. As shown in FIG. 3F, the semiconductor wafer 50 includes a second wafer substrate 52, a polyimide layer 53, and a coating layer 54. The second wafer substrate 2 is made of Si-based material, and an integrated circuit (not shown) is formed on the active surface F1. The polyimide layer 53 is formed on the active surface F1 of the second wafer substrate 2 to protect the integrated circuit. The coating layer 54 is formed on the polishing surface L of the second wafer substrate 2. The coating layer 54 is selected from polyimide, epoxy silicone, epoxy imide silicone, acrylic epoxy, and polyimide silicone. It is preferable to consist of any one or more.

이러한 코팅층(54)은 경화수축(硬化收縮) 특성을 가지는 유기화합물로 이루어진다. 따라서, 폴리이미드층(53)의 경화수축에 의한 제1휨응력에 의하여 제2웨이퍼 기판(52)의 가장자리가 활성면(F1)의 법선 방향인 제1방향(W1)으로 휘어지는 경우가 발생하더라도, 코팅층(54)의 경화수축(硬化收縮)에 의한 제2휨응력으로서 그 제1휨응력을 보상시키면 제2웨이퍼 기판(52)을 휘어지지 않은 상태로 유지시킬 수 있게 된다. 물론 그 제2휨응력에 의하여 제2웨이퍼 기판(52)의 가장자리가 휘어지는 방향은 제1방향(W1)의 반대 방향인 제2방향(W2)이 된다. 바람직하게는 코팅층(54)의 경화수축율이 폴리이미드층(54)의 경화수축율과 동일하게 되도록 한다. The coating layer 54 is made of an organic compound having curing shrinkage characteristics. Therefore, even if the edge of the second wafer substrate 52 is bent in the first direction W1, which is the normal direction of the active surface F1, due to the first bending stress caused by hardening shrinkage of the polyimide layer 53, Compensating the first bending stress as the second bending stress due to curing shrinkage of the coating layer 54 enables the second wafer substrate 52 to be maintained in an unbent state. Of course, the direction in which the edge of the second wafer substrate 52 is bent by the second bending stress becomes the second direction W2 opposite to the first direction W1. Preferably, the curing shrinkage of the coating layer 54 is equal to the curing shrinkage of the polyimide layer 54.

이에 따라, 폴리이미드층의 경화수축에 따라 제2웨이퍼 기판이 받는 휨응력 방향의 반대방향으로 코팅층의 경화수축으로 인한 또다른 휨응력을 발생시켜 이 두 휨응력이 서로 보상되므로 반도체 웨이퍼의 두께가 얇아지는 박형의 반도체 웨이퍼의 경우에 있어서도 워패지(warpage) 현상이 억제된다. As a result, the flexural shrinkage of the coating layer is generated in the opposite direction to the bending stress received by the second wafer substrate according to the shrinkage of the polyimide layer, and the two bending stresses are compensated for each other. Also in the case of a semiconductor wafer, warpage phenomenon is suppressed.

또한, 반도체 웨이퍼 단계 이후의 반도체 제조공정 진행시 코팅층에 의해 반도체 웨이퍼의 후면(back side)이 외부 충격으로부터 보호되기 때문에 제품의 신뢰성이 향상되며 반도체 제조공정의 생산성이 향상된다. 특히, 코팅층이 실리콘을 모재로 하는 폴리이미드 레진(silicone based PI resin) 등과 같은 유연한 재질로서 이루어진 경우라면 외부충격 흡수율이 높아 외부충격에 의한 반도체 웨이퍼 또는 반도체칩의 손상이 더욱 저감될 수 있다.In addition, since the back side of the semiconductor wafer is protected by an external impact during the semiconductor manufacturing process after the semiconductor wafer step, the reliability of the product is improved and the productivity of the semiconductor manufacturing process is improved. In particular, when the coating layer is made of a flexible material such as silicon-based polyimide resin (silicone based PI resin), etc., the external shock absorption rate is high, and damage to the semiconductor wafer or the semiconductor chip due to external shock may be further reduced.

전술한 바와 같이 제조된 반도체 웨이퍼로부터 반도체 패키지를 얻을 수 있다. 구체적인 예로서, (a) 그 반도체 웨이퍼를 소잉(sawing)하여 개개의 반도체칩으로 분리하는 단계, (b) 분리된 반도체칩을 기판패널 상에 다이어태치(die attach)하는 단계, (c) 그 반도체칩과 그 기판패널이 전기적으로 연결되도록 와이어를 사용하여 와이어 본딩을 실시하는 단계, (d) 그 반도체칩, 그 와이어 및 그 기판패널 상면을 봉지재로 실링(sealing)하는 단계, (e) 그 기판패널에 외부와의 전기적 연결을 위한 솔더볼을 형성하는 단계 및 (f) 그 기판패널을 개개의 기판으로 분리하는 싱귤레이션(singulation) 단계를 거쳐 반도체 패키지가 완성된다. A semiconductor package can be obtained from the semiconductor wafer manufactured as described above. As a specific example, (a) sawing the semiconductor wafer into individual semiconductor chips, (b) die attaching the separated semiconductor chip onto a substrate panel, and (c) the Performing wire bonding using a wire so that the semiconductor chip and the substrate panel are electrically connected to each other, (d) sealing the semiconductor chip, the wire and the upper surface of the substrate panel with an encapsulant, (e) The semiconductor package is completed by forming a solder ball on the substrate panel for electrical connection to the outside and (f) a singulation step of separating the substrate panel into individual substrates.

도 4는 본 발명에 의해 제조된 반도체 웨이퍼로부터 얻어진 반도체 패키지를 나타낸 단면도이다.4 is a cross-sectional view showing a semiconductor package obtained from a semiconductor wafer manufactured by the present invention.

도 4에서 도시된 바와 같이, 반도체 패키지(10)는 반도체칩(11), 기판(16), 본딩와이어(17), 봉지재(18) 및 솔더볼(19)을 포함한다. As shown in FIG. 4, the semiconductor package 10 includes a semiconductor chip 11, a substrate 16, a bonding wire 17, an encapsulant 18, and a solder ball 19.

반도체칩(11)은 폴리이미드층(13)과 폴리이미드층(13)에 의해 노출되는 칩패드(12)를 포함한다. 또한 반도체칩(11)은 그 상면에 형성된 코팅층(14)을 포함한다. 여기서 폴리이미드층(13) 위에 있는 패시베이션층(passivation layer) 등과 같은 칩내 적층부들은 도시 및 설명을 생략한다. 기판(16)은 반도체칩(11)과 다이어태치(die attach)되어 있다. 본딩와이어(17)는 칩패드(12)와 기판(16)을 전기적으로 연결시킨다. 봉지재(18)는 본딩와이어(17) 및 그 양단의 접속부를 보호하기 위하여 본딩와이어(17) 및 칩패드(12)를 실링(sealing)하여 덮는다. 솔더볼(19)은 외부와의 전기적 연결을 위해 기판(16)의 저면(底面)에 형성되어 있다. The semiconductor chip 11 includes a polyimide layer 13 and a chip pad 12 exposed by the polyimide layer 13. In addition, the semiconductor chip 11 includes a coating layer 14 formed on an upper surface thereof. In-chip laminations such as a passivation layer and the like on the polyimide layer 13 will be omitted. The substrate 16 is die attached to the semiconductor chip 11. The bonding wire 17 electrically connects the chip pad 12 and the substrate 16. The encapsulant 18 seals and covers the bonding wires 17 and the chip pads 12 to protect the bonding wires 17 and the connecting portions at both ends thereof. The solder ball 19 is formed on the bottom surface of the substrate 16 for electrical connection with the outside.

이와 같은 반도체 패키지(10)는 그 상면이 코팅층(14)으로 보호되어 있기 때문에, 반도체칩을 덮는 다른 봉지재가 없더라도, 외부의 충격에 의하여 반도체칩(11)의 모서리가 깨지는 현상이 방지될 수 있다. Since the upper surface of the semiconductor package 10 is protected by the coating layer 14, even if there is no other encapsulant covering the semiconductor chip, the edge of the semiconductor chip 11 may be prevented from being broken by an external impact. .

도 5는 본 발명에 의해 제조된 반도체 웨이퍼로부터 얻어진 다른 반도체 패키지를 나타낸 단면도이다.5 is a cross-sectional view showing another semiconductor package obtained from the semiconductor wafer manufactured by the present invention.

도 5에 도시된 바와 같이, 반도체 패키지(20)는 반도체칩(21), 기판(26), EMC몰딩부(25), 본딩와이어(27), 봉지재(28) 및 솔더볼(29)을 포함한다. As shown in FIG. 5, the semiconductor package 20 includes a semiconductor chip 21, a substrate 26, an EMC molding part 25, a bonding wire 27, an encapsulant 28, and a solder ball 29. do.

반도체칩(21), 기판(26), 본딩와이어(27), 봉지재(28) 및 솔더볼(29)은 도 4의 반도체칩(11), 기판(16), 본딩와이어(17), 봉지재(18) 및 솔더볼(19)과 동일하므로 중복설명을 생략한다. EMC몰딩부(25)는 기판(26)의 상면과 반도체칩(21)을 실링하여 덮는다. The semiconductor chip 21, the substrate 26, the bonding wire 27, the encapsulant 28 and the solder ball 29 are the semiconductor chip 11, the substrate 16, the bonding wire 17, and the encapsulant of FIG. 4. Since the same as 18 and the solder ball 19, the overlapping description is omitted. The EMC molding part 25 seals and covers the upper surface of the substrate 26 and the semiconductor chip 21.

이와 같은 반도체 패키지(20)는 코팅층(24)에 사용될 재료로서 피접합성(被接合性)이 우수한 물질을 적절히 선택하여 적용한 경우라면 종래보다 반도체칩(21)과 EMC몰딩부(25) 사이의 계면접착력을 더욱 향상시킬 수 있어 반도체 패키지의 구조적 강도가 강화될 수 있다.The semiconductor package 20 may be an interface between the semiconductor chip 21 and the EMC molding 25 as compared with the prior art, in the case where the material to be used for the coating layer 24 is properly selected and applied. Adhesion may be further improved to increase the structural strength of the semiconductor package.

도 6은 본 발명에 의해 제조된 반도체 웨이퍼로부터 얻어진 또다른 반도체 패키지를 나타낸 단면도이다.6 is a cross-sectional view showing another semiconductor package obtained from the semiconductor wafer manufactured by the present invention.

도 6에서 도시된 바와 같이, 반도체 패키지(30)는 반도체칩(31), 리드프레임(36), 본딩와이어(37) 및 봉지재(38)를 포함한다. As shown in FIG. 6, the semiconductor package 30 includes a semiconductor chip 31, a lead frame 36, a bonding wire 37, and an encapsulant 38.

반도체칩(31)은 폴리이미드층(33)과 폴리이미드층(33)에 의해 노출되는 칩패드(32)를 포함한다. 또한 반도체칩(31)은 그 저면에 형성된 코팅층(34)을 포함한다. 리드프레임(36)은 반도체칩(31)의 상면에 부착되어 있다. 본딩와이어(37)는 칩패드(32)와 리드프레임(36)을 전기적으로 연결시킨다. 봉지재(38)는 본딩와이어(37), 칩패드(32) 및 리드프레임(36) 상면을 실링하여 덮는다. 봉지재(38)는 추가적으로 반도체칩(31)을 덮을 수도 있다. The semiconductor chip 31 includes a polyimide layer 33 and a chip pad 32 exposed by the polyimide layer 33. The semiconductor chip 31 also includes a coating layer 34 formed on its bottom surface. The lead frame 36 is attached to the upper surface of the semiconductor chip 31. The bonding wire 37 electrically connects the chip pad 32 and the lead frame 36. The encapsulant 38 seals and covers the upper surface of the bonding wire 37, the chip pad 32, and the lead frame 36. The encapsulant 38 may additionally cover the semiconductor chip 31.

이와 같은 반도체 패키지(30)도 전술한 바와 같이 외부의 충격에 의하여 반도체칩(31)의 모서리가 깨지는 현상이 방지될 수 있다. 특히, 반도체 패키지(30) 외부의 마더보드상에 접속될때 그 마더보드 또는 그 마더보드상의 돌출부에 의한 충격을 완화시킬 수 있다. As described above, the semiconductor package 30 may also be prevented from breaking edges of the semiconductor chip 31 due to external impact. In particular, when connected on the motherboard outside the semiconductor package 30, it is possible to mitigate the impact caused by the motherboard or protrusions on the motherboard.

이상, 본 발명의 원리를 예시하기 위한 바람직한 실시예에 대하여 도시하고 설명하였으나, 본 발명은 그와 같이 도시되고 설명된 그대로의 구성 및 작용으로 한정되는 것이 아니다. 오히려, 첨부된 특허청구범위의 사상 및 범주를 일탈함이 없이 본 발명에 대한 다양한 변경 및 수정이 가능함을 당업자들은 잘 이해할 수 있을 것이다. 따라서, 그러한 모든 적절한 변경과 수정 및 균등물들도 본 발명의 범위에 속하는 것으로 간주되어야 할 것이다. As mentioned above, although the preferred embodiment for illustrating the principle of this invention was shown and demonstrated, this invention is not limited to the structure and operation as it was shown and described. Rather, those skilled in the art will appreciate that various changes and modifications can be made to the present invention without departing from the spirit and scope of the appended claims. Accordingly, all such suitable changes, modifications, and equivalents should be considered to be within the scope of the present invention.

본 발명에 따른 박형 반도체 웨이퍼 및 그 제조방법은, 반도체 웨이퍼 활성면의 반대면에 형성된 코팅층을 포함하는 구성과, 이러한 코팅층을 형성하는 단계를 포함함으로써, 반도체 웨이퍼의 워패지(wafer warpage) 현상이 억제되므로 평탄면이 유지되는 박형의 반도체 웨이퍼의 생산이 가능하게 되는 이점이 있다. 또한, 반도체 웨이퍼 단계 이후의 반도체 제조공정 진행시 코팅층에 의해 반도체 웨이퍼의 후면(back side)이 외부 충격으로부터 보호되기 때문에 제품의 신뢰성이 향상되며 반도체 제조공정의 생산성이 향상되는 이점이 있다. According to the present invention, a thin semiconductor wafer and a method of manufacturing the same include a structure including a coating layer formed on an opposite surface of a semiconductor wafer active surface, and forming the coating layer, thereby preventing warpage of a semiconductor wafer. Since it is suppressed, there exists an advantage that the manufacture of the thin semiconductor wafer with which a flat surface is maintained is attained. In addition, since the back side of the semiconductor wafer is protected from external impact by the coating layer during the semiconductor manufacturing process after the semiconductor wafer step, the reliability of the product is improved and the productivity of the semiconductor manufacturing process is improved.

도 1은 종래의 반도체 웨이퍼를 나타낸 단면도이다. 1 is a cross-sectional view showing a conventional semiconductor wafer.

도 2는 종래 반도체 웨이퍼의 웨이퍼 기판을 박형으로 연마한 후 워패지(warpage)가 발생한 모습을 나타낸 단면도이다.FIG. 2 is a cross-sectional view illustrating warpage after a wafer of a conventional semiconductor wafer is thinly polished. FIG.

도 3a 내지 도 3f는 각각 본 발명에 따른 박형 반도체 웨이퍼의 제조방법을 나타낸 단면도이다. 3A to 3F are cross-sectional views each illustrating a method for manufacturing a thin semiconductor wafer according to the present invention.

도 4는 본 발명에 의해 제조된 반도체 웨이퍼로부터 얻어진 반도체 패키지를 나타낸 단면도이다.4 is a cross-sectional view showing a semiconductor package obtained from a semiconductor wafer manufactured by the present invention.

도 5는 본 발명에 의해 제조된 반도체 웨이퍼로부터 얻어진 다른 반도체 패키지를 나타낸 단면도이다.5 is a cross-sectional view showing another semiconductor package obtained from the semiconductor wafer manufactured by the present invention.

도 6은 본 발명에 의해 제조된 반도체 웨이퍼로부터 얻어진 또다른 반도체 패키지를 나타낸 단면도이다.6 is a cross-sectional view showing another semiconductor package obtained from the semiconductor wafer manufactured by the present invention.

<도면의 주요부분에 대한 부호의 설명><Description of the symbols for the main parts of the drawings>

50: 반도체 웨이퍼 51, 52: 제1 및 제2웨이퍼 기판50: semiconductor wafer 51, 52: first and second wafer substrates

53: 폴리이미드층 54: 코팅층53: polyimide layer 54: coating layer

F1: 활성면 L: 연마면F1: Active Surface L: Polished Surface

Claims (9)

집적회로가 형성되는 활성면을 포함하는 웨이퍼 기판과, 상기 집적회로를 보호하기 위하여 상기 활성면 상에 형성되는 보호층을 포함하는 박형 반도체 웨이퍼에 있어서, A thin semiconductor wafer comprising a wafer substrate including an active surface on which an integrated circuit is formed, and a protective layer formed on the active surface to protect the integrated circuit. 상기 활성면의 반대면 상에 경화수축(硬化收縮) 특성을 가지는 유기화합물로 이루어진 코팅층을 더 포함하는 것을 특징으로 하는 박형 반도체 웨이퍼.A thin semiconductor wafer further comprising a coating layer made of an organic compound having a hardening shrinkage characteristic on an opposite side of the active surface. 제 1 항에 있어서, The method of claim 1, 상기 코팅층은,The coating layer, 폴리이미드(polyimide), 에폭시 실리콘(epoxy-silicone), 에폭시 이미드 실리콘(epoxy-imide-silicone), 아크릴 에폭시(acryl-epoxy) 및 폴리이미드 실리콘(polyimide-silicone) 중에서 선택된 어느 하나 이상으로 이루어지는 것을 특징으로 하는 박형 반도체 웨이퍼.Polyimide, epoxy silicone (epoxy-silicone), epoxy imide silicone (epoxy-imide-silicone), acrylic epoxy (acryl-epoxy) and polyimide-silicone (polyimide-silicone) A thin semiconductor wafer characterized by the above-mentioned. 제 1 항에 있어서,The method of claim 1, 상기 코팅층은,The coating layer, 상기 폴리이미드층의 경화수축(硬化收縮)에 의해 상기 웨이퍼 기판이 휘어지는 정도를 보정할 수 있는 경화수축율(硬化收縮率)을 가지는 것을 특징으로 하는 박형 반도체 웨이퍼.A thin semiconductor wafer, wherein the polyimide layer has a hardening shrinkage ratio that can correct the degree of warpage of the wafer substrate by hardening shrinkage. 제 3 항에 있어서,The method of claim 3, wherein 상기 코팅층의 경화수축율은 상기 폴리이미드층의 경화수축율과 동일한 것을 특징으로 하는 박형 반도체 웨이퍼.The curing shrinkage rate of the coating layer is thin semiconductor wafer, characterized in that the same as the curing shrinkage rate of the polyimide layer. 제 1 항에 있어서, The method of claim 1, 상기 코팅층의 두께는 15~150㎛ 사이인 것을 특징으로 하는 박형 반도체 웨이퍼.The thickness of the coating layer is a thin semiconductor wafer, characterized in that between 15 ~ 150㎛. 제 1 항에 있어서, The method of claim 1, 상기 보호층은 상기 웨이퍼 기판의 가장자리를 상기 활성면의 법선 방향인 제1방향 휘게하는 제1휨응력을 발생시키고, The protective layer generates a first bending stress that bends the edge of the wafer substrate in a first direction in a normal direction of the active surface, 상기 코팅층은 상기 웨이퍼 기판의 가장자리를 상기 제1방향의 반대 방향인 제2방향으로 휘게하는 제2휨응력을 발생시키는 것을 특징으로 하는 박형 반도체 웨이퍼.The coating layer is a thin semiconductor wafer, characterized in that for generating a second bending stress bending the edge of the wafer substrate in a second direction opposite to the first direction. (A) 집적회로가 형성되는 활성면이 마련된 웨이퍼 기판을 준비하는 단계;(A) Preparing a wafer substrate having an active surface on which an integrated circuit is formed; (B) 상기 집적회로를 보호하기 위한 보호층을 상기 활성면 상에 형성하는 단계;(B) forming a protective layer on the active surface for protecting the integrated circuit; (C) 상기 활성면의 반대면을 연마하는 웨이퍼 백-그라인딩(wafer back-grinding)공정을 실시하여 연마면을 형성하는 단계; 및(C) forming a polished surface by performing a wafer back-grinding process of polishing the opposite surface of the active surface; And (D) 상기 연마면 상에 경화수축(硬化收縮) 특성을 가지는 유기화합물로 이루어진 코팅층을 형성하는 단계;(D) forming a coating layer made of an organic compound having a hardening shrinkage property on the polishing surface; 를 포함하는 것을 특징으로 하는 박형 반도체 웨이퍼의 제조방법.Method for manufacturing a thin semiconductor wafer comprising a. 제 7 항에 있어서, The method of claim 7, wherein 상기 코팅층은, The coating layer, 스핀 코팅(spin coating)방법, 스크린 프린팅(screen printing)방법, 인젝션 몰딩(injection molding)방법 및 콤프레션 몰딩(compression molding)방법 중에서 선택된 어느 하나의 방법에 의해서 형성되는 것을 특징으로 하는 박형 반도체 웨이퍼의 제조방법.A thin semiconductor wafer, which is formed by any one of a spin coating method, a screen printing method, an injection molding method, and a compression molding method. Manufacturing method. 제 7 항에 있어서, The method of claim 7, wherein 상기 유기화합물의 점도(粘度)는 15~30 poise 사이인 것을 특징으로 하는 박형 반도체 웨이퍼의 제조방법. The viscosity of the said organic compound is a manufacturing method of the thin semiconductor wafer characterized by the above-mentioned.
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KR100859645B1 (en) * 2006-12-27 2008-09-23 동부일렉트로닉스 주식회사 Structure for preventing pollution of wafer for semiconductor fabricating apparatus

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