KR20050043269A - High-speed multi-bank semiconductor memory apparatus operating interleaved stack bank arrays and method thereof - Google Patents
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Abstract
인터리브하게 동작하는 스택 뱅크 어레이를 가지는 고속 멀티 뱅크 반도체 메모리 장치 및 그 방법이 개시된다. 상기 고속 멀티 뱅크 반도체 메모리 장치는, 다수 개의 스택 뱅크 어레이들을 인터리브(interleave)하게, 즉, 연속적으로 하나씩 동작시켜서 전체 동작 속도를 향상시킬 수 있다.A high speed multi-bank semiconductor memory device having a stack bank array operating interleaved and a method thereof are disclosed. The high-speed multi-bank semiconductor memory device may improve the overall operation speed by operating the plurality of stack bank arrays interleaved, that is, one by one in succession.
Description
본 발명은 반도체 메모리 장치에 관한 것으로, 특히 뱅크 구조가 스택(stack)형인 멀티 뱅크 반도체 메모리 장치 및 그 고속화 동작 방법에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a semiconductor memory device, and more particularly, to a multi-bank semiconductor memory device having a stack type and a method of speeding up its operation.
DRAM(dynamic random access memory), SRAM(static random access memory), 또는 FRAM(flash random access memory) 등과 같은 반도체 메모리 장치에서, 뱅크 구조가 스택형인 멀티 뱅크 구조의 반도체 메모리 장치 제품이 점점 증가하고 있고, 이러한 구조의 반도체 메모리 장치에서 고속화 동작에 대한 요구가 큰 이슈(issue)로 되었다.In semiconductor memory devices such as dynamic random access memory (DRAM), static random access memory (SRAM), flash random access memory (FRAM), and the like, there is an increasing number of semiconductor memory device products having a multi-bank structure in which bank structures are stacked. In semiconductor memory devices having such a structure, a demand for speeding up has become a big issue.
스택형 뱅크 어레이를 가지는 멀티 뱅크 반도체 메모리 장치는, 다수의 뱅크들을 가지는 뱅크 어레이를 구비한다. 여기서, 뱅크들 각각은 메모리 셀들로 구성되는 다수의 셀 어레이들을 구비한다. 뱅크에 구비되는 셀 어레이들은 동일한 구조를 가진다. 셀 어레이의 메모리 셀들에 저장된 셀 데이터를 리드(read)하거나 셀들에 라이트(write)하는 동작은, 주변 회로, 즉 페리(peri) 블록에 구비되는 소정 디코더에 의하여 이루어진다. 즉, 페리 블록에서 셀들 각각을 선택함으로써, 셀에 저장된 데이터를 리드하거나 필요한 데이터를 셀에 라이트한다. 그러나, 종래의 멀티 뱅크 반도체 메모리 장치에서, 더 고속화된 동작을 위한 대응 방안이 필요하다.A multi-bank semiconductor memory device having a stacked bank array includes a bank array having a plurality of banks. Here, each of the banks has a plurality of cell arrays composed of memory cells. The cell arrays provided in the bank have the same structure. The operation of reading or writing the cell data stored in the memory cells of the cell array is performed by a predetermined decoder provided in a peripheral circuit, that is, a peri block. That is, by selecting each of the cells in the ferry block, data stored in the cell is read or necessary data is written to the cell. However, in the conventional multi-bank semiconductor memory device, there is a need for a countermeasure for faster operation.
따라서, 본 발명이 이루고자하는 기술적 과제는, 다수 개의 스택 뱅크 어레이들을 인터리브(interleave)하게, 즉, 연속적으로 하나씩 동작시켜서 전체 동작 속도를 향상시킬 수 있는 고속 멀티 뱅크 반도체 메모리 장치 및 그 방법을 제공하는 데 있다. Accordingly, an aspect of the present invention is to provide a high-speed multi-bank semiconductor memory device and a method for interleaving a plurality of stack bank arrays, that is, operating one by one in succession to improve the overall operation speed. There is.
상기의 기술적 과제를 달성하기 위한 본 발명에 따른 멀티 뱅크 반도체 메모리 장치는, 다수의 스택 뱅크 어레이들, 다수의 페리 블록들, 및 액티브 선택 제어 회로를 구비하는 것을 특징으로 한다. 상기 다수의 스택 뱅크 어레이들은 각각이 뱅크 동작 신호에 응답하여 접근되는 스택형 뱅크들로 이루어져 있다. 상기 다수의 페리 블록들은 각각이 상기 스택 뱅크 어레이들 각각에 대응되어 있고, 페리 액티브 신호에 응답하여 상기 뱅크 동작 신호를 생성하여 출력한다. 상기 액티브 선택 제어 회로는 상기 스택 뱅크 어레이들 각각에 대응되어 있는 상기 페리 액티브 신호를 생성하여 출력한다. 상기 페리 액티브 신호는, 시스템 클럭 신호의 주파수를 상기 스택 뱅크 어레이 수로 분주한 신호인 것을 특징으로 한다. 상기 스택 뱅크 어레이 수만큼의 상기 페리 액티브 신호들은, 상기 시스템 클럭 신호에 동기되어, 상기 시스템 클럭 신호가 액티브될 때마다 소정 순서로 하나씩 액티브되는 펄스인 것을 특징으로 한다. According to another aspect of the present invention, there is provided a multi-bank semiconductor memory device including a plurality of stack bank arrays, a plurality of ferry blocks, and an active selection control circuit. The plurality of stack bank arrays consist of stacked banks, each of which is accessed in response to a bank operation signal. Each of the plurality of ferry blocks corresponds to each of the stack bank arrays, and generates and outputs the bank operation signal in response to a ferry active signal. The active selection control circuit generates and outputs the ferry active signal corresponding to each of the stack bank arrays. The ferry active signal is a signal obtained by dividing a frequency of a system clock signal by the number of stack bank arrays. The number of the ferry active signals as many as the stack bank array is a pulse which is activated one by one in a predetermined order every time the system clock signal is activated in synchronization with the system clock signal.
상기의 다른 기술적 과제를 달성하기 위한 본 발명에 따른 멀티 뱅크 반도체 메모리 장치의 구동 방법은, 스택 뱅크 어레이들 각각에 대응되어 있는 페리 액티브 신호를 생성하여 출력하는 단계; 상기 페리 액티브 신호에 응답하여 뱅크 동작 신호를 생성하여 출력하는 단계; 및 상기 뱅크 동작 신호에 응답하여 상기 스택 뱅크 어레이들 각각을 구성하는 뱅크들에 접근하는 단계를 구비하는 것을 특징으로 한다. 상기 페리 액티브 신호는, 시스템 클럭 신호의 주파수를 상기 스택 뱅크 어레이 수로 분주한 신호인 것을 특징으로 한다. 상기 스택 뱅크 어레이 수만큼의 상기 페리 액티브 신호들은, 상기 시스템 클럭 신호에 동기되어, 상기 시스템 클럭 신호가 액티브될 때마다 소정 순서로 하나씩 액티브되는 펄스인 것을 특징으로 한다.According to another aspect of the present invention, there is provided a method of driving a multi-bank semiconductor memory device, including: generating and outputting a ferry active signal corresponding to each of the stack bank arrays; Generating and outputting a bank operation signal in response to the ferry active signal; And accessing banks constituting each of the stack bank arrays in response to the bank operation signal. The ferry active signal is a signal obtained by dividing a frequency of a system clock signal by the number of stack bank arrays. The number of the ferry active signals as many as the stack bank array is a pulse which is activated one by one in a predetermined order every time the system clock signal is activated in synchronization with the system clock signal.
본 발명과 본 발명의 동작상의 이점 및 본 발명의 실시에 의하여 달성되는 목적을 충분히 이해하기 위해서는 본 발명의 바람직한 실시예를 예시하는 첨부 도면 및 첨부 도면에 기재된 내용을 참조하여야만 한다.In order to fully understand the present invention, the operational advantages of the present invention, and the objects achieved by the practice of the present invention, reference should be made to the accompanying drawings which illustrate preferred embodiments of the present invention and the contents described in the accompanying drawings.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예를 설명함으로써, 본 발명을 상세히 설명한다. 각 도면에 제시된 동일한 참조부호는 동일한 부재를 나타낸다.Hereinafter, exemplary embodiments of the present invention will be described in detail with reference to the accompanying drawings. Like reference numerals in the drawings denote like elements.
도 1은 본 발명의 일실시예에 따른 멀티 뱅크 반도체 메모리 장치의 블록도이다. 도 1을 참조하면, 본 발명의 일실시예에 따른 멀티 뱅크 반도체 메모리 장치는, 다수의 스택 뱅크 어레이들(stack bank arrays)(110, 120), 다수의 페리 블록들(periblocks)(130, 140), 및 액티브 선택 제어 회로(active selection control circuit)(150)를 구비한다. 1 is a block diagram of a multi-bank semiconductor memory device according to an embodiment of the present invention. Referring to FIG. 1, a multi-bank semiconductor memory device according to an embodiment of the present invention may include a plurality of stack bank arrays 110 and 120 and a plurality of periblocks 130 and 140. And an active selection control circuit 150.
상기 다수의 스택 뱅크 어레이들(110, 120)은 각각이 뱅크 동작 신호에 응답하여 접근되는 스택형 뱅크들로 이루어져 있다. 상기 스택형 뱅크들 각각은 도 2에 도시된 바와 같이, 메모리 셀들로 구성되는 다수의 셀 어레이들을 구비한다. 뱅크에 구비되는 셀 어레이들은 동일한 구조를 가진다. 상기 뱅크 동작 신호에 의하여 상기 스택형 뱅크들에 접근이 이루어질 때, 감지 증폭기(sense amplifier)(SA)를 이용하여 셀 어레이의 메모리 셀들에 저장된 셀 데이터를 리드(read)하거나 셀들에 라이트(write)하는 동작이 이루어진다.The plurality of stack bank arrays 110 and 120 each consist of stacked banks that are accessed in response to a bank operation signal. Each of the stacked banks has a plurality of cell arrays composed of memory cells, as shown in FIG. The cell arrays provided in the bank have the same structure. When the stacked banks are accessed by the bank operation signal, cell data stored in memory cells of a cell array is read or written to cells using a sense amplifier SA. The operation is made.
상기 다수의 페리 블록들(130, 140)은 각각이 상기 스택 뱅크 어레이들(110, 120) 각각에 대응되어 있고, 페리 액티브 신호(PERI1AS, PERI2AS)에 응답하여 상기 뱅크 동작 신호를 생성하여 출력한다. 상기 다수의 페리 블록들(130, 140) 각각은 소정 디코더에 의하여 상기 스택형 뱅크들을 선택하고, 선택된 상기 스택형 뱅크들 각각에 접근하기 위하여 상기 뱅크 동작 신호를 생성함으로써, 메모리 셀에 저장된 데이터를 리드하거나 필요한 데이터를 셀에 라이트한다.Each of the plurality of ferry blocks 130 and 140 corresponds to each of the stack bank arrays 110 and 120, and generates and outputs the bank operation signal in response to the ferry active signals PERI1AS and PERI2AS. . Each of the plurality of ferry blocks 130 and 140 selects the stacked banks by a predetermined decoder and generates the bank operation signal to access each of the selected stacked banks, thereby receiving data stored in a memory cell. Read or write the necessary data into the cell.
상기 액티브 선택 제어 회로(150)는 상기 스택 뱅크 어레이들(110, 120) 각각에 대응되어 있는 상기 페리 액티브 신호(PERI1AS, PERI2AS)를 생성하여 출력한다. The active selection control circuit 150 generates and outputs the ferry active signals PERI1AS and PERI2AS corresponding to each of the stack bank arrays 110 and 120.
도 3은 도 1의 멀티 뱅크 반도체 메모리 장치의 동작 설명을 위한 타이밍도이다. 도 3을 참조하면, 페리 액티브 신호(PERI1AS, PERI2AS)는, 시스템 클럭 신호(SCLK)의 주파수를 상기 스택 뱅크 어레이 수로 분주한 신호이다. 즉, 도 2에서는 상기 스택 뱅크 어레이 수가 2이므로, 시스템 클럭 신호(SCLK)의 주파수가 fSCLK 일 때, 상기 페리 액티브 신호(PERI1AS, PERI2AS)의 주파수는 fSCLK/2이다. 상기 스택 뱅크 어레이 수만큼의 상기 페리 액티브 신호들(PERI1AS, PERI2AS)은, 상기 시스템 클럭 신호(SCLK)에 동기되어, 상기 시스템 클럭 신호(SCLK)가 액티브될 때마다 소정 순서로 하나씩 액티브되는 펄스이다. 즉, 상기 시스템 클럭 신호(SCLK)가 제1 논리 상태(예를 들어, 논리 로우 상태)에서 제2 논리 상태(예를 들어, 논리 하이 상태)로 액티브될 때, 상기 페리 액티브 신호들(PERI1AS, PERI2AS)은 일정 정해진 순서로 하나씩 제1 논리 상태에서 제2 논리 상태로 액티브된다.3 is a timing diagram illustrating an operation of a multi-bank semiconductor memory device of FIG. 1. Referring to FIG. 3, the ferry active signals PERI1AS and PERI2AS are signals obtained by dividing a frequency of a system clock signal SCLK by the number of stack bank arrays. That is, in FIG. 2, since the number of the stack bank arrays is 2, when the frequency of the system clock signal SCLK is f SCLK , the frequencies of the ferry active signals PERI1AS and PERI2AS are f SCLK / 2. The number of the ferry active signals PERI1AS and PERI2AS corresponding to the number of the stack bank arrays are pulses that are activated one by one in a predetermined order whenever the system clock signal SCLK is activated in synchronization with the system clock signal SCLK. . That is, when the system clock signal SCLK is activated from a first logic state (eg, a logic low state) to a second logic state (eg, a logic high state), the ferry active signals PERI1AS, PERI2AS) is activated from the first logic state to the second logic state one by one in a predetermined order.
도 4는 본 발명의 다른 실시예에 따른 멀티 뱅크 반도체 메모리 장치의 블록도이다. 본 발명은 도 1과 같이 스택 뱅크 어레이 수가 2인 것으로 한정되지 않고, 도 4와 같이 스택 뱅크 어레이 수가 4인 것 등으로 확장될 수 있다. 스택 뱅크 어레이 수가 커질수록 전체 동작 속도는 더욱 향상된다. 도 1과 같이, 스택 뱅크 어레이 수가 2인 경우에는, 2개의 페리 액티브 신호(PERI1AS, PERI2AS)에 의하여 스택 뱅크 어레이들(110, 120)이 한번씩 인터리브(interleave)하게 동작하므로, 전체 시스템 동작 속도는 스택 뱅크 어레이 각각의 동작 속도의 2배가 된다. 도 4와 같이, 스택 뱅크 어레이 수가 4인 경우에는, 액티브 선택 제어 회로(490)가 스택 뱅크 어레이들(410~440) 각각에 대응되어 있는 4개의 페리 액티브 신호(PERI1AS~PERI4AS)를 생성하여 출력하고, 도 5에 도시된 바와 같이, 액티브된 페리 블록들(450~480) 각각이 출력하는 뱅크 동작 신호에 의하여 스택 뱅크 어레이들(410~440)이 소정 순서대로 한번씩 인터리브(interleave)하게 동작하므로, 전체 시스템 동작 속도는 스택 뱅크 어레이 각각의 동작 속도의 4배가 된다.4 is a block diagram of a multi-bank semiconductor memory device according to another embodiment of the present invention. The present invention is not limited to two stack bank arrays as shown in FIG. 1, but may be extended to four stack bank arrays as shown in FIG. 4. The larger the number of stack bank arrays, the faster the overall operation speed. As shown in FIG. 1, when the number of stack bank arrays is 2, since the stack bank arrays 110 and 120 are interleaved one by one by two ferry active signals PERI1AS and PERI2AS, the overall system operation speed is increased. Double the operating speed of each of the stack bank arrays. As shown in FIG. 4, when the number of stack bank arrays is 4, the active selection control circuit 490 generates and outputs four ferry active signals PERI1AS to PERI4AS corresponding to each of the stack bank arrays 410 to 440. As shown in FIG. 5, the stack bank arrays 410 to 440 interleave once in a predetermined order according to a bank operation signal output from each of the active ferry blocks 450 to 480. The overall system operating speed is four times the operating speed of each stack bank array.
위에서 기술한 바와 같이, 본 발명의 일실시예에 따른 멀티 뱅크 반도체 메모리 장치는, 액티브 선택 제어 회로(150)에서 페리 액티브 신호(PERI1AS, PERI2AS)를 생성하여 출력하면, 스택 뱅크 어레이들(110, 120) 각각에 대응되어 있는 다수의 페리 블록들(130, 140)이 상기 페리 액티브 신호(PERI1AS, PERI2AS)에 응답하여 뱅크 동작 신호를 생성하여 출력한다. 이에 따라 접근되는 스택 뱅크 어레이들(110, 120)의 스택형 뱅크들이 상기 뱅크 동작 신호에 응답하여 메모리 셀 데이터의 리드/라이트를 수행한다.As described above, when the multi-bank semiconductor memory device generates and outputs the ferry active signals PERI1AS and PERI2AS from the active selection control circuit 150, the stack bank arrays 110,. 120. A plurality of ferry blocks 130 and 140 corresponding to each generate and output a bank operation signal in response to the ferry active signals PERI1AS and PERI2AS. Accordingly, the stacked banks of the stacked bank arrays 110 and 120 that are accessed thereby read / write the memory cell data in response to the bank operation signal.
이상에서와 같이 도면과 명세서에서 최적 실시예가 개시되었다. 여기서 특정한 용어들이 사용되었으나, 이는 단지 본 발명을 설명하기 위한 목적에서 사용된 것이지 의미한정이나 특허청구범위에 기재된 본 발명의 범위를 제한하기 위하여 사용된 것은 아니다. 그러므로 본 기술 분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시예가 가능하다는 점을 이해할 것이다. 따라서, 본 발명의 진정한 기술적 보호 범위는 첨부된 특허청구범위의 기술적 사상에 의해 정해져야 할 것이다.As described above, optimal embodiments have been disclosed in the drawings and the specification. Although specific terms have been used herein, they are used only for the purpose of describing the present invention and are not intended to limit the scope of the invention as defined in the claims or the claims. Therefore, those skilled in the art will understand that various modifications and equivalent other embodiments are possible from this. Therefore, the true technical protection scope of the present invention will be defined by the technical spirit of the appended claims.
상술한 바와 같이 본 발명에 따른 멀티 뱅크 반도체 메모리 장치는, 다수 개의 스택 뱅크 어레이들을 인터리브(interleave)하게, 즉, 연속적으로 하나씩 동작시켜서 전체 동작 속도를 향상시킬 수 있다.As described above, the multi-bank semiconductor memory device according to the present invention may improve the overall operation speed by interleaving a plurality of stack bank arrays, that is, operating one by one in succession.
본 발명의 상세한 설명에서 인용되는 도면을 보다 충분히 이해하기 위하여 각 도면의 간단한 설명이 제공된다.BRIEF DESCRIPTION OF THE DRAWINGS In order to better understand the drawings cited in the detailed description of the invention, a brief description of each drawing is provided.
도 1은 본 발명의 일실시예에 따른 멀티 뱅크 반도체 메모리 장치의 블록도이다.1 is a block diagram of a multi-bank semiconductor memory device according to an embodiment of the present invention.
도 2는 도 1의 뱅크 내부를 보여주는 도면이다.FIG. 2 is a view illustrating the inside of a bank of FIG. 1.
도 3은 도 1의 멀티 뱅크 반도체 메모리 장치의 동작 설명을 위한 타이밍도이다.3 is a timing diagram illustrating an operation of a multi-bank semiconductor memory device of FIG. 1.
도 4는 본 발명의 다른 실시예에 따른 멀티 뱅크 반도체 메모리 장치의 블록도이다.4 is a block diagram of a multi-bank semiconductor memory device according to another embodiment of the present invention.
도 5는 도 4의 멀티 뱅크 반도체 메모리 장치의 동작 설명을 위한 타이밍도이다.FIG. 5 is a timing diagram for describing an operation of the multi-bank semiconductor memory device of FIG. 4.
Claims (6)
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KR1020030078104A KR20050043269A (en) | 2003-11-05 | 2003-11-05 | High-speed multi-bank semiconductor memory apparatus operating interleaved stack bank arrays and method thereof |
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KR1020030078104A KR20050043269A (en) | 2003-11-05 | 2003-11-05 | High-speed multi-bank semiconductor memory apparatus operating interleaved stack bank arrays and method thereof |
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Family Applications (1)
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KR (1) | KR20050043269A (en) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US8693269B2 (en) | 2011-08-08 | 2014-04-08 | Samsung Electronics Co., Ltd. | Memory device for managing timing parameters |
-
2003
- 2003-11-05 KR KR1020030078104A patent/KR20050043269A/en not_active Application Discontinuation
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US8693269B2 (en) | 2011-08-08 | 2014-04-08 | Samsung Electronics Co., Ltd. | Memory device for managing timing parameters |
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