KR20050022163A - Semiconductor memory device with ability to mediate impedance of data output-driver - Google Patents
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Abstract
Description
본 발명은 반도체 장치에 관한 것으로, 특히 동기식 메모리 장치의 데이터 출력 임피던스를 조정하는 회로에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to semiconductor devices, and more particularly to circuits for adjusting the data output impedance of synchronous memory devices.
반도체 메모리 장치는 집적도의 증가와 더불어 그 동작 속도의 향상을 위하여 계속적으로 개선되어 왔다. 동작 속도를 향상시키기 위하여 메모리 장치 외부에서 주어지는 클록과 동기되어 동작할 수 있는 소위 동기식(Synchronous) 메모리 장치가 등장되었다.Semiconductor memory devices have been continually improved to increase the degree of integration and increase their operating speed. In order to improve the operation speed, a so-called synchronous memory device that can operate in synchronization with a clock given from the outside of the memory device has emerged.
처음 제안된 것은 메모리 장치의 외부로부터의 클록의 상승 에지(rising edge)에 동기되어 하나의 데이터 핀에서 클록의 한 주기에 걸쳐 하나의 데이터를 입출력하는 이른바 SDR(single data rate) 동기식 메모리 장치이다. The first proposal is a so-called single data rate (SDR) synchronous memory device that inputs and outputs one data over one period of the clock at one data pin in synchronization with a rising edge of the clock from the outside of the memory device.
그러나 SDR 동기식 메모리 장치 역시 고속 동작을 요구하는 시스템의 속도를 만족하기에는 불충분하며, 이에 따라 하나의 클록 주기에 두 개의 데이터를 처리하는 방식인 디디알(DDR,double data rate) 동기식 메모리 장치가 제안되었다. However, an SDR synchronous memory device is also insufficient to satisfy the speed of a system requiring high-speed operation. Accordingly, a double data rate (DDR) synchronous memory device, which processes two data in one clock cycle, has been proposed.
디디알 동기식 메모리 장치의 각 데이터 입출핀에서는 외부에서 입력되는 클록의 상승 에지(rising edge)와 하강 에지(falling edge)에 동기되어 연속적으로 두 개의 데이터가 입출력되는 바, 클록의 주파수를 증가시키지 않더라도 종래의 SDR 동기식 메모리 장치에 비하여 최소한 두 배 이상의 대역폭(band width)을 구현할 수 있어 그 만큼 고속동작이 구현 가능하다. Each data entry / exit pin of the digital synchronous memory device continuously inputs and outputs two data in synchronization with a rising edge and a falling edge of an externally input clock. At least twice as much bandwidth as the SDR synchronous memory device can realize high-speed operation.
디디알 메모리 장치의 데이터 전송속도를 보다 더 빠르게 하기 위해 여러가지 새로운 개념이 추가되고 있는데, 세계 반도체 표준협회 또는 국제반도체표준협의기구라고 하는 단체인 JEDEC(Joint Electron Device Engineering Council)에서 제안한 디디알Ⅱ 동기식 메모리 장치의 스펙에는 디디알 메모리 장치에서 데이터를 출력하는 출력부의 임피던스(impedance)를 조정할 수 있는 Off Chip Driver(이하 OCD라 함) 조정 컨트롤(calibration control)이라는 개념이 있다.Several new concepts have been added to make the data transfer rate faster in the digital memory device. The DIII synchronous memory device proposed by the Joint Electron Device Engineering Council (JEDEC), an organization called the World Semiconductor Standards Association or the International Semiconductor Standards Consultative Organization. The specification has the concept of an Off Chip Driver (OCD) calibration control that allows you to adjust the impedance of the output from the digital memory device.
OCD 조정 컨트롤은 칩셋등의 외부장치에서 데이터를 인터페이싱하는 메모리 장치의 출력드라이브에 흐르는 전압 또는 전류를 측정해서, 출력드라이의 임피던스를 현재 시스템에서 최적이 되도록 조정하는 것을 말한다.The OCD adjustment control measures the voltage or current flowing through the output drive of a memory device that interfaces data from an external device such as a chipset, and adjusts the output drive's impedance to be optimal in the current system.
따라서 JEDEC의 디디알Ⅱ 동기식 메모리 장치의 스펙을 만족하기 위해서는 메모리 장치의 출력드라이브에 임피던스를 조정할 수 있는 기능을 추가로 구비해야 한다.Therefore, in order to satisfy the specification of JEDEC's DIII synchronous memory device, the output drive of the memory device needs to have an additional function of adjusting impedance.
도1은 메모리 장치와 칩셋의 데이터 인터페이싱을 나타내는 블럭구성도이다.1 is a block diagram illustrating data interfacing between a memory device and a chipset.
도1을 참조하여 살펴보면, 통상적으로 메모리 장치는 시스템에 적용될 때에 칩셋(chipset)과 데이터 인터페이싱(interfacing)을 하게 되는데, 메모리 장치는 칩셋으로부터 다수의 명령어 입력핀(/CS, /WE, CK, /CK,...)을 통해 명령어신호를 입력받고, 다수의 어드레스신호 입력핀(A0 ~ A15)핀을 통해 어드레스를 입력받으며, 다수의 데이터핀을 통해 데이터를 입.출력시킨다.Referring to FIG. 1, a memory device typically performs data interfacing with a chipset when applied to a system. The memory device includes a plurality of command input pins (/ CS, / WE, CK, /) from the chipset. Command signal is input through CK, ...), address is input through a plurality of address signal input pins (A0 to A15), and data is input and output through a plurality of data pins.
또한 디디알 동기식 메모리 장치는 데이터스트로브브신호 입력핀(DQS,/DQS)을 통해 데이터 스트로브 신호와 그 반전신호를 입력받게 되는데, 데이트 스트로브 신호 는 데이터가 입력되는 타이밍동안 클럭킹(Clocking)되어 입력되는 신호이다. 데이터 스트로브 신호는 동기식 메모리 장치가 입력된 데이터를 얼라인시키는데 사용하고, 얼라인된 데이터를 내부코어로 전달하게 된다. 메모리 장치가 데이터를 출력시킬 때에는 내부에서 데이터 스트로브 신호를 생성하여 데이터가 출력되는 타이밍동안 클럭킹되어 출력하게 된다.In addition, the digital synchronous memory device receives the data strobe signal and its inverted signal through the data strobe signal input pins (DQS, / DQS). The data strobe signal is clocked (clocked) during the timing of inputting the data strobe signal. to be. The data strobe signal is used by the synchronous memory device to align the input data and transfer the aligned data to the internal core. When the memory device outputs data, the memory device generates a data strobe signal internally and is clocked and output during timing of outputting the data.
도2는 디디알 메모리 장치에서 JEDEC에서 제안한 OCD 조정 컨트롤을 수행 하는 순서를 나타나는 흐름도이다.2 is a flowchart illustrating a procedure of performing OCD adjustment control proposed by JEDEC in a digital memory device.
JEDEC의 스펙에서 제안된 OCD 조정 컨트롤 동작은 크게 데이터 출력드라이버의 임피던스를 측정하는 동작과 데이터 출력드라이버의 임피던스를 현재의 시스템에 맞게 조정하는 조정하는 동작으로 나누어 진다. 또한 데이터의 출력드라이버는 풀업드라이버와 풀다운드라이버를 구비하고 있기 때문에 임피던스를 측정하는 동작은 하이레벨의 데이터를 출력하는 풀업드라이버의 임피던스를 측정하는 Drive1 모드와 로우레벨의 데이터를 출력하는 풀다운드라이버의 임피던스를 측정하는 Drive0 모드로 나누어서 진행된다.The OCD adjustment control operation proposed in the JEDEC specification is divided into the operation of measuring the impedance of the data output driver and the operation of adjusting the impedance of the data output driver to the current system. In addition, since the data output driver includes a pull-up driver and a pull-down driver, the impedance measurement operation includes the impedance of the drive1 mode measuring the impedance of the pull-up driver that outputs high-level data and the impedance of the pull-down driver that outputs low-level data. It proceeds by dividing into Drive0 mode to measure.
도2를 참조하여 OCD 조정 컨트롤 동작에 대해 살펴본다.With reference to Figure 2 looks at the operation of the OCD adjustment control.
먼저 동기식 메모리 장치의 EMRS(Extended Mode Register Set) 출력이 Drive1 모드로 되면, 모든 데이터 출력핀(DQ핀)과 데이터 스트로브신호 출력핀(DQS)은 하이레벨을 출력하고, 반전된 데이터 스트로브신호 출력핀(/DQS)은 로우레벨을 출력하게 된다.(10) First, when the EMRS (Extended Mode Register Set) output of the synchronous memory device is in Drive1 mode, all the data output pins (DQ pin) and the data strobe signal output pin (DQS) output high level, and the inverted data strobe signal output pins. (/ DQS) will output a low level. (10)
여기서 Drive1 모드는 디디알 동기식 메모리 장치의 모든 데이터 출력드라이버에 구비되는 풀업드라이버에서 하이레벨의 데이터가 출력될 때의 출력임피던스를 측정하는 모드이다. 또한 EMRS 출력 모드는 디디알 동기식 메모리 장치의 여러 동작 상태를 규정해주기 위해 메모리 장치의 내부 레지스터에 설정된 값이 출력되는 모드를 말한다.In this case, the drive1 mode is a mode for measuring output impedance when high-level data is output from a pull-up driver included in all data output drivers of the digital synchronous memory device. In addition, the EMRS output mode refers to a mode in which a value set in an internal register of the memory device is output to define various operating states of the digital synchronous memory device.
이어서 칩셋에서 디디알 동기식 메모리 장치의 각 데이터 출력드라이버에 구비된 풀업드라이버의 임피던스를 측정한다. 측정된 임피던스값이 현재 시스템에 최적화되어 있으면 EMRS 출력값이 Drvie0 모드로 변환되고(16), 최적의 임피던스값과 차이가 있으면 데이터 출력드라이버의 임피던스를 조정하는 조정모드로 진입한다.(12)Then, the chipset measures the impedance of the pull-up driver included in each data output driver of the digital synchronous memory device. If the measured impedance value is optimized for the current system, the EMRS output value is converted to Drvie0 mode (16), and if there is a difference from the optimum impedance value, the control mode is entered to adjust the impedance of the data output driver.
조정모드에서는 각 데이터를 입력핀을 통해 4비트의 제어코드가 입력되는 데이를 코딩하여 데이터 출력드라이버의 풀업드라이버의 임피던스를 증가시던지 또는 감소시킨다.(13) 여기서 데이터 출력드라이버의 임피던스를 측정하고, 조정하기 위한 4비트의 코드신호를 출력하는 것은 모두 칩셋이 하게 된다.In the adjustment mode, each data is coded by inputting a 4-bit control code through the input pin to increase or decrease the impedance of the pull-up driver of the data output driver. (13) Here, the impedance of the data output driver is measured. The chipset outputs a 4-bit code signal for adjustment.
풀업드라이버의 임피던스를 조정하는 것은 구동능력이 같은 다수의 풀업용 모스트랜지스터를 병렬로 연결하고 턴온되는 풀업용 모스트랜지스터의 수를 조정함으로서 이루어진다.Adjusting the pull-up driver's impedance is accomplished by connecting multiple pull-up MOS transistors with the same driving capability in parallel and adjusting the number of pull-up MOS transistors that are turned on.
이어서 EMRS 출력값이 OCD 조정 컨트롤 모드에서 해제되고(14), 다시 데이터 출력드라이버에 구비된 풀업드라이버의 임피던스를 측정한다.(10, 11)The EMRS output is then released in the OCD adjustment control mode (14), again measuring the impedance of the pull-up driver included in the data output driver. (10, 11)
데이터 출력드라이버에 구비된 풀업드라이버의 임피던스가 최적화되지 않았으면, 전술한 조정과정을 다시 거치게 되어 풀업드라이버가 최적의 임피던스를 갖도록 조정된다.If the impedance of the pull-up driver included in the data output driver is not optimized, the above-described adjustment process is repeated to adjust the pull-up driver to have an optimal impedance.
데이터 출력드라이버의 풀업드라이버에 대한 임피던스의 측정 및 조정이 끝나면 EMRS 출력값이 Drive0 모드로 된다. Drive0 모드에서는 Drive1모드에서와 같은 방법으로 모든 데이터의 출력드라이버에서 로우레벨이 출력되도록 한 다음 출력드라이버의 풀다운드라이버의 임피던스를 측정하고, 측정된 임피던스가 최적의 임피던스 값을 값도록 조정하게 된다.(16,17,18,19) 조정이 끝나면 OCD 조정 컨트롤 모드가 해제된다.(21)After measuring and adjusting the impedance of the pull-up driver of the data output driver, the EMRS output value is in Drive0 mode. In Drive0 mode, the output driver of all data outputs the low level in the same way as in Drive1 mode, then measures the impedance of the pull-down driver of the output driver and adjusts the measured impedance to the optimal impedance value. 16, 17, 18, 19) When the adjustment is completed, the OCD adjustment control mode is released. (21)
도3a는 디디알 메모리 장치에서 JEDEC 스펙에 의한 OCD 조정 컨트롤을 수행하는 동작중에서 데이터 출력드라이버의 임피던스를 측정하는 동작을 나타내는 파형도이다. 도3b는 도3a에 도시된 데이터 출력드라이버의 임피던스를 측정하는 동작시, 어드레스 핀을 통해 입력되는 데이터에 따른 동작 모드를 나타내는 표이다.FIG. 3A is a waveform diagram illustrating an operation of measuring impedance of a data output driver during an operation of performing OCD adjustment control according to the JEDEC specification in a digital memory device. FIG. FIG. 3B is a table illustrating an operation mode according to data input through an address pin when an impedance of the data output driver illustrated in FIG. 3A is measured.
이하에서는 도3a와 도3b를 참조하여 JEDEC 스펙에 따라 디디알 메모리 장치의 OCD 조정 컨트롤 동작에서 동기식 메모리 장치의 출력드라이버의 임피던스를 측정하는 동작을 자세히 설명한다.Hereinafter, an operation of measuring the impedance of the output driver of the synchronous memory device in the OCD adjustment control operation of the digital memory device according to the JEDEC specification will be described in detail with reference to FIGS. 3A and 3B.
먼저 칩셋에서 디디알 동기식 메모리 장치로 EMRS 출력모드가 Drive0 또는 Drive1 모드로 되도록 제어신호를 보낸다. First, a control signal is sent from the chipset to the digital synchronous memory device so that the EMRS output mode is set to Drive0 or Drive1 mode.
이때 제어신호는 디디알 동기식 메모리 장치의 어드레스핀(A7 ~ A9)을 통해 3비트의 신호로 입력되는 데, 입력되는 신호의 종류에 따른 동작상태는 도3b에 도시되어 있다. 예를 들어 어드레스핀(A7 ~ A9)으로 001이 입력되면 Drive1 모드가 되고, 010이 입력되면 Drive0 모드가 되며, 100이 입력되면 조정모드로 된다. 여기서 111로 입력되면 디디알 동기식 메모리 장치의 출력드라이버는 기본 임피던스값을 유지하게 된다.In this case, the control signal is input as a 3-bit signal through the address pins A7 to A9 of the digital synchronous memory device. An operation state according to the type of the input signal is shown in FIG. 3B. For example, if 001 is input through address pins (A7 ~ A9), it becomes Drive1 mode, if 010 is input, it becomes Drive0 mode, and if 100 is input, it is in adjustment mode. If it is input as 111, the output driver of the digital synchronous memory device maintains the basic impedance value.
Drive1 모드에서는 디디알 동기식 메모리 장치의 모든 데이터 출력드라이버에서 하이레벨이 출력되도록 하여, 데이터 출력드라이버의 풀업드라이버의 임피던스값을 측정한다.In Drive1 mode, the high level is output from all data output drivers of the digital synchronous memory device, and the impedance value of the pull-up driver of the data output driver is measured.
Drvie0 모드에서는 디디알 동기식 메모리 장치의 모든 데이터 출력드라이버에서 로우레벨이 출력되도록 하여, 데이터 출력드라이버의 풀다운드라이버의 임피던스값을 측정한다.In Drvie0 mode, low data is output from all data output drivers of the digital synchronous memory device, and the impedance value of the pull-down driver of the data output driver is measured.
도4a는 디디알 메모리 장치에서 JEDEC 스펙에 의한 OCD 조정 컨트롤을 수행하는 동작중에서 데이터 출력드라이버의 임피던스를 조정하는 동작을 나타내는 파형도이다. 도4b는 도3b에 도시된 데이터 출력드라이버의 임피던스를 조정하는 동작시, 데이터 핀을 통해 입력되는 데이터에 따른 동작모드를 나타내는 표이다.4A is a waveform diagram illustrating an operation of adjusting an impedance of a data output driver during an operation of performing OCD adjustment control according to the JEDEC specification in a digital memory device. FIG. 4B is a table illustrating an operation mode according to data input through a data pin in an operation of adjusting impedance of the data output driver shown in FIG. 3B.
이하에서는 도4a와 도4b를 참조하여 JEDEC 스펙에 따라 디디알 메모리 장치의 OCD 조정 컨트롤 동작에서 동기식 메모리 장치의 출력드라이버의 임피던스를 조정하는 동작을 설명한다.Hereinafter, an operation of adjusting the impedance of the output driver of the synchronous memory device in the OCD adjustment control operation of the digital memory device according to the JEDEC specification will be described with reference to FIGS. 4A and 4B.
임피던스를 조정하기 위한 모드로 진입한 다음, 칩셋에서는 데이터 출력드라이버의 임피던스값을 조정하기 위해 4비트의 코드신호(DT0 ~ DT3)를 데이터입력핀을 통해 입력시킨다.After entering the mode to adjust the impedance, the chipset inputs the 4-bit code signals DT0 to DT3 through the data input pin to adjust the impedance value of the data output driver.
도4b에 도시된 표에는 입력된 OCD 제어신호에 따라 디디알 동기식 메모리 장치가 데이터 출력드라이버의 임피던스를 조정하는 동작이 나타나 있다.The table shown in FIG. 4B shows an operation in which the digital synchronous memory device adjusts the impedance of the data output driver according to the input OCD control signal.
데이터 출력드라이버의 임피던스 조정은 각각 풀업드라이버와 풀다운드라이버에 다수의 모스트랜지스터를 병렬로 연결하고, 기본적으로 일정한 수의 모스트랜지스터를 턴온시킨 다음, OCD 제어코드에 따라 턴온되는 모스트랜지스터의 수를 조정함으로서 이루어진다.Impedance adjustment of the data output driver is achieved by connecting multiple MOS transistors in parallel to the pull-up and pull-down drivers, turning on a certain number of MOS transistors, and then adjusting the number of MOS transistors turned on according to the OCD control codes. Is done.
예를 들어 코드신호가 1000이면 데이터 출력드라이버의 풀다운 드라이버에서 턴온되는 모스트랜지스터를 하나 더 감소시키고, 코드신호가 1001이면 풀업드라이버에서 턴온되는 모스트랜지스터를 하나 더 증가시키고 풀다운드라이버에서 턴온되는 모스트랜지스터를 하나 더 감소시키는 것이다.For example, if the code signal is 1000, the MOS transistor turned on by the pull-down driver of the data output driver is reduced by one. If the code signal is 1001, the MOS transistor turned on by the pull-up driver is increased by one. One more decrease.
4비트의 제어코드를 입력받아 데이터 출력드라이버의 풀다운 드라이버와 풀업드라이버에서 턴온되는 모스트랜지스터의 수를 조정하고 나면, OCD 조정모드가 해제된다.After inputting the 4-bit control code and adjusting the number of MOS transistors turned on in the pull-down driver and pull-up driver of the data output driver, the OCD adjustment mode is released.
이전까지 개발된 동기식 메모리 장치에서는 데이터 출력드라이버의 임피던스를 조정하는 구성이 없었으나, 최근 개발되기 시작한 디디알 동기식 메모리 장치에서는 데이터 출력드라이버의 임피던스를 스텝화하여 제어할 수 있게 되었다. 이를 위해서는 이전에 없던 OCD 조정동작을 할 수 있는 새로운 회로가 필요하다.In the synchronous memory device developed before, there is no configuration for adjusting the impedance of the data output driver. However, in the recently developed DL synchronous memory device, the impedance of the data output driver can be controlled by stepping. This requires a new circuit that can perform OCD adjustments that were not available before.
본 발명은 데이터 출력드라이버의 드라이빙 능력이 시스템에 최적화되도록, 데이터 출력드라이버의 임피던스값을 조정할 수 있는 디디알 동기식 메모리 장치를 제공함을 목적으로 한다.An object of the present invention is to provide a dial synchronous memory device capable of adjusting an impedance value of a data output driver so that the driving capability of the data output driver is optimized for a system.
상기의 과제를 달성하기 위해 본 발명의 메모리 장치는 OCD 조정 컨트롤 동작을 통해 데이터 출력드라이버의 출력임피던스를 조정하기 위해, 데이터 입출력 패드; 데이터 억세스 동작중에서는 상기 데이터 입출력패드를 통해 입력되는 데이터 신호를 버퍼링하여 래치하고, 상기 OCD 조정 컨트롤 동작중에는 상기 데이터 입출력 패드를 통해 입력되는 OCD 제어코드를 버퍼링하여 래치하는 데이터 입력부; 데이터 억세스 동작중에는 상기 데이터 입력부에 의해 래치되는 데이터 신호를 입력받아 얼라인시킨 다음 메모리 코어영역으로 전달하고, 상기 OCD 조정 컨트롤 동작중에는 상기 데이터 입력부에 의해 래치되는 상기 OCD 제어코드를 얼라인시켜 출력하는 데이터 얼라인부; 상기 메모리 코어영역에서 전달되는 데이터 신호를 외부로 출력 및 드라이빙하는 데이터 출력드라이버; 및 상기 데이터 얼라인부에서 얼라인되어 출력되는 상기 OCD 제어코드를 디코딩하여 상기 데이터 출력드라이버의 출력임피던스를 조정하기 위한 OCD 제어부를 구비한다.In order to achieve the above object, the memory device of the present invention comprises a data input / output pad for adjusting the output impedance of the data output driver through an OCD adjustment control operation; A data input unit configured to buffer and latch a data signal input through the data input / output pad during a data access operation, and to buffer and latch an OCD control code input through the data input / output pad during the OCD adjustment control operation; During the data access operation, the data signal latched by the data input unit is received and aligned, and then transferred to the memory core area. During the OCD adjustment control operation, the OCD control code latched by the data input unit is aligned and output. A data alignment unit; A data output driver configured to output and drive a data signal transmitted from the memory core area to the outside; And an OCD control unit for decoding the OCD control code that is aligned and output from the data alignment unit to adjust the output impedance of the data output driver.
이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시 할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부된 도면을 참조하여 설명하기로 한다.Hereinafter, the most preferred embodiments of the present invention will be described with reference to the accompanying drawings so that those skilled in the art can easily implement the technical idea of the present invention. do.
도5는 본 발명의 바람직한 실시예에 따른 동기식 메모리 장치를 나타내는 블럭구성도이다. 5 is a block diagram illustrating a synchronous memory device according to a preferred embodiment of the present invention.
도5를 참조하여 살펴보면, 본 실시예에 따른 메모리 장치는 OCD 조정 컨트롤 동작을 위해 데이터 입출력 패드(DQ pad)와, 데이터 억세스 동작중에서는 데이터 입출력패드(DQ pad)를 통해 입력되는 데이터 신호를 버퍼링하여 래치하고, OCD 조정 컨트롤 동작중에는 데이터 입출력 패드(DQ pad)를 통해 입력되는 OCD 제어코드를 버퍼링하여 래치하는 데이터 입력부(300)와, 데이터 억세스 동작중에는 데이터 입력부(300)에 의해 래치되는 데이터 신호를 입력받아 얼라인시킨 다음 메모리 코어영역(500)으로 전달하고, OCD 조정 컨트롤 동작중에는 데이터 입력부(300)에 의해 래치되는 OCD 제어코드를 얼라인시켜 출력하는 데이터 얼라인부(400)와, 메모리 코어영역(500)에서 전달되는 데이터 신호를 외부로 출력 및 드라이빙하는 데이터 출력드라이버(200)와, 데이터 얼라인부(400)에서 얼라인되어 출력되는 OCD 제어코드를 디코딩하여 데이터 출력드라이버(200)의 출력임피던스를 조정하기 위한 OCD 제어부(100)를 구비한다. 데이터 출력드라이버(200)의 출력은 데이터 입출력 패드(DQ pad)를 통해 데이터를 출력한다.Referring to FIG. 5, the memory device buffers a data input / output pad (DQ pad) for an OCD adjustment control operation and a data signal input through the data input / output pad (DQ pad) during a data access operation. The data input unit 300 to buffer and latch the OCD control code input through the data input / output pad (DQ pad) during the OCD adjustment control operation, and the data signal latched by the data input unit 300 during the data access operation. The data aligning unit 400 and the memory core for aligning and outputting the inputted data to the memory core area 500 and aligning and outputting the OCD control code latched by the data input unit 300 during the OCD adjustment control operation. A data output driver 200 for outputting and driving a data signal transmitted from the area 500 to the outside, and a data alignment unit 400 OCD control code for adjusting the output impedance of the data output driver 200 by decoding the OCD control code is aligned and output. The output of the data output driver 200 outputs data through a data input / output pad (DQ pad).
또한, 데이터 입력부(300)는 데이터 입출력 패드(DQ pad)를 통해 전달되는 데이터 신호 또는 OCD 제어코드를 버퍼링하는 데이터 입력버퍼(310)와, 데이터 입력버퍼(310)에 버퍼링된 데이터 신호 또는 OCD 제어코드를 래치하는 데이터 래치부(320)를 구비한다.In addition, the data input unit 300 may include a data input buffer 310 buffering a data signal or an OCD control code transmitted through a data input / output pad (DQ pad), and a data signal or OCD control buffered in the data input buffer 310. The data latch unit 320 latches the code.
도6은 도5에 도시된 동기식 메모리 장치를 보다 자세히 나타내는 블럭구성도이다.FIG. 6 is a block diagram illustrating in detail the synchronous memory device shown in FIG.
도6을 참조하여 살펴보면, 데이터 얼라인부(400)는 데이터 래치부(300)에 래치된 데이터 신호를 입력받아 얼라인하여 메모리 코어영역(500)으로 전달하는 노멀데이터 얼라인부(410)와, 데이터 래치부(320)에 래치된 OCD 제어코드를 입력받아 얼라인하여 OCD 제어부(100)로 전달하는 OCD 제어코드 얼라인부(420)를 구비한다.Referring to FIG. 6, the data aligning unit 400 receives a data signal latched to the data latching unit 300, aligns the normal data aligning unit 410, and delivers the data signal to the memory core region 500. The OCD control code aligning unit 420 receives the OCD control code latched by the unit 320 and aligns the received OCD control code to the OCD control unit 100.
또한, OCD 제어부(100)는 데이터 얼라인부(400)에서 얼라인되어 출력되는 OCD 제어코드를 디코딩하여 데이터 출력드라이버(600)의 출력임피던스를 증가시키는 증가제어신호(pu_inc,pd_inc) 또는 감소시키는 감소제어신호(pu_dec,pd_inc)를 활성화시켜 출력하는 OCD 명령어 디코더(120)와, 데이터 출력드라이버(600)의 임피던스를 조정하기 위한 다수의 임피던스 조정신호(drv70u ~ drv140u, drv70d ~ drv140d)를 출력하며, 증가제어신호(pu_inc,pd_inc) 또는 감소제어신호(pu_dec,pd_inc)가 활성화되는 것에 대응하여 다수의 임피던스 조정신호(drv70u ~ drv140u, drv70d ~ drv140d)를 활성화시켜 데이터 출력드라이버(600)로 출력하는 OCD 제어 로직부(110)를 구비한다.In addition, the OCD control unit 100 decodes the OCD control code aligned and output from the data alignment unit 400 to increase or decrease the increase control signal (pu_inc, pd_inc) to increase the output impedance of the data output driver 600. OCD command decoder 120 for activating and outputting the control signal (pu_dec, pd_inc), and outputs a plurality of impedance adjustment signals (drv70u ~ drv140u, drv70d ~ drv140d) for adjusting the impedance of the data output driver 600, OCD activating a plurality of impedance adjustment signals (drv70u to drv140u, drv70d to drv140d) in response to activation of the increase control signals (pu_inc, pd_inc) or the decrease control signals (pu_dec, pd_inc) and output them to the data output driver 600. The control logic unit 110 is provided.
데이터 출력드라이버(600)는 병렬연결되는 다수의 모스트랜지스터를 구비하고, OCD 제어 로직부에서 출력되는 다수의 임피던스 조정신호(drv70u ~ drv140u, drv70d ~ drv140d)에 대응하여 턴온되는 모스트랜지스터의 수를 조정하게 되는데, 메모리 코엉영역(500)에서 전달되는 하이레벨의 데이터 신호(up1,up2)를 출력하기 위해 데이터 입출력 패드(DQ pad)를 통해 풀업드라이빙하는 풀업드라이버(610)와, 메모리 코엉영역(500)에서 전달되는 로우레벨의 데이터 신호(dn1,dn2)를 출력하기 위해 데이터 입출력 패드(DQ pad)를 통해 풀다운드라이빙하는 풀다운드라이버(610)를 구비한다.The data output driver 600 includes a plurality of MOS transistors connected in parallel and adjusts the number of MOS transistors turned on in response to the plurality of impedance adjustment signals drv70u to drv140u and drv70d to drv140d output from the OCD control logic unit. The pull-up driver 610 is pull-up driver through the data input and output pad (DQ pad) to output the high-level data signals (up1, up2) transmitted from the memory nose area 500, and the memory nose area 500 In order to output the low level data signals dn1 and dn2 transmitted from the PDP, a pulldown driver 610 is pulled down through the data input / output pad DQ pad.
또한, OCD 제어로직부(110)는 OCD 명령어 디코더(120)로부터 출력되는 증가제어신호(pu_inc)와 감소제어신호(pu_dec)를 입력받아 풀업드라이버(610)의 출력임피던스를 조정하기 위한 다수의 임피던스 조정신호(drv70u ~ drv140u)를 출력하는 풀업 OCD 제어로직부(110a)와, OCD 명령어 디코더(120)로부터 출력되는 증가제어신호(pd_inc)와 감소제어신호(pd_dec)를 입력받아 풀다운드라이버(620)의 출력임피던스를 조정하기 위한 다수의 임피던스 조정신호(drv70d ~ drv140d)를 출력하는 풀업 OCD 제어로직부(110b)를 구비한다.In addition, the OCD control logic unit 110 receives the increase control signal pu_inc and the decrease control signal pu_dec outputted from the OCD command decoder 120 and adjusts the output impedance of the pull-up driver 610. The pull-down driver 620 receives the pull-up OCD control logic unit 110a that outputs the adjustment signals drv70u to drv140u, and the increase control signal pd_inc and the decrease control signal pd_dec output from the OCD command decoder 120. And a pull-up OCD control logic unit 110b for outputting a plurality of impedance adjustment signals drv70d to drv140d for adjusting the output impedance of.
또한, 메모리 코어영역은 데이터 얼라인부(400)에서 출력되는 얼라인된 데이터(do0,do1,de0,de1)를 입력받아 센스앰프(520)로 전달하는 라이트데이터 드라이버(510)와, 라이트데이터 드라이버(510)에서 전달되는 데이터를 래치 및 감지 증폭하는 센스앰프부(520)와, 다수의 메모리셀을 구비하여 센스앰프부(520)에 래치된 데이터를 선택된 메모리셀에 저장하는 메모리셀 어레이(530)를 구비한다.In addition, the memory core area includes a write data driver 510 that receives the aligned data do0, do1, de0, and de1 output from the data alignment unit 400, and transmits the received data to the sense amplifier 520, and the write data driver. A sense amplifier unit 520 for latching and sensing and amplifying data transmitted from the block 510, and a memory cell array 530 including a plurality of memory cells and storing the data latched in the sense amplifier unit 520 in a selected memory cell. ).
또한, 본 실시예에 따른 메모리 장치는 어드레스 입력핀(Address<9:7>)을 통해 입력되는 OCD 조정컨트롤 동작을 위한 제어코드를 입력받아 래치하는 어드레스 래치부(900)와, 어드레스 래치부에 래치된 OCD 조정컨트롤 동작을 위한 제어코드를 입력받아 디코딩하여 데이터 출력드라이버(600)와, 데이터 얼라인부(400)와 OCD 제어부(100)를 제어하는 EMRS 디코더(700)와, 명령어신호(/RAS,/CAS,/WE,/CS,CKE)를 입력받아 EMRS 디코더(700)를 제어하는 명령어 해석부(800)를 구비한다.In addition, the memory device according to the present embodiment includes an address latch unit 900 for receiving and latching a control code for an OCD adjustment control operation input through an address input pin (Address <9: 7>), and an address latch unit. Receives and decodes the control code for the latched OCD adjustment control operation to output the data output driver 600, the data alignment unit 400 and the OCD control unit 100, the EMRS decoder 700, and the command signal (/ RAS And a command interpreter 800 for controlling the EMRS decoder 700 by receiving / CAS, / WE, / CS, and CKE.
도7은 도5에 도시된 OCD 제어 로직부(110)의 풀업 OCD 제어로직부(110a)를 나타내는 블럭구성도이다.FIG. 7 is a block diagram showing a pull-up OCD control logic unit 110a of the OCD control logic unit 110 shown in FIG.
도7을 참조하여 살펴보면, 풀업 OCD 제어로직부(110a)는 OCD 명령어 디코더(120)에서 출력되는 증가제어신호(pd_inc)와 감소제어신호(pu_dec)를 입력받아 풀업드라이버(610)의 출력임피던스를 조정하기 위한 다수의 임피던스 조정신호(drv70u ~ drv140u)를 출력하는 다수의 레지스터(110 ~ 180)를 구비한다.Referring to FIG. 7, the pull-up OCD control logic unit 110a receives the increase control signal pd_inc and the decrease control signal pu_dec output from the OCD command decoder 120 to obtain the output impedance of the pull-up driver 610. And a plurality of registers 110 to 180 which output a plurality of impedance adjustment signals drv70u to drv140u for adjustment.
풀업 OCD 제어로직부(110a)에 구비되는 레지스터는 H레지스터(110 ~ 140)와 L레지스터(150 ~ 180)로 구성되는데, 각각 하나의 임피던스 조정신호(예를 들어 drv100u)를 출력하고 있다.The registers provided in the pull-up OCD control logic unit 110a are composed of the H registers 110 to 140 and the L registers 150 to 180, respectively, and output one impedance adjustment signal (for example, drv100u).
풀업 OCD 제어로직부(110a)는 초기동작시 EMRS 디코더(700)에서 출력되는 디폴트신호(OCD_Default)에 의해서 다수의 임피던스 조정신호(drv70u ~ drv140u)중 해당되는 기본값에 해당되는 임피던스 조정신호(예를 들어 drv70u~drv100u)를 활성화시켜 출력하고, 이후에 OCD명령어 디코더에서 출력되는 증가제어신호(pd_inc)와 감소제어신호(pu_dec)에 따라서 활성화되어 출력하는 임피던스 조정신호의 수를 순차적으로 변화시키게 된다. The pull-up OCD control logic unit 110a performs an impedance adjustment signal corresponding to a corresponding default value among the plurality of impedance adjustment signals drv70u to drv140u by the default signal OCD_Default output from the EMRS decoder 700 during initial operation. For example, drv70u to drv100u are activated and output, and the number of impedance adjustment signals that are activated and output according to the increase control signal pd_inc and the decrease control signal pu_dec output from the OCD command decoder is sequentially changed.
파워업신호(pwrup)는 메모리 장치에 전원전압이 안정적으로 공급됨을 알려주는 신호인데, 여기서는 풀업 OCD 제어로직부(110a)에 구비되는 H레지스터와 L레지스터의 인에이블 신호로 사용되었다.The power-up signal pwrup is a signal indicating that the power supply voltage is stably supplied to the memory device. Here, the power-up signal pwrup is used as an enable signal of the H and L registers provided in the pull-up OCD control logic unit 110a.
또한, 스위치(SW1)와 스위치(SW2)는 H레지스터(110)의 출력신호(out)를 임피던스 조정신호(drv70u)로 출력하거나, 전원전압(VDD)을 그대로 임피던스 조정신호(drv70u)로 출력하는 것을 선택하기 위한 것이다. In addition, the switch SW1 and the switch SW2 output the output signal out of the H register 110 as the impedance adjustment signal drv70u, or output the power supply voltage VDD as the impedance adjustment signal drv70u. It is to choose the one.
메모리 장치 동작하는 중에 데이터 출력드라이버의 임피던스를 조정하는 데 있어서, 첫번째 조정신호인 임피던스 조정신호(drv70u)는 항상 활성화되어 있는 상태를 유지하기게 된다. 따라서 다수의 임피던스 조정신호(drv70u ~ drv140u)는 데이터 출력드라이버(600)의 출력임피던스에 따라 누적하여 활성화되기 때문에, 전원전압을 바로 임피던스 조정신호(drv70u)로 전달하여 항상 임피던스 조정신호(drv70u)를 활성화되도록 유지시키는 것이다.In adjusting the impedance of the data output driver while the memory device is operating, the impedance adjustment signal drv70u, which is the first adjustment signal, is always maintained. Therefore, since the plurality of impedance adjustment signals drv70u to drv140u are activated by accumulating according to the output impedance of the data output driver 600, the power supply voltage is directly transmitted to the impedance adjustment signal drv70u to always deliver the impedance adjustment signal drv70u. Keep it active.
한편, 도7은 풀업드라이버(610)의 출력임피던스를 조정하기 위한 풀업 OCD 제어로직부(110a)를 나타내는 블럭구성도인데, 풀다운드라이버(620)의 출력임피던스를 조정하기 위한 풀다운 OCD 제어로직부(110b)를 나타내는 블럭구성은 풀업 OCD 제어로직부(110a)과 같은 구성으로 되어 그 블럭구성도는 생략한다.FIG. 7 is a block diagram showing a pull-up OCD control logic unit 110a for adjusting the output impedance of the pull-up driver 610. The pull-down OCD control logic unit for adjusting the output impedance of the pull-down driver 620 is shown in FIG. The block structure shown at 110b is the same as that of the pull-up OCD control logic unit 110a, and the block structure is omitted.
도8은 도7에 도시된 H레지스터(110)를 나타내는 회로도이다.FIG. 8 is a circuit diagram illustrating the H register 110 shown in FIG. 7.
도8을 참조하여 살펴보면, H레지스터(110)는 하이레벨의 디폴트 신호(OCD_Default)를 디폴트입력단(default)으로 전달받아 버퍼링하여 출력하거나, 증가제어신호(pu_inc)를 증가신호입력단(inc)를 통해 입력받고, 이전단에 구비된 H레지스터의 출력신호(out)를 제1 입력단(pre)를 통해 입력받아 논리곱하여 출력하는 제1 신호입력부(112)와, 감소제어신호(pu_dec)를 감소신호입력단(dec)를 통해 입력받아 반전한 다음, 다음단에 연결된 레지스터의 출력신호(out)를 제2 입력단(next)을 통해 입력받아 논리합하여 출력하는 제2 신호입력부(113)와, 파워업신호(pwrup)에 인에이블되며 제1 및 제2 신호입력부(112,113)의 출력을 두 입력으로 하는 RS플립플롭수단(115)과, 파워업신호(pwrup)에 인에이블되어 RS플립플롭수단(115)의 출력신호를 버퍼링하여 레지스터의 출력신호로 출력하는 신호출력부(116)와, 파워업신호(pwrup)를 입력받아 RS플립플롭수단(115)과, 신호출력부(116)로 출력하는 인에이블 버퍼부(111,114)를 구비한다.Referring to FIG. 8, the H register 110 receives and buffers the high level default signal OCD_Default as the default input terminal, and outputs the buffered output signal through the increase signal input terminal inc. A first signal input unit 112 which receives an input, outputs an output signal out of the H register provided in the previous stage through a first input terminal pre, and outputs the result by logically multiplying the output signal; and a second signal input unit 113 for inputting and inverting the output signal (out) of the register connected to the next stage through the second input terminal (next), and outputting the logical sum to output the logic signal. RS flip-flop means 115, which is enabled at pwrup and uses two outputs of the first and second signal inputs 112 and 113, and the power-up signal pwrup, to enable the RS flip-flop means 115. A signal that buffers an output signal and outputs it as an output signal of a register Receiving the ryeokbu 116, and a power-up signal (pwrup) includes an enable buffer (111 114) for outputting to the RS flip-flop means (115) and a signal output section 116.
도9는 도8에 도시된 L레지스터를 나타내는 회로도이다.FIG. 9 is a circuit diagram showing an L register shown in FIG.
도9를 참조하여 살펴보면, L레지스터(150)는 이전단에 구비된 레지스터(L레지스터 또는 H레지스터)의 출력신호(out)를 제1 입력단(pre)를 통해 입력받아 논리곱하여 출력하는 제1 신호입력부(151)와, 디폴트 신호(OCD_Default)를 디폴트입력단(default)를 통해 입력받아 버퍼링하여 출력하거나, 감소제어신호(pu_dec)를 감소신호입력단(dec)를 통해 입력받아 반전한 다음, 다음단에 연결된 레지스터의 출력신호(out)를 제2 입력단(next)을 통해 입력받아 논리합하여 출력하는 제2 신호입력부(152)와, 파워업신호(pwrup)에 인에이블되며 제1 및 제2 신호입력부(151,152)의 출력을 두 입력으로 하는 RS플립플롭수단(153)과, 파워업신호(pwrup)에 인에이블되어 RS플립플롭수단(155)의 출력신호를 버퍼링하여 레지스터의 출력신호(out)로 출력하는 신호출력부(155)와, 파워업신호(pwrup)를 입력받아 RS플립플롭수단(153)과, 신호출력부(155)로 출력하는 인에이블 버퍼부(154)를 구비한다.Referring to FIG. 9, the L register 150 receives an output signal out of a register (L register or H register) provided at a previous stage through a first input terminal pre, and logically outputs the first signal. The input unit 151 and the default signal (OCD_Default) are input through the default input terminal (default), buffered and output, or the reduction control signal (pu_dec) is input through the reduction signal input terminal (dec) and inverted, and then A second signal input unit 152 that receives the output signal of the connected register through the second input terminal next and logically sums the output signal, and enables the power up signal pwrup, and enables the first and second signal input units ( RS flip-flop means 153 having two outputs of 151 and 152, and a power-up signal pwrup are enabled to buffer the output signal of RS flip-flop means 155 and output it as an output signal out of a register. Receiving a signal output unit 155 and a power-up signal pwrup The RS flip-flop means 153 and an enable buffer unit 154 for outputting to the signal output unit 155 are provided.
도10은 도6에 도시된 EMRS 디코더를 나타내는 회로도이다.FIG. 10 is a circuit diagram illustrating an EMRS decoder illustrated in FIG. 6.
도10에 도시된 EMRS 디코더는 어드레스핀(Address<7:9>)을 통해 입력되며 OCD 동작모드를 선택하기 위한 코드신호를 디코딩하여 도3b에 도시된 표와 같은 동작모드가 되도록 출력신호(OCD_exit, OCD_drive1, OCD_drive0, OCD_adjust,OCD_default)를 출력하는 회로이다.The EMRS decoder shown in FIG. 10 is input through an address pin (Address <7: 9>) and decodes a code signal for selecting an OCD operation mode so that the output signal (OCD_exit) becomes an operation mode as shown in FIG. 3B. , OCD_drive1, OCD_drive0, OCD_adjust, OCD_default).
여기서 출력되는 신호중 'OCD_exit'는 OCD 조정모드를 탈출하기 위한 신호이고, 'OCD_drive1'는 데이터 출력드라이버의 풀업드라이버(610)의 출력임피던스를 조정하기 위한 신호이고, 'OCD_drive0'는 데이터 출력드라이버의 풀다운드라이버(620)의 출력임피던스를 조정하기 위한 신호이다. 또한, 'OCD_adjust'는 OCD 조정모드에서 데이터 출력드라이버(600)의 임피던스를 조정하는 모드로 진입하기 위한 신호이다. 또한 'OCD_default' OCD 조정모드에서 데이터 출력드라이버(600)의 출력임피던스를 기준값으로 셋팅하기 위한 신호이다.Here, 'OCD_exit' is a signal for exiting the OCD adjustment mode, 'OCD_drive1' is a signal for adjusting the output impedance of the pull-up driver 610 of the data output driver, and 'OCD_drive0' is a pull-down of the data output driver. This is a signal for adjusting the output impedance of the driver 620. In addition, 'OCD_adjust' is a signal for entering the mode for adjusting the impedance of the data output driver 600 in the OCD adjustment mode. In addition, 'OCD_default' is a signal for setting the output impedance of the data output driver 600 to a reference value in the OCD adjustment mode.
도11은 도6에 도시된 OCD 명령어 디코더를 나타내는 회로도이다. FIG. 11 is a circuit diagram illustrating an OCD command decoder shown in FIG. 6.
도11을 참조하여 살펴보면, OCD 명령어 디코더(120)는 데이터 얼라인부(400)을 통해 입력되는 4비트의 OCD 제어코드를 디코딩하여 도4b에 도시된 표에 의한 동작이 이루어지도록 풀업드라이버(610)로 출력하는 증가제어신호(pu_inc)와 감소제어신호(pu_dec)를 생성하고, 풀다운드라이버(620)로 출력하는 증가제어신호(pd_inc)와 감소제어신호(pd_dec)를 출력하게 된다.Referring to FIG. 11, the OCD command decoder 120 decodes a 4-bit OCD control code input through the data aligning unit 400 so that the operation according to the table shown in FIG. 4B is performed. An increase control signal pu_inc and a decrease control signal pu_dec to be outputted are generated, and an increase control signal pd_inc and a decrease control signal pd_dec output to the pull-down driver 620 are output.
이하에서는 도5 내지 도11을 참조하여 본 실시예에 따른 메모리 장치의 동작을 설명한다.Hereinafter, the operation of the memory device according to the present exemplary embodiment will be described with reference to FIGS. 5 through 11.
전술한 바와 같이, 메모리 장치의 속도가 점점 더 증가되면서, 보다 안정적이면서도 고속으로 데이터를 입출력시킬 수 있는 여러 기술이 제안되고 있다. 본 발명에 관한 OCD 조정모드에 관한 기술도 데이터의 입출력을 보다 고속으로 하기 위한 기술로서, JEDEC에서 디디알 동기식 메모리 장치에 관한 스펙으로 제안한 것이다.As described above, as the speed of a memory device increases, various techniques for inputting and outputting data more stably and at high speed have been proposed. The technique related to the OCD adjustment mode according to the present invention is also a technique for speeding up the input / output of data, and has been proposed by JEDEC as a specification regarding a dial synchronous memory device.
OCD 조정모드는 데이터 출력드라이버의 출력임피던스를 조정할 수 있도록 구현한 다음, 시스템에 최적화되도록 데이터 출력드라이버의 출력임피던스를 조정하는 기술이다. OCD adjustment mode is a technology that adjusts the output impedance of the data output driver and then adjusts the output impedance of the data output driver to be optimized for the system.
이를 위해서는 OCD 조정모드로 진입한 다음 데이터 출력드라이버의 출력임피던스를 측정하고, 측정된 출력드라이버의 출력임피던스를 현재 시스템에 최적화된 출력 임피던스값으로 조정하게 된다. 따라서 메모리 장치에서는 OCD 조정모드를 구현하려면 OCD 제어코드를 입력받는 OCD 제어코드 입력핀 및 OCD 제어코드 입력부와, 입력된 OCD 제어코드를 디코딩하여 데이터 출력드라이버의 임피던스를 조정하는 제어부가 필요하다.To do this, after entering the OCD adjustment mode, the output impedance of the data output driver is measured, and the output impedance of the measured output driver is adjusted to the output impedance value optimized for the current system. Therefore, in the memory device, in order to implement the OCD control mode, an OCD control code input pin and an OCD control code input unit for receiving an OCD control code, and a control unit for adjusting the impedance of the data output driver by decoding the input OCD control code are required.
도5에 도시된 바와 같이, 본 발명의 핵심적 특징은 따로 OCD 제어코드를 입력받는 제어코드 입력부를 두지 않고 통상적으로 메모리 장치에 데이터를 입력받는 데이터 입력부를 OCD 제어코드를 입력받는 입력패스로 이용한다는 것이다.As shown in FIG. 5, a key feature of the present invention is that a data input unit for receiving data into a memory device is typically used as an input path for receiving an OCD control code without a separate control code input unit for receiving an OCD control code. will be.
본 발명에서는 통상적인 데이터 억세스동작중에서는 데이터 입,출력핀(DQ pad)으로 데이터를 입력받아 내부 메모리 코어영역(500)으로 전달하고, OCD 조정모드인 경우에서는 데이터 입,출력핀(DQ pad)을 통해 OCD 제어코드를 입력받아 이를 디코딩하여 데이터 출력드라이버(200)의 출력임피던스를 조정하게 된다.In the present invention, data is input to the data input and output pins (DQ pad) and transmitted to the internal memory core area 500 during a normal data access operation. In the OCD adjustment mode, data input and output pins (DQ pad) are used. Through receiving the OCD control code through the decoding to adjust the output impedance of the data output driver 200.
OCD 조정모드에 의해 출력임피던스값이 시스템에 최적화된 데이터 출력드라이버(200)는 메모리 코어영역(500)에서 전달되는 출력데이터(data)를 데이터 입출력핀(DQ pad)을 통해 출력하게 된다.The data output driver 200 in which the output impedance value is optimized for the system by the OCD adjustment mode outputs the output data transmitted from the memory core area 500 through the data input / output pin DQ pad.
계속해서 도6을 참조하여 OCD 컨트롤 조정모드에서 본 발명에 의한 메모리 장치의 동작을 자세히 살펴본다.6, the operation of the memory device according to the present invention in the OCD control adjustment mode will be described in detail.
전술한 바와 같이 OCD 컨트롤 조정모드는 데이터 출력드라이버의 출력임피던스를 측정하는 모드와 측정된 출력임피던스를 바탕으로 출력드라이버의 출력임피던스를 조정하는 모드로 구분된다.As described above, the OCD control adjustment mode is divided into a mode for measuring the output impedance of the data output driver and a mode for adjusting the output impedance of the output driver based on the measured output impedance.
먼저 명령어 해석부(800)에서는 입력되는 명령어 신호를 디코딩하여 EMRS 디코더(700)로 OCD 컨트롤 조정모드로 진입했음을 알려준다. First, the command interpreter 800 decodes the input command signal and informs the EMRS decoder 700 that the OCD control adjustment mode has been entered.
이어서 어드레스 입력핀(Address<7:9>)을 통해 입력되어 어드레스 래치부(900)에 래치된 제어신호 '001' (도3b 참조)에 의해 EMRS 디코더(700)에서는 풀업드라이버의 임피던스를 측정하기 위한 신호 제1 측정 활성화신호(OCD_Drive1)를 활성화시킨다.Subsequently, the EMRS decoder 700 measures the impedance of the pull-up driver by the control signal '001' (see FIG. 3B) input through the address input pins Address <7: 9> and latched to the address latching unit 900. To activate the first measurement activation signal OCD_Drive1.
풀업측정신호(OCD_Drive1)가 활성화되면 풀업드라이버(610)에서 하이레벨을 입출력패드(DQ pad)를 통해 출력하고, 칩셋에서는 이 때의 임피던스를 측정한다.When the pull-up measurement signal OCD_Drive1 is activated, the pull-up driver 610 outputs a high level through the input / output pad DQ pad, and the chipset measures the impedance at this time.
이어서 어드레스 입력핀(Address<7:9>)을 통해 입력되어 어드레스 래치부(900)에 래치된 제어신호 '100'(도3b를 참조)에 의해 EMRS 디코더(700)는 OCD 조정신호(OCD_Adjust)를 활성화시킨다.Subsequently, the EMRS decoder 700 transmits the OCD adjustment signal OCD_Adjust by the control signal '100' (see FIG. 3B) input through the address input pins Address <7: 9> and latched to the address latching unit 900. Activate.
OCD 조정신호(OCD_Adjust)가 활성화되면, 입출력패드(DQ pad)를 통해 4비트의 제어코드가 순차적으로 입력된다. 입력되는 제어코드는 데이터 입력버퍼(310)에 의해 버퍼링되어 데이터 래치부(300)에 의해 래치되고, 이어서 데이터얼라인부(400)의 OCD코드 얼라인부에 얼라인되어 OCD 명령어 디코더(120)로 입력된다.When the OCD adjustment signal OCD_Adjust is activated, 4-bit control codes are sequentially input through the input / output pad DQ pad. The input control code is buffered by the data input buffer 310 and latched by the data latch unit 300, and then aligned with the OCD code alignment unit of the data alignment unit 400 and input to the OCD command decoder 120. do.
이어서 OCD 명령어디코더(120)에서는 입력되는 4비트의 제어코드를 디코딩하여 풀업 OCD 제어로직부(110a)를 제어하고, 풀업 OCD 제어로직부(110a)는 풀업드라이버의 출력임피던스를 조정하기 위한 신호(drv70u ~ drv140u)를 출력한다.Subsequently, the OCD instruction decoder 120 decodes an input 4-bit control code to control the pull-up OCD control logic unit 110a, and the pull-up OCD control logic unit 110a controls a signal for adjusting the output impedance of the pull-up driver. drv70u ~ drv140u).
이어서 풀업드라이버(610)는 출력임피던스를 조정하기 위한 신호(drv70u ~ drv140u)에 응답하여 출력임피던스를 조정한다. 풀업드라이버의 출력임피던스를 조정하는 것은 다수의 풀업용 모스트랜지스터를 병렬로 구비하여 턴온되는 풀업용 모스트랜지스터의 수를 조정함으로서 이루어진다.The pull-up driver 610 then adjusts the output impedance in response to the signals drv70u to drv140u for adjusting the output impedance. Adjusting the output impedance of the pull-up driver is achieved by adjusting the number of pull-up MOS transistors that are turned on by having multiple pull-up MOS transistors in parallel.
이후에서는 풀업드라이버(610)를 통해 출력단을 풀업시킴으로서 하이레벨의 데이터를 출력할 때에 조정된 출력임피던스로 출력단을 풀업시키게 된다.Thereafter, the output stage is pulled up through the pull-up driver 610 to pull up the output stage with the adjusted output impedance when outputting high level data.
한편, 풀다운 드라이버의 출력임피던스를 조정하기 위한 동작도 전술한 풀업 드라이버의 출력임피던스를 조정하는 동작과 같은방법이므로 그 과정은 생략한다.On the other hand, since the operation for adjusting the output impedance of the pull-down driver is the same method as the operation for adjusting the output impedance of the pull-up driver, the process is omitted.
이상에서 살펴본 바와 같이, 본 발명에 의해 OCD 조정모드를 구현하는 데 있어서 추가적인 입출력핀과 추가적인 OCD 제어코더의 입력패스를 추가로 구비하지 않고, 데이터 입출력패드와 데이터가 입력되는 패스를 이용하여 OCD 제어코드를 입력받아 디코딩하기 때문에, 현재 개발되고 있는 메모리 장치에서 추가되는 면적을 최소화하면서 OCD 조정모드를 구현할 수 있게 되었다.As described above, in implementing the OCD adjustment mode according to the present invention, an OCD control is performed using a data input / output pad and a path through which data is input without additional input / output pins and an additional OCD control coder. Since the code is received and decoded, the OCD adjustment mode can be implemented while minimizing the additional area of the memory device being developed.
이상에서 설명한 본 발명은 전술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것이 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.The present invention described above is not limited to the above-described embodiments and the accompanying drawings, and various substitutions, modifications, and changes are possible in the art without departing from the technical spirit of the present invention. It will be clear to those of ordinary knowledge.
본 발명에 의해서 동기식 메모리 장치에서 새롭게 추가되는 회로를 최소화하면서도 데이터의 출력드라이버의 출력임피던스를 시스템에 맞게 최적화하는 OCD 조정을 구현할 수 있다.According to the present invention, it is possible to implement an OCD adjustment for optimizing the output impedance of an output driver of data to a system while minimizing a circuit newly added in a synchronous memory device.
도1은 메모리 장치와 칩셋의 데이터 인터페이싱을 나타내는 블럭구성도.1 is a block diagram showing data interfacing between a memory device and a chipset.
도2는 디디알 메모리 장치에서 JEDEC 스펙에 의해서 OCD 조정 컨트롤을 수행 하는 순서를 나타나는 흐름도.Fig. 2 is a flow chart showing a procedure of performing OCD adjustment control by JEDEC specification in the digital memory device.
도3a는 디디알 메모리 장치에서 JEDEC 스펙에 의한 OCD 조정 컨트롤을 수행하는 동작중에서 데이터 출력드라이버의 임피던스를 측정하는 동작을 나타내는 파형도. Fig. 3A is a waveform diagram showing an operation of measuring impedance of a data output driver during operation of performing OCD adjustment control according to JEDEC specification in a digital memory device.
도3b는 도3a에 도시된 바와 같이 데이터 출력드라이버의 임피던스를 측정하는 동작시, 어드레스 핀을 통해 입력되는 데이터에 따른 동작 모드를 나타내는 표. FIG. 3B is a table illustrating an operation mode according to data input through an address pin in an operation of measuring impedance of a data output driver as shown in FIG. 3A.
도4a는 디디알 메모리 장치에서 JEDEC 스펙에 의한 OCD 조정 컨트롤을 수행하는 동작중에서 데이터 출력드라이버의 임피던스를 조정하는 동작을 나타내는 파형도.Fig. 4A is a waveform diagram showing an operation of adjusting the impedance of the data output driver during an operation of performing OCD adjustment control according to the JEDEC specification in the digital memory device.
도4b는 도3b에 도시된 바와 같이 데이터 출력드라이버의 임피던스를 조정하는 동작시, 데이터 핀을 통해 입력되는 데이터에 따른 동작모드를 나타내는 표.4B is a table illustrating an operation mode according to data input through a data pin in an operation of adjusting impedance of a data output driver as shown in FIG. 3B.
도5는 본 발명의 바람직한 실시예에 따른 동기식 메모리 장치를 나타내는 블럭구성도이다.5 is a block diagram illustrating a synchronous memory device according to a preferred embodiment of the present invention.
도6은 도5에 도시된 동기식 메모리 장치를 보다 자세히 나타내는 블럭구성도이다.FIG. 6 is a block diagram illustrating in detail the synchronous memory device shown in FIG.
도7은 도5에 도시된 OCD 제어 로직부를 나타내는 블럭구성도.Fig. 7 is a block diagram showing an OCD control logic section shown in Fig. 5;
도8은 도7에 도시된 H레지스터를 나타내는 회로도.FIG. 8 is a circuit diagram showing an H register shown in FIG.
도9는 도8에 도시된 L레지스터를 나타내는 회로도.9 is a circuit diagram showing an L register shown in FIG.
도10은 도6에 도시된 EMRS 디코더를 나타내는 회로도.FIG. 10 is a circuit diagram showing an EMRS decoder shown in FIG.
도11은 도6에 도시된 OCD 명령어 디코더를 나타내는 회로도.FIG. 11 is a circuit diagram showing an OCD instruction decoder shown in FIG.
* 도면의 주요부분에 대한 부호의 설명* Explanation of symbols for main parts of the drawings
ND1 ~ ND3 : 낸드게이트ND1 to ND3: NAND Gate
NOR1 ~ NOR9 : 노어게이트NOR1 ~ NOR9: NORGATE
I1 ~ I11 : 인버터I1 ~ I11: Inverter
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Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100605587B1 (en) * | 2005-03-31 | 2006-07-28 | 주식회사 하이닉스반도체 | Semiconductor memory device for internally controlling strength of output-driver |
| US7277331B2 (en) | 2005-09-27 | 2007-10-02 | Hynix Semiconductor Inc. | Semiconductor memory device for adjusting impedance of data output driver |
| US7292953B2 (en) | 2004-05-10 | 2007-11-06 | Hynix Semiconductor, Inc. | Semiconductor memory device with ability to adjust impedance of data output driver |
| US7323900B2 (en) | 2005-09-27 | 2008-01-29 | Hynix Semiconductor Inc. | Semiconductor memory device for adjusting impedance of data output driver |
| KR100842204B1 (en) * | 2005-07-26 | 2008-06-30 | 엔이씨 일렉트로닉스 가부시키가이샤 | Impedance regulating circuit and method thereof |
| KR101363453B1 (en) * | 2012-12-27 | 2014-02-17 | 주식회사 루셈 | Apparatus and method for measuring r-on resistance |
Families Citing this family (25)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100582358B1 (en) * | 2003-12-29 | 2006-05-22 | 주식회사 하이닉스반도체 | Driving circuit for on die termination in semiconductor and its method |
| KR100567908B1 (en) * | 2004-12-30 | 2006-04-05 | 주식회사 하이닉스반도체 | Calibration circuit for semiconductor memory device and method of operating the same |
| KR100567077B1 (en) * | 2005-01-31 | 2006-04-04 | 주식회사 하이닉스반도체 | Memory device with a device for re-calibrating the output of an internal circuit and the method for re-calibrating the output signal |
| US7389194B2 (en) | 2005-07-06 | 2008-06-17 | Rambus Inc. | Driver calibration methods and circuits |
| KR100755369B1 (en) * | 2006-01-03 | 2007-09-04 | 삼성전자주식회사 | Semiconductor memory device and memory system using it and method of controlling swing width thereof |
| KR100738961B1 (en) * | 2006-02-22 | 2007-07-12 | 주식회사 하이닉스반도체 | Apparatus for driving output of semiconductor memory |
| US7459930B2 (en) * | 2006-11-14 | 2008-12-02 | Micron Technology, Inc. | Digital calibration circuits, devices and systems including same, and methods of operation |
| TWI311320B (en) | 2006-12-01 | 2009-06-21 | Realtek Semiconductor Corp | Circuit and method for calibrating data control signal |
| US7443193B1 (en) * | 2006-12-30 | 2008-10-28 | Altera Corporation | Techniques for providing calibrated parallel on-chip termination impedance |
| US7991573B2 (en) * | 2007-12-19 | 2011-08-02 | Qimonda Ag | Integrated circuit including calibration circuit |
| KR100907012B1 (en) * | 2007-12-27 | 2009-07-08 | 주식회사 하이닉스반도체 | Data output driving circuit of semiconductor apparatus |
| US8004887B2 (en) * | 2008-11-07 | 2011-08-23 | Micron Technology, Inc. | Configurable digital and analog input/output interface in a memory device |
| US7872494B2 (en) * | 2009-06-12 | 2011-01-18 | Freescale Semiconductor, Inc. | Memory controller calibration |
| US7893741B2 (en) * | 2009-06-12 | 2011-02-22 | Freescale Semiconductor, Inc. | Multiple-stage, signal edge alignment apparatus and methods |
| KR101094984B1 (en) * | 2010-03-31 | 2011-12-20 | 주식회사 하이닉스반도체 | Impedance calibration apparatus of semiconductor integrated circuit |
| KR101093000B1 (en) * | 2010-05-28 | 2011-12-12 | 주식회사 하이닉스반도체 | Semiconductor memory device and operating method thereof |
| KR101168337B1 (en) * | 2010-07-08 | 2012-07-24 | 에스케이하이닉스 주식회사 | Integrated circuit and method for controlling data output impedance |
| CN102081965B (en) * | 2011-02-21 | 2013-04-10 | 西安华芯半导体有限公司 | Circuit for generating inner write clock of dynamic random access memory (DRAM) |
| KR102529968B1 (en) * | 2016-05-11 | 2023-05-08 | 삼성전자주식회사 | Impedance calibration circuit of semiconductor memory device, semiconductor memory device and method of operating the same |
| KR102584637B1 (en) * | 2016-08-22 | 2023-10-05 | 삼성전자주식회사 | Semiconductor memory device and semiconductor device |
| US10003335B2 (en) * | 2016-08-25 | 2018-06-19 | SK Hynix Inc. | Data transmission device, and semiconductor device and system including the same |
| KR102522006B1 (en) | 2016-10-17 | 2023-04-17 | 에스케이하이닉스 주식회사 | Circuit for calibrating input/output terminal characteristic and semiconductor apparatus including the same |
| CN107919154B (en) * | 2017-12-11 | 2018-10-26 | 长鑫存储技术有限公司 | A kind of input/output driver calibration circuit, method and semiconductor memory |
| US10644756B2 (en) * | 2018-07-30 | 2020-05-05 | Nxp B.V. | Transmitter calibration for NFC (near field communication) device |
| JP2022051277A (en) * | 2020-09-18 | 2022-03-31 | キオクシア株式会社 | Memory system and control method |
Family Cites Families (15)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| GB9414928D0 (en) * | 1994-07-25 | 1994-09-14 | Inmos Ltd | Off-chip driver circuit |
| US5629634A (en) | 1995-08-21 | 1997-05-13 | International Business Machines Corporation | Low-power, tristate, off-chip driver circuit |
| US6094075A (en) * | 1997-08-29 | 2000-07-25 | Rambus Incorporated | Current control technique |
| US6137316A (en) * | 1998-06-09 | 2000-10-24 | Siemens Aktiengesellschaft | Integrated circuit with improved off chip drivers |
| US5995440A (en) * | 1998-07-23 | 1999-11-30 | International Business Machines Corporation | Off-chip driver and receiver circuits for multiple voltage level DRAMs |
| US6118310A (en) * | 1998-11-04 | 2000-09-12 | Agilent Technologies | Digitally controlled output driver and method for impedance matching |
| KR100332455B1 (en) * | 1999-08-09 | 2002-04-13 | 윤종용 | variable impedance Control circuit and off-chip driver circuit in semiconductor device and variable impedance Control method therefor |
| US6184749B1 (en) * | 1999-10-20 | 2001-02-06 | Vanguard International Semiconductor Corp. | Layout for pull-up/pull-down devices of off-chip driver |
| JP3762171B2 (en) * | 1999-11-15 | 2006-04-05 | 株式会社東芝 | Synchronous signal generation circuit |
| KR100316719B1 (en) * | 1999-12-29 | 2001-12-13 | 윤종용 | Output driver preventing degradation of channel bus line and memory module mounted semiconductor devices having thereof |
| US6496037B1 (en) * | 2000-06-06 | 2002-12-17 | International Business Machines Corporation | Automatic off-chip driver adjustment based on load characteristics |
| US6330194B1 (en) * | 2000-06-26 | 2001-12-11 | Micron Technology, Inc. | High speed I/O calibration using an input path and simplified logic |
| KR100391150B1 (en) * | 2000-11-15 | 2003-07-16 | 삼성전자주식회사 | impedance Controlled output circuit having multi-stage high code selectors in semiconductor device and method for operating same |
| JP3626452B2 (en) * | 2001-12-27 | 2005-03-09 | 株式会社東芝 | Semiconductor device |
| US6924660B2 (en) * | 2003-09-08 | 2005-08-02 | Rambus Inc. | Calibration methods and circuits for optimized on-die termination |
-
2003
- 2003-08-25 KR KR10-2003-0058733A patent/KR100500921B1/en not_active IP Right Cessation
-
2004
- 2004-06-30 US US10/882,486 patent/US7019556B2/en not_active Expired - Fee Related
- 2004-06-30 TW TW093119552A patent/TWI255465B/en active
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- 2004-08-25 CN CNB200410076966XA patent/CN100440370C/en not_active Expired - Fee Related
Cited By (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7292953B2 (en) | 2004-05-10 | 2007-11-06 | Hynix Semiconductor, Inc. | Semiconductor memory device with ability to adjust impedance of data output driver |
| US7801696B2 (en) | 2004-05-10 | 2010-09-21 | Hynix Semiconductor Inc. | Semiconductor memory device with ability to adjust impedance of data output driver |
| KR100605587B1 (en) * | 2005-03-31 | 2006-07-28 | 주식회사 하이닉스반도체 | Semiconductor memory device for internally controlling strength of output-driver |
| US7355448B2 (en) | 2005-03-31 | 2008-04-08 | Hynix Semiconductor, Inc. | Semiconductor memory device for internally controlling strength of output driver |
| US7463053B2 (en) | 2005-03-31 | 2008-12-09 | Hynix Semiconductor, Inc. | Semiconductor memory device for internally controlling strength of output driver |
| KR100842204B1 (en) * | 2005-07-26 | 2008-06-30 | 엔이씨 일렉트로닉스 가부시키가이샤 | Impedance regulating circuit and method thereof |
| US7277331B2 (en) | 2005-09-27 | 2007-10-02 | Hynix Semiconductor Inc. | Semiconductor memory device for adjusting impedance of data output driver |
| US7323900B2 (en) | 2005-09-27 | 2008-01-29 | Hynix Semiconductor Inc. | Semiconductor memory device for adjusting impedance of data output driver |
| US7541831B2 (en) | 2005-09-27 | 2009-06-02 | Hynix Semiconductor, Inc. | Semiconductor memory device for adjusting impedance of data output driver |
| KR101363453B1 (en) * | 2012-12-27 | 2014-02-17 | 주식회사 루셈 | Apparatus and method for measuring r-on resistance |
Also Published As
| Publication number | Publication date |
|---|---|
| KR100500921B1 (en) | 2005-07-14 |
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| TW200518110A (en) | 2005-06-01 |
| US20050057981A1 (en) | 2005-03-17 |
| CN100440370C (en) | 2008-12-03 |
| US7019556B2 (en) | 2006-03-28 |
| DE102004032690A1 (en) | 2005-03-17 |
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