KR20050011990A - Data output driver for slew rate control - Google Patents

Data output driver for slew rate control Download PDF

Info

Publication number
KR20050011990A
KR20050011990A KR1020030051069A KR20030051069A KR20050011990A KR 20050011990 A KR20050011990 A KR 20050011990A KR 1020030051069 A KR1020030051069 A KR 1020030051069A KR 20030051069 A KR20030051069 A KR 20030051069A KR 20050011990 A KR20050011990 A KR 20050011990A
Authority
KR
South Korea
Prior art keywords
output driver
output
pull
driver
signal
Prior art date
Application number
KR1020030051069A
Other languages
Korean (ko)
Other versions
KR100502665B1 (en
Inventor
이동욱
Original Assignee
주식회사 하이닉스반도체
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 주식회사 하이닉스반도체 filed Critical 주식회사 하이닉스반도체
Priority to KR10-2003-0051069A priority Critical patent/KR100502665B1/en
Publication of KR20050011990A publication Critical patent/KR20050011990A/en
Application granted granted Critical
Publication of KR100502665B1 publication Critical patent/KR100502665B1/en

Links

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
    • G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
    • G11C11/409—Read-write [R-W] circuits 
    • G11C11/4096—Input/output [I/O] data management or control circuits, e.g. reading or writing circuits, I/O drivers or bit-line switches 
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
    • H03K19/003—Modifications for increasing the reliability for protection
    • H03K19/00346—Modifications for eliminating interference or parasitic voltages or currents
    • H03K19/00361—Modifications for eliminating interference or parasitic voltages or currents in field effect transistor circuits
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
    • H03K19/003—Modifications for increasing the reliability for protection
    • H03K19/00369—Modifications for compensating variations of temperature, supply voltage or other physical parameters
    • H03K19/00384—Modifications for compensating variations of temperature, supply voltage or other physical parameters in field effect transistor circuits

Landscapes

  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Physics & Mathematics (AREA)
  • Computing Systems (AREA)
  • General Engineering & Computer Science (AREA)
  • Mathematical Physics (AREA)
  • Databases & Information Systems (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Logic Circuits (AREA)
  • Electronic Switches (AREA)
  • Dram (AREA)

Abstract

PURPOSE: A data output driver for controlling slew rates is provided to output data at high speed by maintaining a constant slew rate irrespective of manufacturing variations of semiconductor devices. CONSTITUTION: A data output driver for controlling slew rates includes a first output driver(400), a second output driver(500), a third output driver(600), a first capacitor(C4), and a second capacitor(C5). The first output driver outputs a pull up signal to pulls up an output node when an input signal is at a first level. The second output driver outputs a pull down signal to pulls down the output node when the input signal is at a second level. The third output driver pulls up/down the output node in response to the pull up and pull down signals. The first capacitor adjusts a slew rate between an output node of the first output driver and ground voltage. The second capacitor adjusts a slew rate between an output node of the second output driver and source voltage.

Description

슬루레이터 제어를 위한 데이터 출력드라이버{DATA OUTPUT DRIVER FOR SLEW RATE CONTROL}DATA OUTPUT DRIVER FOR SLEW RATE CONTROL}

본 발명은 반도체 집적회로에 관한 것으로, 특히 반도체 장치에서 데이터를출력하기 위한 데이터 출력드라이버에 관한 것이다.The present invention relates to a semiconductor integrated circuit, and more particularly, to a data output driver for outputting data in a semiconductor device.

반도체 장치는 통상적으로 데이터를 처리하는 코어영역과 외부의 다른 반도체 장치와 데이터를 주고 받는 데이터 입출력영역으로 나눌 수 있다. 코어영역은 반도체 장치의 고유한 동작을 하기 위해 로직회로가 구비되는 영역이다. 코어영역에서는 최소한의 면적으로 최대한 많은 회로를 집적시키기 위해서 기술적으로 가능한 로직회로를 이루는 모스트랜지스터의 드라이빙 능력은 최대한으로 작게 형성된다.The semiconductor device may be generally divided into a core area for processing data and a data input / output area for exchanging data with another semiconductor device. The core area is an area where logic circuits are provided to perform a unique operation of the semiconductor device. In the core area, in order to integrate as many circuits as possible with the smallest area, the driving capability of the MOS transistor, which is a technically possible logic circuit, is formed as small as possible.

데이터 입출력영역은 데이터 입력버퍼와 데이터 출력드라이버가 구비되는데, 데이터 입력버퍼는 외부에서 전달되는 데이터 신호를 버퍼링하여 코어영역으로 전달하며, 데이터 출력드라이버는 코어영역에서 전달되는 데이터신호를 입력받아 증폭하고 외부의 다른 반도체 장치에 정확하게 전달될 수 있도록 출력라인을 드라이빙하는 역할을 한다.The data input / output area includes a data input buffer and a data output driver. The data input buffer buffers the data signal transmitted from the outside to the core area, and the data output driver receives and amplifies the data signal transmitted from the core area. It drives the output line so that it can be accurately delivered to other external semiconductor devices.

도1은 종래기술에 의한 데이터 출력드라이버의 회로도이다.1 is a circuit diagram of a data output driver according to the prior art.

도1을 참조하여 살펴보면, 데이터 출력드라이버는 출력단(x3)을 풀업시키기 위해 입력신호(IN)를 입력받아 풀업신호(UP)를 출력하는 제1 출력드라이버(20)와, 출력단(x3)을 풀다운시키기 위해 입력신호(IN)를 입력받아 풀다운신호(DN)를 출력하는 제2 출력드라이버(30)와, 풀업신호(UP) 또는 풀다운신호(DN)를 입력받아 출력단(x3)을 풀업 또는 풀다운시키는 제3 출력드라이버(10)를 구비한다.Referring to FIG. 1, the data output driver pulls down the first output driver 20 and the output terminal x3 that receive an input signal IN and output a pull-up signal UP to pull up the output terminal x3. The second output driver 30 receives the input signal IN and outputs the pull-down signal DN, and pulls up or pulls down the output terminal x3 by receiving the pull-up signal UP or the pull-down signal DN. A third output driver 10 is provided.

제1 출력드라이버(20)는 저항(R1)과, 입력신호(IN)을 게이트로 입력받고 전원전압(VDD)과 저항(R1)의 일측에 연결된 피모스트랜지스터(P1)와, 입력신호(IN)을게이트로 입력받고 접지전압(VSS)과 저항(R1)의 타측에 연결된 앤모스트랜지스터(N1)를 구비하며, 저항(R1)의 일측단을 통해 풀업신호(UP)를 전달하게 된다.The first output driver 20 receives the resistor R1 and the input signal IN as a gate, and has a PMOS transistor P1 connected to one side of the power supply voltage VDD and the resistor R1 and the input signal IN. ) Is input to the gate and has an NMOS transistor (N1) connected to the ground voltage (VSS) and the other side of the resistor (R1), and transmits the pull-up signal (UP) through one end of the resistor (R1).

제2 출력드라이버(30)는 저항(R2)과, 입력신호(IN)를 게이트로 입력받고 전원전압(VDD)과 저항(R2)의 일측에 연결된 피모스트랜지스터(P2)와, 입력신호(IN)을 게이트로 입력받고 접지전압(VSS)과 저항(R2)의 타측에 연결된 앤모스트랜지스터(N2)를 구비하며, 저항(R2)의 타측단을 통해 풀다운신호(DN)를 전달하게 된다.The second output driver 30 receives the resistor R2, the input signal IN as a gate, receives the PMOS transistor P2 connected to one side of the power supply voltage VDD and the resistor R2, and the input signal IN. ) Is input to the gate, and has an NMOS transistor N2 connected to the ground voltage VSS and the other side of the resistor R2, and transmits the pull-down signal DN through the other end of the resistor R2.

여기서 저항(R1,R2)는 각각 출력단(x3)을 풀업시키거나 풀다운시킬 때의 슬루레이터(slew rate, dVout/dt)를 조절하기 위한 것이다.Here, the resistors R1 and R2 are used to adjust the slew rate (dVout / dt) when the output terminal x3 is pulled up or pulled down.

제3 출력드라이버(10)는 풀업신호(UP)를 입력받아 출력단(x3)을 풀업시키기 위한 폴업드라이버용 앤모스트랜지스터(P0)와, 풀다운신호(DN)을 입력받아 출력단(x3)을 풀다운시키기 위한 풀다운드라이버용 피모스트랜지스터(N0)를 구비한다.The third output driver 10 receives the pull-up signal UP to pull up the output stage x3, and the pull-up driver NMOS transistor P0, and the pull-down signal DN to receive the pull-down of the output stage x3. PIM transistor N0 for pull-down driver is provided.

이하에서 도1을 참조하여 종래기술에 의한 데이터 출력드라이버의 동작을 살펴본다.Hereinafter, the operation of the data output driver according to the related art will be described with reference to FIG. 1.

먼저 입력신호(IN)가 하이레벨로 입력되면, 제1 출력드라이버(20)의 피모스트랜지스터(P1)와 제2 출력드라이버(30)의 피모스트랜지스터(P2)는 턴오프되고, 제1 출력드라이버(20)의 앤모스트랜지스터(N1)와 제2 출력드라이버(30)의 앤모스트랜지스터(N2)는 턴온된다.First, when the input signal IN is input at the high level, the PMOS transistor P1 of the first output driver 20 and the PMOS transistor P2 of the second output driver 30 are turned off and the first output is turned off. An MOS transistor N1 of the driver 20 and an MOS transistor N2 of the second output driver 30 are turned on.

이 때 노드(x1)에 존재하는 기생 캐패시턴스(parasitic capacitance)를 C_UP, 앤모스트랜지스터(N1)의 턴온저항을 R_N1 이라고 가정하면, 노드(x1)는 시상수(time constant) τ1 = (R1+R_N1) ×C_UP에 의해 접지전압(VSS) 레벨까지 전하가 방전된다. 이 시상수 τ1에 의한 방전시간에 따라서 풀업드라이버용 피모스트랜지스터(P0)가 일정한 슬류레이트를 가지고, 출력단(x3)의 노드를 전원전압(VDD) 레벨까지 풀업시키게 된다.At this time, assuming that the parasitic capacitance present at node x1 is C_UP and the turn-on resistance of NMOS transistor N1 is R_N1, node x1 has a time constant τ1 = (R1 + R_N1). The charge is discharged to the ground voltage VSS level by x C_UP. In accordance with the discharge time by the time constant tau 1, the pull-up driver PMOS transistor P0 has a constant slew rate, and the node of the output terminal x3 is pulled up to the power supply voltage VDD level.

한편, 입력신호(IN)가 로우레벨로 입력되면, 제1 출력드라이버(20)의 앤모스트랜지스터(N1)와 제2 출력드라이버(30)의 앤모스트랜지스터(N2)는 턴오프되고, 제1 출력드라이버(20)의 피모스트랜지스터(P1)와 제2 출력드라이버(30)의 피모스트랜지스터(P2)는 턴온된다.On the other hand, when the input signal IN is input at a low level, the n-MOS transistor N1 of the first output driver 20 and the n-MOS transistor N2 of the second output driver 30 are turned off, and the first The PMOS transistor P1 of the output driver 20 and the PMOS transistor P2 of the second output driver 30 are turned on.

이 때 노드(x2)에 존재하는 기생 캐패시턴스(parasitic capacitance)를 C_DN, 피모스트랜지스터(N2)의 턴온저항을 R_P2 이라고 가정하면, 노드(x2)는 시상수 τ2 = (R2+R_P2) ×C_DN에 의해 전원전압(VDD) 레벨까지 전하가 충전된다. 이 시상수 τ2에 의한 충전시간에 따라서 풀다운드라이버용 앤모스트랜지스터(N0)가 일정한 슬류레이트를 가지고, 출력단(x3)의 노드를 접지전압(VSS) 레벨까지 풀다운시키게 된다.At this time, assuming that the parasitic capacitance present at the node x2 is C_DN and the turn-on resistance of the PMOS transistor N2 is R_P2, the node x2 is determined by the time constant τ2 = (R2 + R_P2) × C_DN. The charge is charged to the power supply voltage VDD level. In accordance with the charging time by the time constant tau 2, the NMOS transistor N0 for the pull-down driver has a constant slew rate and pulls down the node of the output terminal x3 to the ground voltage VSS level.

즉, 종래기술에 의한 데이터 출력드라이버에서는 출력단(x3)을 풀업시킬 때에는 저항(R1)소자가 출력단(x3)에 인가되는 신호의 슬류레이트를 조절하고, 출력단(x3)을 풀다운시킬 때에는 저항(R2)소자가 출력단(x3)에 인가되는 신호의 슬류레이트를 조절하게 되는 것이다.That is, in the conventional data output driver, when the output terminal x3 is pulled up, the resistor R1 adjusts the slew rate of the signal applied to the output terminal x3, and when the output terminal x3 is pulled down, the resistor R2 The device adjusts the slew rate of the signal applied to the output terminal (x3).

그러나 소자의 특성상 저항은 반도체 제조공정 상태와 온도변화에 민감하기 때문에 저항소자를 이용하여 출력신호의 슬류레이트를 조절하게 되면, 데이터 출력드라이버에서 출력되는 신호의 슬류레이트가 변할 수 있다. 특히 점점 더 반도체 장치 사이에 주고받는 데이터 신호의 입출력 동작이 고속화되는 상황에서는 약간의 온도 변화와 공정 변화만으로도 데이터 출력드라이버의 특성은 달라질 수 있는 데, 데이터 출력드라이버가 저항소자를 이용하여 출력신호의 슬류레이트를 조절하게 되면 출력신호의 슬루레이터 특성변화는 더욱 심해지게 된다.However, since the resistance of the device is sensitive to changes in the semiconductor manufacturing process and temperature, if the slew rate of the output signal is adjusted using the resistor, the slew rate of the signal output from the data output driver may change. In particular, in the situation where the input / output operation of data signals transmitted and received between semiconductor devices becomes faster, the characteristics of the data output driver may be changed only by slight temperature change and process change. If the slew rate is adjusted, the slewator characteristic change of the output signal becomes more severe.

데이터 출력드라이버에서 출력되는 출력신호의 슬류레이트 변화가 심하게 되면 반도체 장치간에 데이터를 고속으로 입출력할 수 없어 시스템전체의 속도 저하를 발생시키게 되는 것이다.If the slew rate change of the output signal output from the data output driver is severe, the data can not be input and output at high speed between the semiconductor devices, causing a slowdown of the entire system.

본 발명은 상기의 문제점을 해결하기 위해 제안된 것으로 출력신호의 슬루레이터가 공정변화 및 온도변화에 영향을 받지 않고 일정하게 유지될 수 있는 데이터 출력드라이버를 제공함을 목적으로 한다.The present invention has been proposed to solve the above problems, and an object of the present invention is to provide a data output driver in which a slewator of an output signal can be kept constant without being affected by process changes and temperature changes.

도1은 종래기술에 의한 데이터 출력드라이버의 회로도.1 is a circuit diagram of a data output driver according to the prior art.

도2는 본 발명의 바람직한 실시예에 따른 데이터 출력드라이버의 회로도.2 is a circuit diagram of a data output driver according to a preferred embodiment of the present invention.

도3은 발명의 바람직한 제2 실시예에 따른 데이터 출력드라이버의 회로도.3 is a circuit diagram of a data output driver according to a second preferred embodiment of the invention.

* 도면의 주요부분에 대한 부호설명* Explanation of symbols on the main parts of the drawings

P0 ~ P11 : 피모스트랜지스터P0 ~ P11: Pymotransistor

N0 ~ N11 : 앤모스트랜지스터N0 ~ N11: NMOS transistor

R1 ~ R2 : 저항R1 to R2: resistance

C1 ~ C6 : 캐패시터C1 ~ C6: Capacitor

상기의 과제를 달성하기 위해 본 발명은 입력신호가 제1 레벨로 입력되는 경우 상기 출력단을 풀업시키기 위한 풀업신호를 출력하는 제1 출력드라이버; 상기 입력신호가 제2 레벨로 입력되는 경우 상기 출력단을 풀다운시키기 위한 풀다운신호를 출력하는 제2 출력드라이버; 상기 풀업신호 또는 상기 풀다운신호에 응답하여 상기 출력단을 풀업시키거나 풀다운시키는 제3 출력드라이버; 상기 제1 출력드라이버의 출력단과 접지전압 사이에 구비되며, 상기 풀업신호의 슬류레이트를 조절하기 위한 제1 캐패시터; 및 상기 제2 출력드라이버의 출력단과 전원전압 사이에 구비되며, 상기 풀다운신호의 슬류레이트를 조절하기 위한 제2 캐패시터를 구비하는 데이터 출력드라이버를 제공한다.In order to achieve the above object, the present invention provides a first output driver for outputting a pull-up signal for pulling up the output stage when the input signal is input at the first level; A second output driver for outputting a pull-down signal for pulling down the output terminal when the input signal is input at a second level; A third output driver configured to pull up or pull down the output stage in response to the pull-up signal or the pull-down signal; A first capacitor provided between an output terminal of the first output driver and a ground voltage and configured to adjust a slew rate of the pull-up signal; And a second capacitor provided between an output terminal of the second output driver and a power supply voltage, the second capacitor configured to adjust the slew rate of the pull-down signal.

이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시 할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부된 도면을 참조하여 설명하기로 한다.Hereinafter, the most preferred embodiments of the present invention will be described with reference to the accompanying drawings so that those skilled in the art can easily implement the technical idea of the present invention. do.

도2는 본 발명의 바람직한 실시예에 따른 데이터 출력드라이버의 회로도이다.2 is a circuit diagram of a data output driver according to a preferred embodiment of the present invention.

도2를 참조하여 살펴보면, 본 실시예에 따른 데이터 출력드라이버는 입력신호(IN)가 하이레벨로 입력되는 경우 출력단(x6)을 풀업시키기 위한 풀업신호(UP)를 출력하는 제1 출력드라이버(200)와, 입력신호(IN)가 로우레벨로 입력되는 경우 출력단(x6)을 풀다운시키기 위한 풀다운신호(DN)를 출력하는 제2 출력드라이버(300)와, 풀업신호(UP) 또는 풀다운신호(DN)에 응답하여 출력단(x6)을 풀업시키거나 풀다운시키는 제3 출력드라이버(100)와, 제1 출력드라이버(200)의 출력단(x4)과 접지전압(VSS) 사이에 구비되며, 풀업신호(UP)의 슬류레이트를 조절하기 위한 제1 캐패시터(C1)와, 제2 출력드라이버(300)의 출력단(x5)과 전원전압(VDD) 사이에 구비되며, 풀다운신호(DN)의 슬류레이트를 조절하기 위한 제2 캐패시터(C2)를 구비한다.Referring to FIG. 2, the data output driver according to the present embodiment outputs a pull-up signal UP for pulling up the output terminal x6 when the input signal IN is input at a high level. ), A second output driver 300 outputting a pull-down signal DN for pulling down the output terminal x6 when the input signal IN is input at a low level, and a pull-up signal UP or pull-down signal DN. A third output driver 100 that pulls up or pulls down the output terminal x6 in response to the output voltage, and is provided between the output terminal x4 of the first output driver 200 and the ground voltage VSS. Is provided between the first capacitor C1 and the output terminal x5 of the second output driver 300 and the power supply voltage VDD to adjust the slew rate of the control unit, and adjust the slew rate of the pull-down signal DN. It has a second capacitor (C2) for.

또한, 본 실시예에 따른 데이터 출력드라이버는 입력신호(IN)가 하이레벨인 경우에 턴온되어 제1 캐패시터(C1)와 제1 출력드라이버(200)의 출력단(x4)을 연결하는 스위치역할을 하는 앤모스트랜지스터(N5)와, 입력신호(IN)가 로우레벨인 경우에 턴온되어 제2 캐패시터(C2)와 제2 출력드라이버(300)의 출력단(x5)을 연결하는 스위치역할을 하는 피모스트랜지스터(P5)를 더 구비한다.In addition, the data output driver according to the present embodiment is turned on when the input signal IN is at a high level, and serves as a switch for connecting the first capacitor C1 and the output terminal x4 of the first output driver 200. PMOS transistor N5 and PIM transistor, which is turned on when input signal IN is at low level, serves as a switch for connecting second capacitor C2 and output terminal x5 of second output driver 300. (P5) is further provided.

또한 제1 출력드라이버(200)는 입력신호(IN)를 게이트로 입력받으며, 전원전압(VDD)과 제1 출력드라이버(200)의 출력단을 연결하는 피모스트랜지스터(P4)와, 입력신호(IN)를 게이트로 입력받으며, 접지전압(VSS)과 제1 출력드라이버(200)의 출력단(x4)을 연결하는 앤모스트랜지스터(N4)를 구비한다.In addition, the first output driver 200 receives an input signal IN as a gate, a PMOS transistor P4 connecting the power supply voltage VDD and the output terminal of the first output driver 200, and the input signal IN. ) Is input to the gate, and has an NMOS transistor N4 connecting the ground voltage VSS and the output terminal x4 of the first output driver 200.

제2 출력드라이버(300)는 입력신호(IN)를 게이트로 입력받으며, 전원전압(VDD)과 제2 출력드라이버(300)의 출력단(x5)을 연결하는 피모스트랜지스터(P5)와, 입력신호(IN)를 게이트로 입력받으며, 접지전압(VSS)과 제2 출력드라이버(300)의 출력단(x5)을 연결하는 앤모스트랜지스터(N6)를 구비한다.The second output driver 300 receives an input signal IN as a gate, a PMOS transistor P5 connecting the power supply voltage VDD and the output terminal x5 of the second output driver 300, and an input signal. An input terminal (IN) is input to the gate, and has an NMOS transistor (N6) connecting the ground voltage (VSS) and the output terminal (x5) of the second output driver (300).

또한, 제3 출력드라이버(100)는 풀업신호(UP)를 입력받아 출력단(x6)에 전원전압(VDD)을 전달하는 풀업드라이버용 피모스트랜지스터(P3)와, 풀다운신호(DN)를 입력받아 출력단(x6)에 접지전압(VSS)을 전달하는 풀다운드라이버용 앤모스트랜지스터(N3)를 구비한다.In addition, the third output driver 100 receives a pull-up signal UP and receives a pull-up driver P3 transistor for transferring a power supply voltage VDD to the output terminal x6 and a pull-down signal DN. A pull-down driver NMOS transistor N3 for transmitting a ground voltage VSS to the output terminal x6 is provided.

이하에서는 도2를 참조하여 본 실시예에 따른 데이터 출력드라이버의 동작을 살펴본다.Hereinafter, the operation of the data output driver according to the present embodiment will be described with reference to FIG. 2.

먼저 입력신호(IN)가 하이레벨로 입력되면, 제1 출력드라이버(200)의 피모스트랜지스터(P4)와 제2 출력드라이버(300)의 피모스트랜지스터(P6)는 턴오프되고, 제1 출력드라이버(200)의 앤모스트랜지스터(N4)와 제2 출력드라이버(300)의 앤모스트랜지스터(N6)는 턴온된다. 또한 제1 캐패시터(C1)을 제1 출력드라이버(200)의 출력단(x4)과 연결하는 앤모스트랜지스터(N5)는 턴온되고, 제2 캐패시터(C2)와 제2 출력드라이버(300)의 출력단(x5)과 연결하는 피모스트랜지스터(P5)는 턴오프된다.First, when the input signal IN is input at a high level, the PMOS transistor P4 of the first output driver 200 and the PMOS transistor P6 of the second output driver 300 are turned off, and the first output is performed. An MOS transistor N4 of the driver 200 and an MOS transistor N6 of the second output driver 300 are turned on. In addition, the NMOS transistor N5 connecting the first capacitor C1 to the output terminal x4 of the first output driver 200 is turned on, and the output terminals of the second capacitor C2 and the second output driver 300 ( PMOS transistor P5 connected to x5) is turned off.

따라서 노드(x4)에 인가된 전압은 모스트랜지스터(N4)를 통해 접지전압으로 방전된다. 이 때 노드(x4)에 존재하는 기생 캐패시턴스를 C_UP, 앤모스트랜지스터(N4,N5)의 턴온저항을 각각 R_N4 라고 가정하면, 노드(x4)의 전압레벨은 시상수 τ3 = R_N4 ×(C_UP+ C1)에 의해 접지전압(VSS) 레벨까지 전하가 방전된다. 여기서 앤모스트랜지스터(N5)에 의한 턴온저항 R_N5은 생략하였다.Therefore, the voltage applied to the node x4 is discharged to the ground voltage through the MOS transistor N4. At this time, assuming that the parasitic capacitance present at node x4 is C_UP and the turn-on resistances of NMOS transistors N4 and N5 are R_N4, respectively, the voltage level of node x4 is equal to time constant τ3 = R_N4 × (C_UP + C1). The charge is discharged to the ground voltage VSS level. In this case, the turn-on resistance R_N5 by the NMOS transistor N5 is omitted.

이 시상수 τ3에 의해 정해지는 방전시간에 따라서 풀업드라이버용 피모스트랜지스터(P3)가 일정한 슬류레이트를 가지고, 출력단(x6)의 노드를 전원전압(VDD) 레벨까지 풀업시키게 된다.According to the discharge time determined by the time constant tau 3, the pull-up transistor P3 for the pull-up driver has a constant slew rate, and the node of the output terminal x6 is pulled up to the power supply voltage VDD level.

따라서 캐패시터(C1)의 크기를 조절하면, 출력단(x6)의 노드에 인가되는 전압레벨이 상승할 때의 슬루레이터를 조절할 수 있게 된다.Therefore, when the size of the capacitor C1 is adjusted, the slewator can be adjusted when the voltage level applied to the node of the output terminal x6 increases.

한편, 입력신호(IN)가 로우레벨로 입력되면, 제1 출력드라이버(200)의 앤모스트랜지스터(N4)와 제2 출력드라이버(300)의 앤모스트랜지스터(N6)는 턴오프되고, 제1 출력드라이버(200)의 피모스트랜지스터(P4)와 제2 출력드라이버(300)의 피모스트랜지스터(P6)는 턴온된다. 또한 제1 캐패시터(C1)을 제1 출력드라이버(200)의 출력단(x4)과 연결하는 앤모스트랜지스터(N5)는 턴오프되고, 제2 캐패시터(C2)와 제2 출력드라이버(300)의 출력단(x5)과 연결하는 피모스트랜지스터(P5)는 턴온된다.On the other hand, when the input signal IN is input at a low level, the NMOS transistor N4 of the first output driver 200 and the NMOS transistor N6 of the second output driver 300 are turned off, and the first The PMOS transistor P4 of the output driver 200 and the PMOS transistor P6 of the second output driver 300 are turned on. In addition, the NMOS transistor N5 connecting the first capacitor C1 to the output terminal x4 of the first output driver 200 is turned off, and the output terminals of the second capacitor C2 and the second output driver 300 are turned off. PMOS transistor P5 connected to (x5) is turned on.

이 때 노드(x5)에 존재하는 기생 캐패시턴스를 C_DN, 피모스트랜지스터(P6,P5)의 턴온저항을 각각 R_P6라고 가정하면, 노드(x5)는 시상수 τ4 = R_P6 ×(C_DN+C2)에 의해 전원전압(VDD)레벨까지 전하가 충전된다. 여기서 피모스트랜지스터(P5)에 의한 턴온저항 R_P5은 생략하였다.At this time, assuming that the parasitic capacitance present at node x5 is C_DN and the turn-on resistances of PMOS transistors P6 and P5 are respectively R_P6, node x5 is powered by time constant τ4 = R_P6 × (C_DN + C2). The charge is charged up to the voltage VDD level. Here, the turn-on resistance R_P5 by the MOS transistor P5 is omitted.

이 시상수 τ4에 의해 정해지는 충전시간에 따라서 풀다운드라이버용 앤모스트랜지스터(N3)가 일정한 슬류레이트를 가지고, 출력단(x6)의 노드를 접지전압(VSS) 레벨까지 풀다운시키게 된다.In accordance with the charging time determined by the time constant tau 4, the NMOS transistor N3 for the pull-down driver has a constant slew rate and pulls down the node of the output terminal x6 to the ground voltage VSS level.

따라서 캐패시터(C2)의 크기를 조절하면, 출력단(x6)의 노드에 인가되는 전압레벨이 하강 할 때의 슬루레이터를 조절할 수 있게 된다.Therefore, when the size of the capacitor C2 is adjusted, the slewator can be adjusted when the voltage level applied to the node of the output terminal x6 falls.

본 발명에 의해서 종래의 저항을 이용하여 데이터의 출력드라이버의 슬류레이트를 조절하는 방식과는 달리, 캐패시터는 그 소자 특성상 공정변화나 온도변화에 둔감하기 때문에 캐패시터를 이용하여 슬루레이터를 조정하게 되면, 공정변화나 온도변화에 관계없이 일정한 슬류레이트로 신호가 출력되는 데이터 출력드라이버를 구현할 수 있게 되는 것이다.Unlike the conventional method of adjusting the slew rate of the output driver of the data by using the resistor, since the capacitor is insensitive to the process change or the temperature change due to the characteristics of the device, when the slewator is adjusted using the capacitor, It is possible to implement a data output driver that outputs a signal with a constant slew rate regardless of process change or temperature change.

특히 디디알 메모리 장치같은 반도체 장치는 데이터를 SSTL(Series Stub Terminated Logic)레벨로 데이터를 주고 받기 때문에 데이터 출력드라이버의 슬루레이터가 더욱 중요하게 되는데, 본 발명에 의한 데이터 출력드라이버를 사용하게되면, 공정변화나 동작온도의 변화에 따른 슬루레이터의 변화가 줄어들게 되어 디디알 메모리 장치의 성능을 향상시킬 수 있게 되는 것이다.In particular, in semiconductor devices such as digital memory devices, the data output driver's slewator becomes more important because data is transmitted and received at the SSTL (Series Stub Terminated Logic) level. When the data output driver according to the present invention is used, the process changes. However, the change in the slewator with the change of the operating temperature is reduced, thereby improving the performance of the digital memory device.

도3은 발명의 바람직한 제2 실시예에 따른 데이터 출력드라이버의 회로도이다.3 is a circuit diagram of a data output driver according to a second preferred embodiment of the invention.

도3을 참조하여 살펴보면, 제2 실시예에 따른 데이터 출력드라이버는 입력신호(IN)가 하이레벨로 입력되는 경우 출력단(x9)을 풀업시키기 위한 풀업신호(UP)를 출력하는 제1 출력드라이버(400)와, 입력신호(IN)가 로우레벨로 입력되는 경우 출력단(x9)을 풀다운시키기 위한 풀다운신호(DN)를 출력하는 제2 출력드라이버(500)와, 풀업신호(UP) 또는 풀다운신호(DN)에 응답하여 출력단(x9)을 풀업시키거나 풀다운시키는 제3 출력드라이버(600)와, 제1 출력드라이버(400)의 출력단(x7)과 접지전압(VSS) 사이에 구비되며, 풀업신호(UP)의 슬류레이트를 조절하기 위한 제1 캐패시터(C4)와, 제2 출력드라이버(500)의 출력단(x8)과 전원전압(VDD) 사이에 구비되며, 풀다운신호(DN)의 슬류레이트를 조절하기 위한 제2 캐패시터(C5)와, 제1 출력드라이버(400)의 출력단(x7)과 전원전압(VDD) 사이에 구비되며, 풀업신호(UP)의 슬류레이트를 조절하기 위한 제3 캐패시터(C4)와, 제2 출력드라이버(500)의 출력단(x8)에 구비되어 풀다운신호(DN)의 슬류레이트를 조절하기 위한 제4 캐패시터(C6)를 구비한다.Referring to FIG. 3, the data output driver according to the second exemplary embodiment may include a first output driver that outputs a pull-up signal UP for pulling up the output terminal x9 when the input signal IN is input at a high level. 400, a second output driver 500 outputting a pull-down signal DN for pulling down the output terminal x9 when the input signal IN is input at a low level, and a pull-up signal UP or pull-down signal ( A third output driver 600 which pulls up or pulls down the output terminal x9 in response to DN), an output terminal x7 of the first output driver 400, and a ground voltage VSS. It is provided between the first capacitor C4 for adjusting the slew rate of the UP, the output terminal x8 of the second output driver 500 and the power supply voltage VDD, and adjusts the slew rate of the pull-down signal DN. Between the second capacitor C5 and the output terminal x7 of the first output driver 400 and the power supply voltage VDD. And a third capacitor C4 for adjusting the slew rate of the pull-up signal UP and an output terminal x8 of the second output driver 500 to adjust the slew rate of the pull-down signal DN. The fourth capacitor C6 is provided.

또한, 제2 실시예에 따른 데이터 출력드라이버는 입력신호(IN)가 하이레벨인 경우에 턴온되어 제3 캐패시터(C3)와 제1 출력드라이버(400)의 출력단(x7)을 연결하는 스위치역할을 하는 피모스트랜지스터(P9)와, 입력신호(IN)가 로우레벨인 경우에 턴온되어 제4 캐패시터(C6)와 제2 출력드라이버(500)의 출력단(x8)을 연결하는스위치(N11)역할을 하는 앤모스트랜지스터(N11)를 더 구비한다.In addition, the data output driver according to the second embodiment is turned on when the input signal IN is at a high level, and serves as a switch for connecting the third capacitor C3 and the output terminal x7 of the first output driver 400. When the input signal IN is at a low level, the PMOS transistor P9 is turned on to serve as a switch N11 for connecting the output terminal x8 of the fourth capacitor C6 and the second output driver 500. And an MOS transistor N11.

도3에 도시된 제2 실시예에 따른 데이터 출력드라이버는 도2에 도시된 데이터 출력드라이버에서 추가적으로 캐패시터(C3,C6)와 모스트랜지스터(P9,N11)이 더 구비된 것이다. 모스트랜지스터(N8,N9,P10,P11)와 캐패시터(C4,C5)에 관한 동작은 도2에 도시된 데이터 출력드라이버와 같은 동작을 하므로 그에 관한 설명은 생략한다.The data output driver according to the second exemplary embodiment shown in FIG. 3 further includes capacitors C3 and C6 and MOS transistors P9 and N11 in the data output driver shown in FIG. 2. Since the operations of the MOS transistors N8, N9, P10, and P11 and the capacitors C4 and C5 operate in the same manner as the data output driver shown in FIG. 2, description thereof will be omitted.

먼저 입력신호(IN)가 하이레벨로 입력되면, 제1 출력드라이버(400)의 피모스트랜지스터(P8,P9)와 제2 출력드라이버(500)의 피모스트랜지스터(P10,P11)는 턴오프되고, 제1 출력드라이버(400)의 앤모스트랜지스터(N8,N9)와 제2 출력드라이버(500)의 앤모스트랜지스터(N10,N11)는 턴온된다.First, when the input signal IN is input at a high level, the PMOS transistors P8 and P9 of the first output driver 400 and the PMOS transistors P10 and P11 of the second output driver 500 are turned off. The NMOS transistors N8 and N9 of the first output driver 400 and the NMOS transistors N10 and N11 of the second output driver 500 are turned on.

따라서 노드(x8)에 인가된 전압은 모스트랜지스터(N10)를 통해 접지전압(VSS)으로 방전된다. 이 때 노드(x8)에 존재하는 기생 캐패시턴스를 C_DN, 앤모스트랜지스터(N10,N11)의 턴온저항을 각각 R_N10라고 가정하면, 노드(x8)의 전압레벨은 시상수 τ5 = R_N10 ×(C_DN+ C1)에 의해 접지전압(VSS) 레벨까지 전하가 방전된다. 여기서 앤모스트랜지스터(N11)에 의한 턴온저항 R_N11은 생략하였다.Therefore, the voltage applied to the node x8 is discharged to the ground voltage VSS through the MOS transistor N10. At this time, assuming that the parasitic capacitance present at the node x8 is C_DN and the turn-on resistances of the NMOS transistors N10 and N11 are R_N10, respectively, the voltage level of the node x8 is equal to the time constant τ5 = R_N10 × (C_DN + C1). The charge is discharged to the ground voltage VSS level. In this case, the turn-on resistance R_N11 by the NMOS transistor N11 is omitted.

이 시상수 τ5에 의해 정해지는 방전시간에 따라서 풀다운드라이버용 앤모스트랜지스터(N7)가 일정한 비율로 턴오프된다. 따라서 캐패시터(C6)의 크기를 조절하면, 모스트랜지스터(N7)이 턴오프되는 시간을 조절할 수 있게 되는 것이다.In accordance with the discharge time determined by the time constant? 5, the NMOS transistor N7 for the pull-down driver is turned off at a constant rate. Therefore, by adjusting the size of the capacitor (C6), it is possible to adjust the time when the MOS transistor (N7) is turned off.

한편, 입력신호(IN)가 로우레벨로 입력되면, 제2 출력드라이버(400)의 앤모스트랜지스터(N10,N11)와 제1 출력드라이버(300)의 앤모스트랜지스터(N8,N9)는 턴오프되고, 제1 출력드라이버(400)의 피모스트랜지스터(P8,P9)와 제2 출력드라이버(500)의 피모스트랜지스터(P10,P11)는 턴온된다.On the other hand, when the input signal IN is input at a low level, the n-MOS transistors N10 and N11 of the second output driver 400 and the n-MOS transistors N8 and N9 of the first output driver 300 are turned off. The PMOS transistors P8 and P9 of the first output driver 400 and the PMOS transistors P10 and P11 of the second output driver 500 are turned on.

이 때 노드(x7)에 존재하는 기생 캐패시턴스를 C_UP, 피모스트랜지스터(P8,P9)의 턴온저항을 각각 R_P8라고 가정하면, 노드(x7)는 시상수 τ6 = R_P8 ×(C_UP+C3)에 의해 전원전압(VDD) 레벨까지 전하가 충전된다. 여기서 피모스트랜지스터(P9)에 의한 턴온저항 R_P9은 생략하였다.At this time, assuming that the parasitic capacitance present at the node x7 is C_UP and the turn-on resistances of the PMOS transistors P8 and P9 are R_P8, respectively, the node x7 is powered by the time constant τ6 = R_P8 × (C_UP + C3). The charge is charged up to the voltage VDD level. Here, the turn-on resistance R_P9 by the MOS transistor P9 is omitted.

이 시상수 τ6에 의해 정해지는 충전시간에 따라서 풀다운드라이버용 피모스트랜지스터(P7)가 일정한 비율로 턴오프된다. 따라서 캐패시터(C7)의 크기를 조절하면, 모스트랜지스터(P7)이 턴오프되는 시간을 조절할 수 있게 되는 것이다.In accordance with the charging time determined by the time constant tau 6, the PMOS transistor P7 for the pull-down driver is turned off at a constant rate. Therefore, by adjusting the size of the capacitor (C7), it is possible to adjust the time when the MOS transistor (P7) is turned off.

따라서 제2 실시예에 따른 데이터 출력드라이버는 캐패시터(C3,C5)를 더 추가함으로서, 드리이빙용 피모스트랜지스터(P7)와 앤모스트랜지스터(N7)가 드라이빙동작을 하지 않게 되어 턴오프되는 시간도 조절할 수 있다.Therefore, in the data output driver according to the second embodiment, the capacitors C3 and C5 are further added to adjust the time during which the driving PMO transistor P7 and NMOS transistor N7 are not driven and thus turned off. Can be.

이상에서 설명한 본 발명은 전술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것이 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.The present invention described above is not limited to the above-described embodiments and the accompanying drawings, and various substitutions, modifications, and changes are possible in the art without departing from the technical spirit of the present invention. It will be clear to those of ordinary knowledge.

본 발명에 의한 데이터 출력드라이버를 반도체 장치의 데이터 출력부에 구비하게 되면, 출력되는 데이터신호의 슬류레이트가 반도체 제조공정상의 특성변화 및동작시 온도변화등에 영향을 받지 않아서 고속으로 데이터를 출력시키는 것이 가능하게 되어 시스템 전체의 속도 향상을 기대할 수 있다.When the data output driver according to the present invention is provided in the data output unit of the semiconductor device, it is possible to output the data at high speed since the slew rate of the output data signal is not affected by the characteristic change in the semiconductor manufacturing process and the temperature change during operation. This can be expected to improve the speed of the entire system.

Claims (7)

입력신호를 입력받아 출력단을 풀업 또는 풀다운시키는 데이터 출력드라이버에 있어서,In the data output driver for receiving an input signal to pull up or pull down the output stage, 상기 입력신호가 제1 레벨로 입력되는 경우 상기 출력단을 풀업시키기 위한 풀업신호를 출력하는 제1 출력드라이버;A first output driver configured to output a pull-up signal for pulling up the output terminal when the input signal is input at a first level; 상기 입력신호가 제2 레벨로 입력되는 경우 상기 출력단을 풀다운시키기 위한 풀다운신호를 출력하는 제2 출력드라이버;A second output driver for outputting a pull-down signal for pulling down the output terminal when the input signal is input at a second level; 상기 풀업신호 또는 상기 풀다운신호에 응답하여 상기 출력단을 풀업시키거나 풀다운시키는 제3 출력드라이버;A third output driver configured to pull up or pull down the output stage in response to the pull-up signal or the pull-down signal; 상기 제1 출력드라이버의 출력단과 접지전압 사이에 구비되며, 상기 풀업신호의 슬류레이트를 조절하기 위한 제1 캐패시터; 및A first capacitor provided between an output terminal of the first output driver and a ground voltage and configured to adjust a slew rate of the pull-up signal; And 상기 제2 출력드라이버의 출력단과 전원전압 사이에 구비되며, 상기 풀다운신호의 슬류레이트를 조절하기 위한 제2 캐패시터A second capacitor provided between an output terminal of the second output driver and a power supply voltage and configured to adjust the slew rate of the pull-down signal 를 구비하는 데이터 출력드라이버.Data output driver having a. 제 1 항에 있어서,The method of claim 1, 상기 입력신호의 제1 레벨에 턴온되어 상기 제1 캐패시터와 상기 제1 출력드라이버의 출력단을 연결하는 제1 스위치; 및A first switch turned on at a first level of the input signal to connect an output terminal of the first capacitor and the first output driver; And 상기 입력신호의 제2 레벨에 턴온되어 상기 제2 캐패시터와 상기 제2 출력드라이버의 출력단을 연결하는 제2 스위치를 더 구비하는 것을 특징으로 하는 데이터 출력드라이버.And a second switch turned on at a second level of the input signal to connect an output terminal of the second capacitor and the second output driver. 제 2 항에 있어서,The method of claim 2, 상기 제1 출력드라이버는The first output driver 상기 입력신호를 게이트로 입력받으며, 상기 전원전압과 상기 제1 출력드라이버의 출력단을 연결하는 제1 피모스트랜지스터; 및A first PMOS transistor receiving the input signal through a gate and connecting the power supply voltage to an output terminal of the first output driver; And 상기 입력신호를 게이트로 입력받으며, 상기 접지전압과 상기 제1 출력드라이버의 출력단을 연결하는 제1 앤모스트랜지스터를 구비하는 것을 특징으로 하는 데이터 출력드라이버.And a first NMOS transistor configured to receive the input signal as a gate and connect the ground voltage and an output terminal of the first output driver. 제 3 항에 있어서,The method of claim 3, wherein 상기 제2 출력드라이버는The second output driver 상기 입력신호를 게이트로 입력받으며, 상기 전원전압과 상기 제2 출력드라이버의 출력단을 연결하는 제2 피모스트랜지스터; 및A second PMOS transistor receiving the input signal through a gate and connecting the power supply voltage to an output terminal of the second output driver; And 상기 입력신호를 게이트로 입력받으며, 상기 접지전압과 상기 제2 출력드라이버의 출력단을 연결하는 제2 앤모스트랜지스터를 구비하는 것을 특징으로 하는데이터 출력드라이버.And a second NMOS transistor configured to receive the input signal as a gate and connect the ground voltage and an output terminal of the second output driver. 제 5 항에 있어서,The method of claim 5, wherein 제3 출력드라이버는The third output driver 상기 풀업신호를 입력받아 상기 데이터 출력드라이버의 출력단에 상기 전원전압을 전달하는 풀업드라이버용 제3 피모스트랜지스터; 및A third PIM transistor for a pull-up driver that receives the pull-up signal and transfers the power voltage to an output terminal of the data output driver; And 상기 풀다운신호를 입력받아 상기 데이터 출력드라이버의 출력단에 상기 접지전압을 전달하는 풀다운드라이버용 제3 앤모스트랜지스터를 구비하는 것을 특징으로 하는 데이터 출력드라이버.And a third NMOS transistor for a pull-down driver which receives the pull-down signal and transfers the ground voltage to an output terminal of the data output driver. 제 1 항에 있어서,The method of claim 1, 상기 제1 출력드라이버의 출력단과 상기 전원전압 사이에 구비되며, 상기 풀업신호의 슬류레이트를 조절하기 위한 제3 캐패시터; 및A third capacitor provided between an output terminal of the first output driver and the power supply voltage and configured to adjust a slew rate of the pull-up signal; And 상기 제2 출력드라이버의 출력단에 구비되어 상기 풀다운신호의 슬류레이트를 조절하기 위한 제4 캐패시터를 더 구비하는 것을 특징으로 하는 데이터 출력드라이버.And a fourth capacitor provided at an output terminal of the second output driver to adjust the slew rate of the pull-down signal. 제 6 항에 있어서,The method of claim 6, 상기 입력신호의 제2 레벨에 턴온되어 상기 제3 캐패시터와 상기 제1 출력드라이버의 출력단을 연결하는 제3 스위치; 및A third switch turned on at a second level of the input signal to connect an output terminal of the third capacitor and the first output driver; And 상기 입력신호의 제1 레벨에 턴온되어 상기 제4 캐패시터와 상기 제2 출력드라이버의 출력단을 연결하는 제4 스위치를 더 구비하는 것을 특징으로 하는 데이터 출력드라이버.And a fourth switch which is turned on at the first level of the input signal and connects the output terminal of the fourth capacitor and the second output driver.
KR10-2003-0051069A 2003-07-24 2003-07-24 Data output driver for slew rate control KR100502665B1 (en)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR10-2003-0051069A KR100502665B1 (en) 2003-07-24 2003-07-24 Data output driver for slew rate control

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR10-2003-0051069A KR100502665B1 (en) 2003-07-24 2003-07-24 Data output driver for slew rate control

Publications (2)

Publication Number Publication Date
KR20050011990A true KR20050011990A (en) 2005-01-31
KR100502665B1 KR100502665B1 (en) 2005-07-21

Family

ID=37223907

Family Applications (1)

Application Number Title Priority Date Filing Date
KR10-2003-0051069A KR100502665B1 (en) 2003-07-24 2003-07-24 Data output driver for slew rate control

Country Status (1)

Country Link
KR (1) KR100502665B1 (en)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100706576B1 (en) * 2005-08-01 2007-04-13 삼성전자주식회사 Slew rate-controlled output driver

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100706576B1 (en) * 2005-08-01 2007-04-13 삼성전자주식회사 Slew rate-controlled output driver

Also Published As

Publication number Publication date
KR100502665B1 (en) 2005-07-21

Similar Documents

Publication Publication Date Title
US6236239B1 (en) Output buffer circuit achieving stable operation and cost reduction
US7944233B1 (en) Data output circuit
US5206544A (en) CMOS off-chip driver with reduced signal swing and reduced power supply disturbance
KR100468728B1 (en) On-chip terminator, Control circuit there-of and Control method there-of in semiconductor integrated circuit
CN110660431B (en) Input/output driver of fourth generation double data rate memory
US7863927B2 (en) Semiconductor device
US6281729B1 (en) Output driver with improved slew rate control
US8471590B2 (en) Calibrating resistance for integrated circuit
US7868667B2 (en) Output driving device
US7956654B2 (en) Predriver and output driver circuit using the same
JP2003087110A (en) Semiconductor circuit device
US6278306B1 (en) Method for an output driver with improved slew rate control
US6366139B1 (en) Method for an output driver with improved impedance control
US20070205819A1 (en) Delay circuit with constant delay time regardless of process condition or voltage variation and pulse generator using the same
US7795905B2 (en) On die termination (ODT) circuit having improved high frequency performance
US7466182B2 (en) Level shift circuit
US7759994B2 (en) Skew signal generation circuit and semiconductor memory device having the same
KR100502665B1 (en) Data output driver for slew rate control
US6529060B2 (en) Semiconductor integrated circuit device with voltage interface circuit
JP3757060B2 (en) Dual transmission circuit and dual input method for semiconductor device
JP3878419B2 (en) Semiconductor integrated circuit
US5822260A (en) Semiconductor memory device
US11277132B2 (en) Electronic device including level shifter
US7924634B2 (en) Repeater of global input/output line
KR20030078310A (en) Semiconductor device with input buffer for controlling output signal width

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20100624

Year of fee payment: 6

LAPS Lapse due to unpaid annual fee