KR20050005585A - Simultaneous Bi-Directional input output apparutus and input output control method - Google Patents
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Abstract
Description
본 발명은 반도체 장치에 관한 것으로, 특히 동시양방향 전송방식(Simultaneous Bi-Directional, 이하 SBD라 함)의 입출력 장치 및 입출력 제어방법에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a semiconductor device, and more particularly, to an input / output device and a method for controlling input / output of a simultaneous bi-direction method (hereinafter referred to as SBD).
동시양방향 전송방식(SBD)이란 유선으로 연결된 두 개의 전기회로간에 전기적 신호의 교환에 의하여 데이터를 주고 받는 방식으로서 하나의 채널(channel)상에서 입출력이 동시에 이루어지는 것을 특징으로 한다. 도 1이 일반적인 종래의 SBD 방식을 나타내는 블록도이다. 이를 참조하면, 하나의 채널(100)의 양 끝에 입출력회로(101,102)가 위치하여 동시에 데이터를 입력하거나 출력할 수 있으며 각 입출력회로는 데이터를 출력하기 위한 출력회로(103)와 데이터를 입력하기 위한 입력회로(104)를 갖추고 있다.Simultaneous two-way transmission (SBD) is a method of transmitting and receiving data by the exchange of electrical signals between two electrical circuits connected by a wire, characterized in that the input and output on a single channel (channel) at the same time. 1 is a block diagram showing a general conventional SBD scheme. Referring to this, input and output circuits 101 and 102 are positioned at both ends of one channel 100 so that data can be input or output at the same time, and each input / output circuit is configured to output data 103 and data for outputting data. An input circuit 104 is provided.
채널(100)은 예를 들어 PCB 보드위에 인쇄된 도선 또는 동축 케이블일 수 있으며 그 외에도 적용범위에 따라 다른 형태를 가질 수 있다. 출력회로(103)는 이진 출력 데이터(OUT)를 전압 또는 전류신호로 바꾸어 채널(100)로 출력한다. 입력회로(104)는 채널(100) 상의 전압 또는 전류신호를 측정하여 입력 데이터(IN)로서 내부로 출력한다.The channel 100 may be, for example, a conductor or coaxial cable printed on a PCB board and may have other shapes depending on the scope of application. The output circuit 103 converts the binary output data OUT into a voltage or current signal and outputs it to the channel 100. The input circuit 104 measures a voltage or current signal on the channel 100 and outputs it internally as the input data IN.
입출력이 동시에 이루어지는 경우 채널(100) 상의 전압 또는 전류신호는 출력 데이터(OUT)의 값과 입력 데이터(IN)의 값의 합으로 나타나는 바, 입력회로(104)는 채널(100)의 전압 또는 전류신호를 측정함으로서 구해지는 값으로부터 출력 데이터(OUT)의 값을 뺌으로서 입력된 데이터의 값을 구할 수 있다.When the input and output is simultaneously performed, the voltage or current signal on the channel 100 is represented by the sum of the value of the output data OUT and the value of the input data IN, and the input circuit 104 includes the voltage or current of the channel 100. The value of the input data can be obtained by subtracting the value of the output data OUT from the value obtained by measuring the signal.
그런데 종래의 SBD 스킴(scheme)에서는 출력 데이터(OUT)를 내부 클락신호에 동기시켜 채널(100)로 출력하며 출력 데이터(OUT)는 입력 데이터(IN)와 임의의 위상차를 갖는다. 출력 데이터(OUT)가 입력 데이터(IN)와 임의의 위상차를 갖도록 하는 구조는 내부클럭을 발생하는 내부 클락 발생회로의 구조를 단순화할 수 있다는장점이 있다.However, in the conventional SBD scheme, the output data OUT is output to the channel 100 in synchronization with the internal clock signal, and the output data OUT has an arbitrary phase difference from the input data IN. The structure in which the output data OUT has an arbitrary phase difference from the input data IN has the advantage of simplifying the structure of the internal clock generation circuit that generates the internal clock.
그러나 도 2와 같이 입력 데이터(IN)와 출력 데이터(OUT)의 위상차가 0에 가까운 경우 입력회로(104)의 동작속도가 일정하지 않아지는 문제가 있으며 이로 인하여 결국 입력회로(104)의 윈도우를 감소시키는 결과를 가져온다.However, as shown in FIG. 2, when the phase difference between the input data IN and the output data OUT is close to 0, the operating speed of the input circuit 104 is not constant. As a result, the window of the input circuit 104 may be lost. Results in a decrease.
따라서 본 발명이 이루고자하는 기술적 과제는, 입력 데이터와 출력 데이터가 임의의 위상차를 가짐으로서 발생하는 윈도우 감소 문제를 해결할 수 있는 동시 양방향 전송방식(SBD)의 입출력 장치를 제공하는 데 있다.Accordingly, an object of the present invention is to provide an input / output device of a simultaneous bidirectional transmission method (SBD) that can solve a window reduction problem caused by an arbitrary phase difference between input data and output data.
본 발명이 이루고자하는 다른 기술적 과제는, 입력 데이터와 출력 데이터가 임의의 위상차를 가짐으로서 발생하는 윈도우 감소 문제를 해결할 수 있는 동시 양방향 전송방식의 입출력 제어방법을 제공하는 데 있다.Another object of the present invention is to provide an input / output control method of a simultaneous bidirectional transmission method that can solve a window reduction problem caused by an arbitrary phase difference between input data and output data.
본 발명의 상세한 설명에서 인용되는 도면을 보다 충분히 이해하기 위하여 각 도면의 간단한 설명이 제공된다.BRIEF DESCRIPTION OF THE DRAWINGS In order to better understand the drawings cited in the detailed description of the invention, a brief description of each drawing is provided.
도 1은 일반적인 종래의 동시 양방향 전송방식(SBD)을 나타내는 블록도이다.1 is a block diagram illustrating a conventional conventional simultaneous bidirectional transmission scheme (SBD).
도 2는 입력 데이터(IN)와 출력 데이터(OUT)의 위상차가 0에 가까운 경우를 나타낸다.2 illustrates a case where the phase difference between the input data IN and the output data OUT is close to zero.
도 3은 본 발명에 따른 동시 양방향 전송방식(SBD)의 입출력 장치를 설명하기 위한 블록도이다.3 is a block diagram illustrating an input / output device of a simultaneous bidirectional transmission method (SBD) according to the present invention.
도 4는 입력 데이터(IN)와 출력 데이터(OUT)의 위상차가 90도인 경우를 나타낸다.4 illustrates a case where the phase difference between the input data IN and the output data OUT is 90 degrees.
상기 기술적 과제를 달성하기 위한 본 발명에 따른 동시 양방향 전송방식(SBD)의 입출력 장치는, 하나의 채널의 양 끝에 달린 입출력 회로가 동시에 데이터를 입출력하는 동시 양방향 전송방식(SBD)의 입출력 장치에 있어서, 내부클럭 신호에 응답하여 출력 데이터를 받아 상기 채널로 출력하는 출력회로, 및 상기 채널로부터 입력되는 입력 데이터를 받아 버퍼링하여 내부로 출력하는 입력회로를 구비하고, 상기 출력 데이터는 상기 입력 데이터에 대하여 소정의 고정된 위상차를 갖는 것을 특징으로 한다.In order to achieve the above technical problem, an input / output device of a simultaneous bidirectional transmission method (SBD) according to the present invention is an input / output device of a simultaneous bidirectional transmission method (SBD) in which input / output circuits at both ends of a channel simultaneously input and output data. And an output circuit for receiving output data in response to an internal clock signal and outputting the output data to the channel, and an input circuit for receiving and buffering input data input from the channel and outputting the input data. It is characterized by having a predetermined fixed phase difference.
상기 고정된 위상차는 90도 인 것이 바람직하다.The fixed phase difference is preferably 90 degrees.
상기 다른 기술적 과제를 달성하기 위한 본 발명에 따른 동시 양방향 전송방식(SBD)의 입출력 제어방법은, 하나의 채널의 양 끝에 달린 입출력 회로가 동시에 데이터를 입출력하는 동시 양방향 전송방식(SBD)의 입출력 제어방법에 있어서, 내부클럭 신호에 응답하여 출력 데이터를 받아 상기 채널로 출력하는 단계, 및 상기 채널로부터 입력되는 입력 데이터를 받아 버퍼링하여 내부로 출력하는 단계를 구비하고, 상기 출력 데이터는 상기 입력 데이터에 대하여 소정의 고정된 위상차를 갖는 것을 특징으로 한다.The input and output control method of the simultaneous bidirectional transmission method (SBD) according to the present invention for achieving the another technical problem, the input and output control of the simultaneous bidirectional transmission method (SBD) in which the input and output circuits at both ends of one channel simultaneously input and output data. A method comprising: receiving output data in response to an internal clock signal and outputting the output data to the channel, and receiving and buffering input data input from the channel and outputting the output data to the input data, wherein the output data is stored in the input data. It has a predetermined fixed phase difference with respect to.
상기 고정된 위상차는 90도 인 것이 바람직하다.The fixed phase difference is preferably 90 degrees.
본 발명과 본 발명의 동작 상의 잇점 및 본 발명의 실시에 의하여 달성되는 목적을 충분히 이해하기 위해서는 본 발명의 바람직한 실시예를 예시하는 첨부 도면 및 첨부 도면에 기재된 내용을 참조하여야만 한다.In order to fully understand the present invention, the operational advantages of the present invention, and the objects achieved by the practice of the present invention, reference should be made to the accompanying drawings illustrating preferred embodiments of the present invention and the contents described in the accompanying drawings.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예를 설명함으로써, 본 발명을 상세히 설명한다. 각 도면에 제시된 동일한 참조부호는 동일한 부재를 나타낸다.Hereinafter, exemplary embodiments of the present invention will be described in detail with reference to the accompanying drawings. Like reference numerals in the drawings denote like elements.
도 3은 본 발명에 따른 동시 양방향 전송방식(SBD)의 입출력 장치를 설명하기 위한 블록도이다.3 is a block diagram illustrating an input / output device of a simultaneous bidirectional transmission method (SBD) according to the present invention.
도 3을 참조하면, 본 발명에 따른 동시 양방향 전송방식(SBD)의 입출력 장치는, 내부클럭 신호(ICLK)에 응답하여 출력 데이터(OUT)를 받아 채널(300)로 출력하는 출력회로(303), 및 채널(300)로부터 입력되는 입력 데이터(IN)를 받아 버퍼링하여 내부로 출력하는 입력회로(304)를 구비하고, 특히 상기 출력 데이터(OUT)는 상기 입력 데이터(IN)에 대하여 소정의 고정된 위상차를 갖는다.Referring to FIG. 3, the input / output device of the simultaneous bidirectional transmission method (SBD) according to the present invention receives an output data OUT in response to an internal clock signal ICLK and outputs the output data to the channel 300. And an input circuit 304 which receives the input data IN input from the channel 300 and buffers and outputs the input data IN. In particular, the output data OUT is fixed to the input data IN. Phase difference.
상세히 설명하면, 입력회로(304)는 제1기준전압(VREF1) 및 제2기준전압(VREF2)을 발생하는 기준전압 발생기(43), 출력 데이터(OUT)의 상태에 따라 제1기준전압(VREF1) 및 제2기준전압(VREF2)중 하나를 선택하여 출력하는 멀티플렉서(42), 및 멀티플렉서(42)의 출력신호를 기준으로 하여 상기 채널(300)로부터 입력되는 입력 데이터(IN)를 버퍼링하여 내부로 출력하는 차동증폭기 형태의 입력버퍼(41)를 구비한다.In detail, the input circuit 304 includes a reference voltage generator 43 for generating a first reference voltage VREF1 and a second reference voltage VREF2 and a first reference voltage VREF1 according to the state of the output data OUT. ) And buffers the input data IN input from the channel 300 based on the output signal of the multiplexer 42 to select one of the second reference voltage VREF2 and to output the same. It is provided with an input buffer 41 of the differential amplifier type that outputs.
입력버퍼(41)의 첫번째 입력은 채널(300)의 전압이고 두번째 입력은 기준전압 발생기(43)에 의하여 발생된 두 개의 기준전압(VREF1, VREF2)중 하나가 된다. 두 개의 기준전압 중 하나를 입력버퍼(41)의 입력신호로 선택하는 조절신호는 출력 데이터(OUT)의 값이다.The first input of the input buffer 41 is the voltage of the channel 300 and the second input is one of two reference voltages VREF1 and VREF2 generated by the reference voltage generator 43. The control signal for selecting one of the two reference voltages as the input signal of the input buffer 41 is the value of the output data OUT.
그런데 종래의 SBD 스킴(scheme)에서는 출력 데이터(OUT)를 내부 클락신호(ICLK)에 동기시켜 채널(300)로 출력하며 출력 데이터(OUT)는 입력 데이터(IN)와 임의의 위상차를 갖는다. 출력 데이터(OUT)가 입력 데이터(IN)와 임의의 위상차를 갖도록 하는 구조는 내부클럭(ICLK)을 발생하는 내부 클락 발생회로의 구조를 단순화할 수 있다는 장점이 있다.However, in the conventional SBD scheme, the output data OUT is output to the channel 300 in synchronization with the internal clock signal ICLK, and the output data OUT has an arbitrary phase difference from the input data IN. The structure in which the output data OUT has an arbitrary phase difference from the input data IN has an advantage of simplifying the structure of the internal clock generation circuit that generates the internal clock ICLK.
그러나 도 2와 같이 입력 데이터(IN)와 출력 데이터(OUT)의 위상차가 0에 가까운 경우 후술하는 바와 같은 문제점을 발생시킨다.However, as shown in FIG. 2, when the phase difference between the input data IN and the output data OUT is close to zero, a problem as described below is generated.
첫번째로 출력 데이터(DOUT)에 의하여 입력버퍼(41)의 첫번째 입력이 변하는 데에 걸리는 지연시간(TD1)과 출력 데이터(OUT)에 의하여 입력버퍼(41)의 두번째입력이 변하는 데에 걸리는 지연시간(TD2)이 일치하도록 설계하지 않으면 입력버퍼(41)의 두 개의 입력이 변하는 속도의 차이로 인하여 입력버퍼(41)의 동작속도가 일정하지 않다는 문제가 있다.Firstly, the delay time TD1 for changing the first input of the input buffer 41 by the output data DOUT and the delay time for changing the second input of the input buffer 41 by the output data OUT. If the TD2 is not designed to match, there is a problem in that the operating speed of the input buffer 41 is not constant due to the difference in the speed at which two inputs of the input buffer 41 change.
두번째로 설령 TD1과 TD2를 일치시킬 수 있다고 하더라도 입력버퍼(41)의 입력 중 하나만 변하는 경우와 두 개 모두 변하는 경우에 입력버퍼(41)의 동작속도에 차이가 생길 수 밖에 없다는 것이다. 이러한 문제점들은 결국 입력회로(304)의 윈도우를 감소시키는 결과를 가져온다.Secondly, even if TD1 and TD2 can be matched, the operation speed of the input buffer 41 is inevitably generated when only one of the inputs of the input buffer 41 and both are changed. These problems result in a reduction of the window of the input circuit 304.
이러한 문제점들을 해결하기 위하여 본 발명에서는 내부클럭 신호(ICLK)를 입력신호와의 관계에서 일정한 고정된 위상차를 갖도록 조절함으로서 출력 데이터(OUT)가 입력 데이터(IN)에 대하여 소정의 고정된 위상차를 갖도록 제어한다.In order to solve these problems, the present invention adjusts the internal clock signal ICLK to have a fixed fixed phase difference in relation to the input signal so that the output data OUT has a predetermined fixed phase difference with respect to the input data IN. To control.
좀더 설명하면, 입력버퍼(41)의 두 개의 입력이 변하는 시점 간의 시간 간격이 가장 넓을 때에 입력회로(304)의 윈도우가 가장 넓으며 이는 두 개의 입력이 90도의 위상차를 갖는 때에 해당한다. (단, 여기에서 데이터 한 비트의 길이에 해당하는 시간의 길이를 180도로 본다).More specifically, the window of the input circuit 304 is widest when the time interval between two input points of the input buffer 41 is widest, which corresponds to when the two inputs have a phase difference of 90 degrees. (However, the length of time corresponding to the length of one bit of data here is 180 degrees).
출력 데이터(OUT)로부터 두 개의 입력에까지 도달하는 데에 걸리는 지연시간, 즉 도 3에서 TD1과 TD2가 같도록 설계되었다고 가정할 경우 입력버퍼(41)의 두 개의 입력이 변하는 시점간의 위상차는 입력 데이터(IN)와 출력 데이터(OUT) 간의 위상차와 일치한다. 따라서 도 4에서와 같이 출력 데이터(OUT)가 입력 데이터(IN)에 대하여 항상 90도의 위상차를 갖도록 내부 클락(ICLK)을 조절해 준다면 입력회로(304)의 윈도우를 최대로 넓힐 수 있다.Delay time to reach two inputs from the output data OUT, i.e., assuming that TD1 and TD2 are designed to be the same in FIG. 3, the phase difference between the time points at which two inputs of the input buffer 41 changes is determined by the input data. Match the phase difference between (IN) and output data OUT. Therefore, as shown in FIG. 4, if the internal clock ICLK is adjusted such that the output data OUT always has a phase difference of 90 degrees with respect to the input data IN, the window of the input circuit 304 can be maximized.
TD1과 TD2가 같지 않은 경우 입력 데이터(IN)와 출력 데이터(OUT) 간의 최적의 위상차는 입력버퍼(41)의 두 입력간의 위상차를 90도로 고정된 값에 해당하며 이는 꼭 90도가 아닐 수도 있다. 그러나 이 경우에도 내부 클락(ICLK)과 이에 동기되는 출력 데이터(OUT)는 입력 데이터(IN)에 대하여 고정된 위상차를 갖는다. 입력 데이터(IN)에 대하여 고정된 위상차를 가지는 내부 클락(ICLK)을 생성하는 방법에는 여러 가지가 있으며 예를 들어 DLL(Delay Locked Loop) 또는 PLL(Phase locked Loop)를 사용하는 방법이 가장 전형적인 구현방법이다.When the TD1 and the TD2 are not equal to each other, an optimal phase difference between the input data IN and the output data OUT corresponds to a fixed value of 90 degrees between the two inputs of the input buffer 41, which may not necessarily be 90 degrees. However, even in this case, the internal clock ICLK and the output data OUT synchronized with the internal clock ICLK have a fixed phase difference with respect to the input data IN. There are several ways to generate an internal clock (ICLK) with a fixed phase difference with respect to the input data (IN), for example using a DLL (Delay Locked Loop) or a PLL (Phase locked Loop). Way.
이상 도면과 명세서에서 최적 실시예가 개시되었다. 여기서 특정한 용어들이 사용되었으나, 이는 단지 본 발명을 설명하기 위한 목적에서 사용된 것이지 의미한정이나 특허청구범위에 기재된 본 발명의 범위를 제한하기 위하여 사용된 것은 아니다. 그러므로 본 기술 분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시예가 가능하다는 점을 이해할 것이다. 따라서, 본 발명의 진정한 기술적 보호 범위는 첨부된 특허청구범위의 기술적 사상에 의해 정해져야 할 것이다.The best embodiment has been disclosed in the drawings and specification above. Although specific terms have been used herein, they are used only for the purpose of describing the present invention and are not intended to limit the scope of the invention as defined in the claims or the claims. Therefore, those skilled in the art will understand that various modifications and equivalent other embodiments are possible from this. Therefore, the true technical protection scope of the present invention will be defined by the technical spirit of the appended claims.
상술한 바와 같이 본 발명에 따른 동시 양방향 전송방식(SBD)의 입출력 장치 및 입출력 제어방법은 입력 데이터와 출력 데이터가 임의의 위상차를 가짐으로서 발생하는 윈도우 감소 문제를 해결할 수 있는 장점이 있다.As described above, the input / output device and the input / output control method of the simultaneous bidirectional transmission method (SBD) according to the present invention have an advantage of solving the window reduction problem caused by the input data and the output data having an arbitrary phase difference.
Claims (4)
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
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| KR1020030045527A KR20050005585A (en) | 2003-07-05 | 2003-07-05 | Simultaneous Bi-Directional input output apparutus and input output control method |
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2003
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