KR20050002369A - A method for fabricating a capacitor of a semiconductor device - Google Patents
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Abstract
Description
본 발명은 반도체 소자의 커패시터(capacitor) 형성 방법에 관한 것으로, 보다 상세하게는 습식 식각(wet etching)에서 발생하는 결함(defect)을 방지할 수 있는 반도체 소자의 커패시터 형성 방법에 관한 것이다.The present invention relates to a method of forming a capacitor of a semiconductor device, and more particularly, to a method of forming a capacitor of a semiconductor device capable of preventing defects caused by wet etching.
도 1a 내지 도 1h는 습식 식각 방식을 이용한 종래 기술에 따른 셀 패턴(cell pattern) 영역의 커패시터 형성 방법을 도시한 단면도이다. 여기서는 실린더(cylinder) 형태의 커패시터를 형성하는 방법을 예를 들어 설명한다.1A to 1H are cross-sectional views illustrating a method of forming a capacitor in a cell pattern region according to the related art using a wet etching method. Here, a method of forming a cylinder-type capacitor will be described as an example.
먼저, 웨이퍼 기판(1) 상부에 산화막(2)이 증착된 후(도 1a 참조), 포토레지스트(3a)(photo resist)를 이용하여 마스킹 패턴이 형성되고(도 1b 참조), 상기 마스킹 패턴을 이용한 산화막 습식 식각(oxide wet etch) 공정을 통해 산화막 패턴(2)이 형성된다(도 1c 참조).First, after the oxide film 2 is deposited on the wafer substrate 1 (see FIG. 1A), a masking pattern is formed by using photoresist 3a (see FIG. 1B), and the masking pattern is formed. An oxide layer pattern 2 is formed through an oxide wet etch process (see FIG. 1C).
전체 표면 상부에 커패시터의 하부 전극(bottom electrode)을 이루기 위한 다결정 실리콘(poly Si)(4)이 증착되고(도 1d 참조), 전체 표면 상부에 포토레지스트(3b)가 도포(coating)된다(도 1e 참조).Poly Si 4 is deposited on the entire surface to form the bottom electrode of the capacitor (see FIG. 1D), and photoresist 3b is coated on the entire surface (Figure 1D). 1e).
얕은 노광(shallow exposure) 후 현상 공정을 통해 포토레지스트(3b)의 상부 영역만 제거된다(도 1f 참조).After the shallow exposure, only the upper region of the photoresist 3b is removed through the developing process (see FIG. 1F).
다결정 습식 식각(poly wet etch) 공정을 통해 포토레지스트(3b) 사이에 노출된 다결정 실리콘(poly Si)(4)의 상부 영역이 제거되고, 포토레지스트(3b)가 제거된다(도 1g 참조).The upper region of the poly Si 4 exposed between the photoresist 3b is removed through a poly wet etch process, and the photoresist 3b is removed (see FIG. 1G).
습식 식각 공정을 통해 다결정 실리콘(poly Si)(4) 사이에 남아있는 산화막(2)이 모두 제거된다(도 1h 참조).Through the wet etching process, all of the oxide film 2 remaining between the poly Si 4 is removed (see FIG. 1H).
따라서, 셀 패턴 영역의 실린더형 커패시터를 형성하기 위한 하부전극인 다결정 실리콘(4)의 패턴만 남게된다.Therefore, only the pattern of the polycrystalline silicon 4, which is the lower electrode for forming the cylindrical capacitor in the cell pattern region, remains.
한편, 도 2a 내지 도 2h는 습식 식각 방식을 이용한 종래 기술에 따른 패턴 중첩 측정키(overlay vernier key) 영역의 커패시터 형성 방법을 도시한 단면도이다. 여기서 패턴 중첩 측정용 커패시터 형성 방법은 도 1a 내지 도 1h에 도시된 공정과 동일하게 진행된다.2A to 2H are cross-sectional views illustrating a method of forming a capacitor in an overlay vernier key region according to the prior art using a wet etching method. Here, the method of forming the capacitor for pattern overlap measurement is performed in the same manner as the process illustrated in FIGS. 1A to 1H.
상기와 같은 공정을 통해 캐패시터 패턴을 형성할 때, 스크라이브 레인(scribe lane)에 존재하는 패턴 중첩 측정키 영역에는 크기가 작고 높이가 상당히 높은 다결정 실리콘(4) 패턴만 남게 된다.When the capacitor pattern is formed through the above process, only the small size and the considerably high polycrystalline silicon 4 pattern remains in the pattern overlap measurement key region existing in the scribe lane.
따라서 패턴 중첩 측정키 영역의 다결정 실리콘(4) 패턴은 산화막(2)을 제거하기 위한 습식 식각 공정에서 쓰러져 웨이퍼 상에서 결함이 발생될 수 있다.Therefore, the polycrystalline silicon 4 pattern of the pattern overlap measurement key region may fall down in the wet etching process for removing the oxide film 2, and defects may occur on the wafer.
셀 패턴 영역의 다결정 실리콘(4) 패턴은 패턴 중첩 측정키 영역의 다결정 실리콘(4) 패턴과 동일한 크기와 높이로 형성되지만 그 모양은 작은 타원형으로 형성되기 때문에 어느 정도의 스트레스는 견딜 수 있지만, 패턴 중첩 측정키 영역의 다결정 실리콘(4) 패턴은 큰 사각형으로 형성되기 때문에 스트레스에 견디지 못하고 쉽게 넘어져 결함으로 작용한다.The polycrystalline silicon (4) pattern of the cell pattern region is formed in the same size and height as the polycrystalline silicon (4) pattern of the pattern overlap measurement key region, but the shape is formed into a small elliptical shape, so it can withstand some stress, but the pattern Since the polycrystalline silicon 4 pattern of the overlap measurement key region is formed into a large quadrangle, it does not withstand stress and easily falls and acts as a defect.
따라서 이러한 결함을 극복하기 위해 산화막을 부분적으로 남겨 다결정 실리콘(4) 패턴을 지지하는 방법 등을 사용하는데, 이러한 경우 커패시터의 용량이 줄어드는 문제점이 있다.Therefore, in order to overcome such a defect, a method of supporting the polycrystalline silicon 4 pattern by using a part of the oxide layer is partially used. In this case, the capacity of the capacitor is reduced.
상기 문제점을 해결하기 위한 본 발명의 목적은, 실린더형 커패시터의 하부전극을 형성하기 위한 습식 식각 공정에서 패턴 중첩 측정키 영역의 패턴이 넘어져 발생하는 결함을 방지하는 것이다.An object of the present invention for solving the above problems is to prevent a defect caused by falling of the pattern of the pattern overlap measurement key region in the wet etching process for forming the lower electrode of the cylindrical capacitor.
도 1a 내지 도 1h는 종래 기술에 따른 셀 패턴(cell pattern) 영역의 커패시터 형성 방법을 도시한 단면도.1A to 1H are cross-sectional views illustrating a method of forming a capacitor in a cell pattern region according to the prior art.
도 2a 내지 도 2h는 종래 기술에 따른 패턴 중첩 측정키(overlay vernier key) 영역의 커패시터 형성 방법을 도시한 단면도.2A to 2H are cross-sectional views illustrating a method of forming a capacitor in an overlay vernier key region according to the prior art.
도 3a 내지 도 3i는 본 발명에 따른 셀 패턴(cell pattern) 영역의 커패시터 형성 방법을 도시한 단면도.3A to 3I are cross-sectional views illustrating a method of forming a capacitor in a cell pattern region according to the present invention.
도 4a 내지 도 4i는 본 발명에 따른 패턴 중첩 측정키(overlay vernier key) 영역의 커패시터 형성 방법을 도시한 단면도.4A through 4I are cross-sectional views illustrating a method of forming a capacitor in an overlay vernier key region according to the present invention.
도 5a는 셀 패턴 영역의 커패시터를 형성하기 위한 얕은 노광(shallow exposure)을 수행하는 개념도.5A is a conceptual diagram of performing shallow exposure for forming a capacitor in a cell pattern region.
도 5b는 패턴 중첩 측정키 영역의 커패시터를 형성하기 위한 노광을 수행하는 개념도.5B is a conceptual diagram of performing exposure to form a capacitor of a pattern overlap measurement key region.
상기 목적을 달성하기 위한 본 발명에 따른 반도체 소자의 커패시터 형성 방법은, 웨이퍼 기판 상부에 산화막 패턴이 형성되는 제 1 공정; 전체 표면 상부에 하부 전극 물질(bottom electrode material)이 증착되고, 포토레지스트가 도포되는 제 2 공정; 셀 패턴 영역과 스크라이브 레인(scribe lane) 영역에 다른 양(dose)으로 노광 및 현상이 진행되는 제 3 공정; 습식 식각 공정을 통해 상기 스크라이브 레인 영역의 상기 하부 전극 물질이 제거되는 제 4 공정; 건식 식각 공정을 통해 상기 셀 패턴 영역의 상기 포토레지스트와 상기 하부 전극 물질의 상부 영역이 제거되는 제 5 공정; 및 습식 식각 공정을 통해 상기 산화막이 제거되는 제 6 공정을 포함하여 이루어지는 것을 특징으로 한다.A method of forming a capacitor of a semiconductor device according to the present invention for achieving the above object, the first step of forming an oxide film pattern on the wafer substrate; A second process of depositing a bottom electrode material over the entire surface and applying a photoresist; A third step of performing exposure and development at different doses in the cell pattern region and the scribe lane region; A fourth process of removing the lower electrode material of the scribe lane region through a wet etching process; A fifth process of removing the upper region of the photoresist and the lower electrode material of the cell pattern region through a dry etching process; And a sixth process of removing the oxide layer through a wet etching process.
상술한 목적 및 기타의 목적과 본 발명의 특징 및 이점은 첨부도면과 관련한 다음의 상세한 설명을 통해 보다 분명해 질 것이다.The above and other objects and features and advantages of the present invention will become more apparent from the following detailed description taken in conjunction with the accompanying drawings.
이하, 첨부 도면을 참조하여 본 발명의 실시 예를 상세히 설명하면 다음과 같다.Hereinafter, exemplary embodiments of the present invention will be described in detail with reference to the accompanying drawings.
도 3a 내지 도 3i는 습식 식각 방식을 이용한 본 발명에 따른 셀 패턴(cell pattern) 영역의 커패시터 형성 방법을 도시한 단면도이다. 여기서는 실린더(cylinder) 형태의 커패시터를 형성하는 방법을 예를 들어 설명한다.3A to 3I are cross-sectional views illustrating a method of forming a capacitor in a cell pattern region according to the present invention using a wet etching method. Here, a method of forming a cylinder-type capacitor will be described as an example.
먼저, 웨이퍼 기판(1) 상부에 산화막(2)이 증착된 후(도 3a 참조), 포토레지스트(3a)(photo resist)를 이용하여 마스킹 패턴이 형성되고(도 3b 참조), 상기 마스킹 패턴을 이용한 산화막 습식 식각(oxide wet etch) 공정을 통해 산화막 패턴(2)이 형성된다(도 3c 참조).First, after the oxide film 2 is deposited on the wafer substrate 1 (see FIG. 3A), a masking pattern is formed using a photoresist 3a (see FIG. 3B), and the masking pattern is formed. The oxide film pattern 2 is formed through the oxide wet etch process (see FIG. 3C).
전체 표면 상부에 커패시터의 하부 전극(bottom electrode)을 이루기 위한 다결정 실리콘(poly Si)(4)이 증착되고(도 3d 참조), 그 상부에 포토레지스트(3b)가 도포(coating)된다(도 3e 참조).Poly Si 4 is deposited on the entire surface to form a bottom electrode of the capacitor (see FIG. 3D), and a photoresist 3b is coated on it (FIG. 3E). Reference).
얕은 노광(shallow exposure) 후 현상 공정을 통해 다결정 실리콘(4)이 드러나지 않도록 포토레지스트(3b)의 상부 영역만 제거된다(도 3f 참조).Only the upper region of the photoresist 3b is removed so that the polycrystalline silicon 4 is not exposed through the development process after the shallow exposure (see FIG. 3F).
이후에 패턴 중첩 측정키 영역의 다결정 실리콘(4) 제거를 위한 습식 식각(wet etch) 공정이 수행되지만 포토레지스트(3b)에 의해 노출되지 않은 셀 패턴 영역의 다결정 실리콘(4)은 식각되지 않고 남게 된다(도 3g 참조).Thereafter, a wet etch process for removing the polycrystalline silicon 4 of the pattern overlap measurement key region is performed, but the polycrystalline silicon 4 of the cell pattern region not exposed by the photoresist 3b remains unetched. (See FIG. 3G).
플라즈마를 이용한 건식 식각을 통해 포토레지스트(3b)와 다결정 실리콘(4)의 상부 영역이 제거되고, 다결정 실리콘(4) 사이에 남아있는 포토레지스트(3b)도 제거된다(도 3h 참조).Dry etching using plasma removes the photoresist 3b and the upper region of the polycrystalline silicon 4, and also removes the photoresist 3b remaining between the polycrystalline silicon 4 (see FIG. 3H).
이때 다결정 실리콘(4) 사이에 남아있는 포토레지스트(3b)를 모두 식각하기 위한 부담을 줄이기 위해 도 3f에 도시된 공정에서 종래 기술(도 1f 참조)과 동일하게 다결정 실리콘(4)의 상부 영역 일부가 노출되도록 얕은 노광 및 현상 공정이 진행될 수도 있다.At this time, in order to reduce the burden for etching all of the photoresist 3b remaining between the polycrystalline silicon 4, a part of the upper region of the polycrystalline silicon 4 in the process shown in FIG. 3f is the same as in the prior art (see FIG. 1f). The shallow exposure and development process may proceed so that is exposed.
이러한 경우 도 3g의 습식 식각 공정에서 노출된 다결정 실리콘(4)이 식각될수 있지만 노출된 부분이 작기 때문에 식각되어 손실된 부분의 양은 매우 적다.In this case, the exposed polycrystalline silicon 4 may be etched in the wet etching process of FIG. 3G, but the amount of the portion lost due to the etching is very small because the exposed portion is small.
이어서, 습식 식각 공정을 통해 다결정 실리콘(4) 사이에 남아있는 산화막(2)이 모두 제거된다(도 3i 참조).Subsequently, all of the oxide film 2 remaining between the polycrystalline silicon 4 is removed through a wet etching process (see FIG. 3I).
이때, 산화막(2)을 모두 제거하지 않고 일부를 남겨 남아있는 다결정 실리콘(4)의 지지대로 사용할 수도 있다.At this time, the oxide film 2 may be used as a support for the polycrystalline silicon 4, which is partially left without removing all of the oxide film 2.
도 4a 내지 도 4i는 습식 식각 방식을 이용한 본 발명에 따른 패턴 중첩 측정키(overlay vernier key) 영역의 커패시터 형성 방법을 도시한 단면도이다.4A to 4I are cross-sectional views illustrating a method of forming a capacitor in an overlay vernier key region according to the present invention using a wet etching method.
먼저, 웨이퍼 기판(1) 상부에 산화막(2)이 증착된 후(도 4a 참조), 포토레지스트(3a)(photo resist)를 이용하여 마스킹 패턴이 형성되고(도 4b 참조), 상기 마스킹 패턴을 이용한 산화막 습식 식각(oxide wet etch) 공정을 통해 산화막 패턴(2)이 형성된다(도 4c 참조).First, after the oxide film 2 is deposited on the wafer substrate 1 (see FIG. 4A), a masking pattern is formed by using a photoresist 3a (see FIG. 4B), and the masking pattern is formed. The oxide film pattern 2 is formed through the oxide wet etch process (see FIG. 4C).
전체 표면 상부에 커패시터의 하부 전극(bottom electrode)을 이루기 위한 다결정 실리콘(4)이 증착되고(도 4d 참조), 그 상부에 포토레지스트(3b)가 도포(coating)된다(도 4e 참조). 여기서는 하부 전극 물질로 다결정 실리콘(poly Si)을 사용하지만, 필요에 따라 TiN, Pt 등이 사용될 수 있다.Polycrystalline silicon 4 is deposited on the entire surface to form the bottom electrode of the capacitor (see FIG. 4D), and photoresist 3b is coated on it (see FIG. 4E). Here, polysilicon is used as the lower electrode material, but TiN, Pt, etc. may be used as necessary.
이어서, 레티클(reticle)의 다른 부분을 이용하여 일반적인 노광(exposure) 후 현상 공정을 통해, 다결정 실리콘(4)이 모두 드러나도록 포토레지스트(3b)가 모두 제거된다(도 4f 참조).The photoresist 3b is then removed so that all of the polycrystalline silicon 4 is exposed through a general post-exposure development process using another portion of the reticle (see FIG. 4F).
이후에 등방성 습식 식각(isotropy wet etch) 공정을 통해 다결정 실리콘(4)은 모두 제거된다(도 4g 참조).Thereafter, all of the polycrystalline silicon 4 is removed through an isotropy wet etch process (see FIG. 4G).
이와 같이, 등방성 습식 식각 방법을 사용하면 산화막(2)의 측벽에 있는 다결정 실리콘(4)도 모두 제거될 수 있다.As such, when the isotropic wet etching method is used, all of the polycrystalline silicon 4 on the sidewall of the oxide film 2 may be removed.
여기서, 공정시간을 줄이기 위해 습식 시각을 통해 다결정 실리콘(4)을 모두 제거하는 것이 아니라 결함이 발생되지 않을 정도의 크기까지만 작게 만드는 경우도 있다.Here, in order to reduce the process time, the polycrystalline silicon 4 may not be removed through wet vision, but may be made to be small enough to not cause defects.
셀 패턴 영역의 포토 레지스트(3b)와 다결정 실리콘(4)을 제거하기 위한 플라즈마를 이용한 건식 식각(dry etch)이 수행되지만 이미 패턴 중첩 측정키 영역의 포토레지스트(3b)와 다결정 실리콘(4)은 모두 제거된 상태이기 때문에 아무 변화가 없다(도 4h 참조).Dry etching using plasma to remove the photoresist 3b and the polycrystalline silicon 4 in the cell pattern region is performed, but the photoresist 3b and the polycrystalline silicon 4 in the pattern overlap measurement key region are already There is no change because they are all removed (see Figure 4h).
이어서 산화막(2)이 습식 식각 공정을 통해 모두 제거된다(도 4i 참조).Subsequently, all of the oxide film 2 is removed through a wet etching process (see FIG. 4I).
도 5a는 셀 패턴 영역의 커패시터가 형성되는 영역에 대해 얕은 노광(shallow exposure)을 수행하는 개념도이고, 도 5b는 패턴 중첩 측정키 영역의 커패시터가 형성되는 영역에 대해 노광을 수행하는 개념도이다.FIG. 5A is a conceptual diagram illustrating a shallow exposure of a region where a capacitor of a cell pattern region is formed, and FIG. 5B is a conceptual diagram illustrating a exposure of a region where a capacitor of a pattern overlap measurement key region is formed.
종래 기술에서는 다결정 습식 식각 공정이 수행되기 전에 레티클이 사용되지 않는 전면 노광(blank exposure) 기술이 사용되지만, 본 발명에서는 레티클이 사용되어 포토 공정 단계가 증가되지 않고 특정 부분이 다른 양(dose)으로 노광될 수 있다.In the prior art, a blank exposure technique is used in which the reticle is not used before the polycrystalline wet etching process is performed, but in the present invention, the reticle is used so that the photo process step is not increased and certain portions are changed in different doses. Can be exposed.
이상에서 살펴본 바와 같이, 본 발명에 따른 반도체 소자의 커패시터 형성 방법은 습식 식각 공정에서 패턴 중첩 측정키의 무너짐에 의해 발생하는 결함을 방지할 수 있기 때문에 결과적으로 반도체 소자의 생산 수율을 향상시킬 수 있는 효과가 있다.As described above, the capacitor formation method of the semiconductor device according to the present invention can prevent defects caused by the collapse of the pattern overlap measurement key in the wet etching process, and as a result, the production yield of the semiconductor device can be improved. It works.
아울러 본 발명의 바람직한 실시예는 예시의 목적을 위한 것으로, 당업자라면 첨부된 특허청구범위의 기술적 사상과 범위를 통해 다양한 수정, 변경, 대체 및 부가가 가능할 것이며, 이러한 수정 변경 등은 이하의 특허청구범위에 속하는 것으로 보아야 할 것이다.In addition, a preferred embodiment of the present invention is for the purpose of illustration, those skilled in the art will be able to various modifications, changes, substitutions and additions through the spirit and scope of the appended claims, such modifications and changes are the following claims It should be seen as belonging to a range.
Claims (8)
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| KR1020030043746A KR20050002369A (en) | 2003-06-30 | 2003-06-30 | A method for fabricating a capacitor of a semiconductor device |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| KR20050002369A true KR20050002369A (en) | 2005-01-07 |
Family
ID=37217901
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1020030043746A KR20050002369A (en) | 2003-06-30 | 2003-06-30 | A method for fabricating a capacitor of a semiconductor device |
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|---|---|
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Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN113731780A (en) * | 2021-09-02 | 2021-12-03 | 南京广慈医疗科技有限公司 | Preparation process of two-dimensional annular phased array ultrasonic transducer |
-
2003
- 2003-06-30 KR KR1020030043746A patent/KR20050002369A/en not_active Application Discontinuation
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
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