KR20040107046A - Memory device capable of varying driving current of internal voltage according to clock frequency and internal voltage generating method of the memory device - Google Patents

Memory device capable of varying driving current of internal voltage according to clock frequency and internal voltage generating method of the memory device Download PDF

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Abstract

PURPOSE: A memory device for changing the driving current of an inner power voltage in response to the clock frequency and a method for generating the inner power voltage of the memory device are provided to preventing the dip effect or the over-shooting of the external power voltage by changing the driving current capacitance of the inner power voltage in response to the clock frequency. CONSTITUTION: A memory device for changing the driving current of an inner power voltage in response to the clock frequency includes a frequency detection circuit(560) and an inner power voltage generation circuit(530). The frequency detection circuit generates a predetermined control signal in response to the frequency of the clock. The inner power voltage generation circuit generates the inner power voltage from the external power voltage in response to the control signal. And, the inner power voltage generation circuit makes the amount of the driving current become larger by increasing the number of driving operations for generating the inner power voltage as the frequency of the clock increases.

Description

클럭 주파수에 따라 내부 전원 전압의 구동 전류를 변화시키는 메모리 장치 및 그 메모리 장치의 내부 전원 전압 발생 방법{Memory device capable of varying driving current of internal voltage according to clock frequency and internal voltage generating method of the memory device}Memory device capable of varying driving current of internal voltage according to clock frequency and internal voltage generating method of the memory device

본 발명은 반도체 메모리 장치에 관한 것으로, 특히 메모리 장치의 동작 주파수에 따라 내부 전원 전압의 구동 전류를 변화시키는 메모리 장치 및 그 메모리 장치의 내부 전원 전압 발생 방법에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a semiconductor memory device, and more particularly, to a memory device for changing a driving current of an internal power supply voltage according to an operating frequency of a memory device and a method of generating an internal power supply voltage of the memory device.

최근, 고속 메모리 장치의 요구에 따라 고주파수에서 동작되는 DDR DRAM, RAMBUS DRAM, DDRII DRAM 등이 개발되고 있다. DDR DRAM은 200MHz 내지 300MHz 대역에서, RAMBUS DRAM은 800MHz 내지 1200Mhz 대역에서, 그리고 DDRII DRAM은 400MHz 내지 667MHz 대역에서 동작되도록 설계된다. 이러한 멀티 동작 주파수를 만족하기 위해서, 최고주파 동작에 맞추어 설계 마진을 갖추는 것이 일반적이다. 그리고 고속 메모리 장치는 동작 주파수의 고속화와 함께 저전력 소비를 만족시키기 위하여 저전압 동작을 구현하고 있다.Recently, DDR DRAMs, RAMBUS DRAMs, DDRII DRAMs and the like that operate at high frequencies have been developed in accordance with the demands of high speed memory devices. DDR DRAMs are designed to operate in the 200MHz to 300MHz band, RAMBUS DRAMs in the 800MHz to 1200Mhz band, and DDRII DRAMs in the 400MHz to 667MHz band. In order to satisfy such a multi-operation frequency, it is common to have a design margin for the highest frequency operation. In addition, the high speed memory device implements low voltage operation in order to speed up the operating frequency and satisfy low power consumption.

메모리 장치의 저전압 동작과 멀티 동작 주파수 사이에는 메모리 장치의 특성을 제약시키는 단점들이 있다. 먼저, 저전압 동작에 따라 메모리 장치의 주변 회로들로 공급되는 외부 전원 전압(VDD)이 낮아지면, 메모리 장치를 고주파수로 동작시킴에 따라 외부 전원 전압(VDD) 레벨이 낮아지는 딥(dip) 현상에 발생한다. 외부 전원 전압(VDD)의 딥 현상은 메모리 장치의 고주파수 동작에 의해 요구되는 큰 전류 드라이브 능력을 만족시키기에 부족하여 발생되는 현상으로, 도 1과 같이, 고주파수 동작으로 갈수록 심해진다.There is a drawback between limiting the characteristics of the memory device between the low voltage operation and the multi-operation frequency of the memory device. First, when the external power supply voltage VDD supplied to the peripheral circuits of the memory device decreases due to the low voltage operation, a dip phenomenon occurs in which the external power supply voltage VDD level decreases as the memory device operates at a high frequency. Occurs. The dip phenomenon of the external power supply voltage VDD is insufficient to satisfy the large current drive capability required by the high frequency operation of the memory device. As shown in FIG.

도 1에서, RAMBUS DRAM의 외부 전원 전압(VDD)이 1.8V일 때 클럭 주파수 1066MHz 동작(내부 코어 블락 133MHz 동작)일 때와 클럭 주파수 1333MHz(내부 코어 블락 166MHz)일 때의 동작을 살펴보면, 클럭 주파수 1333MHz일 때의 외부 전원 전압(VDD)의 딥 현상이 크게 나타난다. 외부 전원 전압(VDD)으로부터 메모리 장치의 코어 블락을 구동하는 내부 전원 전압(VCCA)이 발생되는 데, 외부 전원 전압(VDD)의 딥 현상은 내부 전원 전압(VCCA) 레벨을 떨어뜨려 메모리 셀 센싱 속도를 떨어뜨리는 문제점을 유발한다. 이러한 문제점을 해결하기 위한 방안으로, 내부 전원 전압(VCCA)의 레벨을 일정 레벨로 유지시키기 위해 내부 전원 전압(VCCA)의 구동 능력을 키우게 되면, 내부 전원 전압(VCCA) 레벨이 오버슈팅(over-shooting)되는 문제점이 발생된다.Referring to FIG. 1, when the external power voltage VDD of the RAMBUS DRAM is 1.8V, the clock frequency is 1066MHz (internal core block 133MHz) and the clock frequency is 1333MHz (inner core block 166MHz). The dip phenomenon of the external power supply voltage (VDD) at 1333 MHz appears large. An internal power supply voltage (VCCA) for driving the core block of the memory device is generated from the external power supply voltage (VDD), and a dip phenomenon of the external power supply voltage (VDD) lowers the internal power supply voltage (VCCA) level so that the memory cell sensing speed is reduced. Causes problems to drop. In order to solve this problem, when the driving capability of the internal power supply voltage VCCA is increased to maintain the level of the internal power supply voltage VCCA at a constant level, the internal power supply voltage VCCA level is overshooted. shooting) occurs.

도 2는 종래의 내부 전원 전압 발생 회로를 포함하는 메모리 장치를 설명하는 도면이다. 이를 참조하면, 메모리 장치(100)는 라스계 제어 신호(RASB)를 수신하는 지연 회로(110), 자동 펄스 발생 회로(120), 내부 전원 전압 발생 회로(130), 그리고 내부 코어 블락(140)을 포함한다. 라스계 제어 신호(RASB)는 메모리 셀 데이터들을 센싱하는 센스 앰프 블락들이 포함되는 내부 코어 블락(140)을 인에이블시키는 제어 신호이다. 지연 회로(110)는 라스계 제어 신호(RASB)를 수신하고 소정 시간 지연시켜 제1 제어 신호(P1)를 발생한다. 자동 펄스 발생 회로(120)는 제1 제어 신호(P1)를 수신하여 일정 펄스 폭을 갖는 제2 제어 신호(P2)를 발생시킨다. 내부 전원 전압 발생 회로(130)는 기준 전압(VREFA)과 제1 및 제2 제어 신호(P1, P2)에 응답하여 내부 전원 전압(VREFA)을 발생시킨다. 내부 전원 전압(VCCA)은 내부 코어 블락(140)을 구동하는 전압원이 된다. 내부 전원 전압 발생 회로(130)는 구체적으로 도 3에 도시되어 있다.2 is a diagram illustrating a memory device including a conventional internal power supply voltage generation circuit. Referring to this, the memory device 100 may include a delay circuit 110, an automatic pulse generator circuit 120, an internal power supply voltage generator circuit 130, and an internal core block 140 that receive a ras control signal RASB. It includes. The Lars-based control signal RASB is a control signal for enabling the internal core block 140 including the sense amplifier blocks for sensing memory cell data. The delay circuit 110 receives the las-based control signal RASB and delays the predetermined time to generate the first control signal P1. The automatic pulse generation circuit 120 receives the first control signal P1 and generates a second control signal P2 having a predetermined pulse width. The internal power supply voltage generation circuit 130 generates the internal power supply voltage VREFA in response to the reference voltage VREFA and the first and second control signals P1 and P2. The internal power supply voltage VCCA becomes a voltage source for driving the internal core block 140. The internal power supply voltage generation circuit 130 is specifically shown in FIG. 3.

도 3을 참조하면, 내부 전원 전압 발생 회로(130)는 버퍼부(310), 비교부(320), 제어부(330), 그리고 구동부(340)를 포함한다. 도 4의 동작 타이밍도와 함께 내부 전원 전압 발생 회로(130)의 동작을 설명하면, 라스계 제어 신호(RASB)의 로직 로우레벨로의 천이로부터 소정 시간 지연되어 제1 제어 신호(P1)가 로직 하이레벨로 발생되고, 제1 제어 신호(P1)의 로직 하이레벨로의 천이에 응답하여 소정의 펄스 폭을 갖는 제2 제어 신호(P2)가 발생된다.Referring to FIG. 3, the internal power supply voltage generation circuit 130 may include a buffer unit 310, a comparator 320, a controller 330, and a driver 340. Referring to the operation of the internal power supply voltage generation circuit 130 along with the operation timing diagram of FIG. 4, the first control signal P1 is delayed by a predetermined time from the transition of the ras-based control signal RAB to the logic low level. The second control signal P2 is generated at the level and has a predetermined pulse width in response to the transition of the first control signal P1 to the logic high level.

제1 제어 신호(P1)의 로직 하이레벨에 응답하여 비교부(320)가 인에이블된다. 버퍼부(310)는 로직 하이레벨의 제2 제어 신호(P2)에 응답하여 그 출력으로 로직 로우레벨을 발생시킨다. 비교부(320)는 로직 로우레벨의 버퍼부(310) 출력과 기준 전압(VREFA)을 비교한 결과로 로직 로우레벨의 출력을 발생한다. 한편, 제1 제어 신호(P1)의 로직 하이레벨에 응답하여 제어부(330)는 디세이블된다. 로직 로우레벨의 비교부(320) 출력에 응답하여 구동부(340)가 인에이블되어 외부 전원 전압(VDD)으로부터 내부 전원 전압(VCCA)이 발생된다. 예컨대, 1.8V 정도의 외부 전원 전압(VDD)으로부터 1.5V 정도의 내부 전원 전압(VCCA)이 발생된다. 내부 전원 전압(VCCA)은 내부 코어 블락(140)인 셀 어레이 블락으로 내부 전원 전류(ICCA)를 공급한다.The comparator 320 is enabled in response to the logic high level of the first control signal P1. The buffer unit 310 generates a logic low level as its output in response to the second control signal P2 having a logic high level. The comparator 320 generates a logic low level output as a result of comparing the output of the buffer 310 having a logic low level with the reference voltage VREFA. Meanwhile, the controller 330 is disabled in response to the logic high level of the first control signal P1. The driver 340 is enabled in response to an output of the logic low level comparator 320 to generate an internal power supply voltage VCCA from the external power supply voltage VDD. For example, an internal power supply voltage VCCA of about 1.5V is generated from an external power supply voltage VDD of about 1.8V. The internal power supply voltage VCCA supplies the internal power supply current ICCA to the cell array block which is the internal core block 140.

이러한 내부 전원 전압 발생 회로(130)는 제2 제어 신호(P2)의 하이레벨 펄스 구간(T0)에 응답하여 내부 전원 전압(VCCA)을 발생시키는 데, 앞서 설명한 바와 같이 메모리 장치가 멀티 동작 주파수 대역을 만족해야 하는 경우에, 동작 주파수가 높아지면 내부 전원 전압(VCCA)으로부터 요구되는 전류 구동량이 더 커지게 되어, 내부 전원 전압(VCCA) 레벨이 강하되면서 도 1의 전원 전압(VDD) 딥 현상도 크게 나타나는 문제점을 안고 있다.The internal power supply voltage generation circuit 130 generates the internal power supply voltage VCCA in response to the high level pulse period T0 of the second control signal P2. As described above, the memory device generates a multi-operation frequency band. In this case, when the operating frequency is increased, the amount of current driving required from the internal power supply voltage VCCA increases, so that the power supply voltage VDD dip phenomenon of FIG. 1 decreases while the internal power supply voltage VCCA level drops. It has a big problem.

따라서, 메모리 장치의 동작 주파수에 따라 내부 전원 전압(VCCA)으로부터 전류 구동 용량을 가변적으로 공급할 수 있는 메모리 장치가 필요하다.Accordingly, there is a need for a memory device capable of variably supplying a current driving capacity from an internal power supply voltage VCCA according to an operating frequency of the memory device.

본 발명의 목적은 동작 주파수에 따라 내부 전원 전압으로부터 전류 구동 용량을 가변적으로 공급할 수 있는 메모리 장치를 제공하는 데 있다.SUMMARY OF THE INVENTION An object of the present invention is to provide a memory device capable of variably supplying a current driving capacity from an internal power supply voltage according to an operating frequency.

본 발명의 다른 목적은 메모리 장치의 동작 주파수에 따라 내부 전원 전압으로부터 전류 구동 용량을 가변적으로 공급하는 방법을 제공하는 데 있다.Another object of the present invention is to provide a method for variably supplying a current driving capacity from an internal power supply voltage according to an operating frequency of a memory device.

도 1은 RAMBUS DRAM의 동작 주파수에 따른 외부 전원 전압의 딥 현상을 설명하는 도면이다.1 is a diagram illustrating a dip phenomenon of an external power supply voltage according to an operating frequency of a RAMBUS DRAM.

도 2는 종래의 내부 전원 전압 발생 회로를 포함하는 메모리 장치를 설명하는 도면이다.2 is a diagram illustrating a memory device including a conventional internal power supply voltage generation circuit.

도 3은 도 2의 내부 전원 전압 발생 회로를 설명하는 도면이다.3 is a diagram illustrating an internal power supply voltage generation circuit of FIG. 2.

도 4는 도 3의 내부 전원 전압 발생 회로의 동작 타이밍을 설명하는 도면이다.4 is a diagram illustrating an operation timing of an internal power supply voltage generation circuit of FIG. 3.

도 5는 본 발명의 일실시예에 따른 메모리 장치를 설명하는 도면이다.5 is a diagram illustrating a memory device according to an embodiment of the present invention.

도 6은 도 5의 주파수 검출 회로 및 내부 전원 전압 발생 회로를 설명하는 도면이다.FIG. 6 is a diagram illustrating a frequency detection circuit and an internal power supply voltage generation circuit of FIG. 5.

도 7a 및 도 7b는 도 6의 내부 전원 전압 발생 회로의 동작 타이밍을 설명하는 도면이다.7A and 7B are diagrams illustrating operation timings of the internal power supply voltage generation circuit of FIG. 6.

도 8은 도 5의 메모리 장치의 클럭 주파수에 따른 내부 전원 전압 구동 시간을 설명하는 그래프이다.8 is a graph illustrating an internal power supply voltage driving time according to a clock frequency of the memory device of FIG. 5.

상기 목적을 달성하기 위하여, 본 발명의 일예는 외부 전원 전압으로부터 내부 코어 블락을 구동하는 내부 전원 전압을 발생시키고 클럭에 동기되어 동작되는 메모리 장치에 있어서, 클럭의 주파수에 따라 소정의 제어 신호를 발생시키는 주파수 검출 회로; 및 제어 신호에 응답하여 외부 전원 전압으로부터 내부 전원 전압을 발생시키되, 클럭의 주파수가 높을수록 내부 전원 전압 발생을 위한 구동 횟수가 많아져서 구동 전류 용량을 크게 하는 내부 전원 전압 발생 회로를 포함한다.In order to achieve the above object, an embodiment of the present invention generates an internal power supply voltage for driving an internal core block from an external power supply voltage and generates a predetermined control signal according to a clock frequency in a memory device operated in synchronization with a clock. A frequency detection circuit; And an internal power supply voltage generation circuit configured to generate an internal power supply voltage from an external power supply voltage in response to the control signal, and as the frequency of the clock increases, the number of driving for generating the internal power supply voltage increases, thereby increasing the driving current capacity.

바람직하기로, 메모리 장치는 내부 코어 블락을 인에이블시키는 라스계 제어신호를 수신하여 지연시킨 후, 소정의 펄스 폭을 갖는 제어 신호를 발생시키는 펄스 발생 회로를 더 포함한다. 내부 전원 전압 발생 회로는 제어 신호를 입력하는 버퍼부; 버퍼부 출력과 기준 전압을 비교하는 비교부; 및 비교부의 비교 결과에 따른 출력에 응답하여 외부 전원 전압으로부터 내부 전원 전압을 구동하는 구동부를 포함하고, 내부 전원 전압 발생 회로는 외부 전원 전압 보다 높은 전압 레벨을 갖는 승압 전압이나 외부 전원 전압 보다 낮은 전압 레벨을 갖는 백바이어스 전압 또는 비트라인 프리차아지 전압을 발생한다.Preferably, the memory device further includes a pulse generation circuit for receiving and delaying the las-based control signal for enabling the internal core block and for generating a control signal having a predetermined pulse width. The internal power supply voltage generation circuit includes a buffer unit for inputting a control signal; A comparison unit comparing the buffer unit output with a reference voltage; And a driving unit driving an internal power supply voltage from an external power supply voltage in response to an output according to a comparison result of the comparison unit, wherein the internal power supply voltage generation circuit has a voltage lower than an external power supply voltage or a boosted voltage having a voltage level higher than the external power supply voltage. Generate a back bias voltage or bit line precharge voltage with a level.

상기 목적을 달성하기 위하여, 본 발명의 다른 예는 외부 전원 전압으로부터 내부 코어 블락을 구동하는 내부 전원 전압을 발생시키고 외부 클럭에 동기되어 동작되는 메모리 장치에 있어서, 내부 코어 블락을 인에이블시키는 라스계 제어 신호를 수신하여 지연시킨 후, 소정의 펄스 폭을 갖는 제1 제어 신호를 발생시키는 펄스 발생 회로; 외부 클럭에 동기되는 내부 클럭 신호를 발생시키는 위상 동기 회로; 제1 제어 신호 및 내부 클럭 신호에 응답하여 제2 제어 신호를 발생시키는 주파수 검출 회로; 및 제2 제어 신호에 응답하여 외부 전원 전압으로부터 내부 전원 전압을 발생시키되, 외부 클럭의 주파수가 높을수록 내부 전원 전압 발생을 위한 구동 횟수가 많아져서 구동 전류 용량을 크게 하는 내부 전원 전압 발생 회로를 포함한다. 주파수 검출 회로는 내부 클럭 신호와 제어 신호를 입력하는 노아 게이트로 구성되는 것이 적합하다.In order to achieve the above object, another example of the present invention is a las system for generating an internal power supply voltage for driving the internal core block from the external power supply voltage and enabling the internal core block in a memory device operated in synchronization with an external clock. A pulse generator circuit for receiving and delaying a control signal and generating a first control signal having a predetermined pulse width; A phase synchronizing circuit for generating an internal clock signal synchronized with an external clock; A frequency detection circuit for generating a second control signal in response to the first control signal and the internal clock signal; And an internal power supply voltage generation circuit configured to generate an internal power supply voltage from the external power supply voltage in response to the second control signal, and the higher the frequency of the external clock, the greater the number of driving times for generating the internal power supply voltage, thereby increasing the driving current capacity. do. The frequency detecting circuit is preferably composed of a NOR gate for inputting an internal clock signal and a control signal.

상기 다른 목적을 달성하기 위하여, 본 발명은 외부 전원 전압으로부터 내부 코어 블락을 구동하는 내부 전원 전압을 발생시키는 방법에 있어서, 내부 코어 블락을 인에이블시키는 라스계 제어 신호를 수신하여 지연시킨 후, 소정의 펄스 폭을 갖는 제1 제어 신호를 발생시키는 단계; 외부 클럭에 동기되는 내부 클럭 신호를 발생시키는 단계; 제1 제어 신호의 펄스 폭 동안 내부 클럭 신호에 응답하여 제2 제어 신호를 발생시키는 단계; 제2 제어 신호에 응답하여 외부 전원 전압으로부터 내부 전원 전압을 발생시키되, 외부 클럭의 주파수가 높을수록 내부 전원 전압 발생을 위한 구동 횟수가 많아져서 구종 전류 용량을 크게 하는 단계를 포함한다. 내부 전원 전압은 외부 전원 전압 보다 높은 전압 레벨을 갖는 승압 전압이거나, 외부 전원 전압 보다 낮은 전압 레벨을 갖는 백바이어스 전압 또는 비트라인 프리차아지 전압인 것이 바람직하다.In order to achieve the above another object, the present invention provides a method for generating an internal power supply voltage for driving an internal core block from an external power supply voltage, and after receiving and delaying a las-based control signal for enabling the internal core block, Generating a first control signal having a pulse width of; Generating an internal clock signal synchronized with an external clock; Generating a second control signal in response to the internal clock signal during the pulse width of the first control signal; And generating an internal power supply voltage from the external power supply voltage in response to the second control signal, and increasing the frequency of the old current by increasing the frequency of driving the internal power supply voltage as the frequency of the external clock increases. The internal power supply voltage may be a boosted voltage having a voltage level higher than the external power supply voltage, or a back bias voltage or a bit line precharge voltage having a voltage level lower than the external power supply voltage.

따라서, 본 발명에 의하면, 클럭 주파수에 따라 내부 전원 전압의 구동 전류 용량을 변화시켜 외부 전원 전압의 딥 현상이나 오버슈팅 현상을 방지한다.Therefore, according to the present invention, the driving current capacity of the internal power supply voltage is changed in accordance with the clock frequency to prevent dip phenomenon or overshooting of the external power supply voltage.

본 발명과 본 발명의 동작상의 이점 및 본 발명의 실시에 의하여 달성되는 목적을 충분히 이해하기 위해서는 본 발명의 예시적인 실시예를 설명하는 첨부 도면 및 첨부 도면에 기재된 내용을 참조하여야만 한다.DETAILED DESCRIPTION In order to fully understand the present invention, the operational advantages of the present invention, and the objects achieved by the practice of the present invention, reference should be made to the accompanying drawings that describe exemplary embodiments of the present invention and the contents described in the accompanying drawings.

이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예를 설명함으로써, 본 발명을 상세히 설명한다. 각 도면에 제시된 동일한 참조부호는 동일한 부재를 나타낸다.Hereinafter, exemplary embodiments of the present invention will be described in detail with reference to the accompanying drawings. Like reference numerals in the drawings denote like elements.

도 5는 본 발명의 일실시예에 따른 메모리 장치를 설명하는 도면이다. 이를 참조하면, 메모리 장치(500)는 지연 회로(510), 자동 펄스 발생 회로(520), 내부 전원 전압 발생 회로(530), 내부 코어 블락(540), 지연 동기 회로(550), 그리고 주파수 검출 회로(560)를 포함한다.5 is a diagram illustrating a memory device according to an embodiment of the present invention. Referring to this, the memory device 500 may include a delay circuit 510, an automatic pulse generator circuit 520, an internal power supply voltage generator circuit 530, an internal core block 540, a delay synchronization circuit 550, and a frequency detection circuit. Circuit 560.

지연 회로(510)는 라스계 제어 신호(RASB)를 수신하고 소정 시간 지연시켜 제1 제어 신호(P1)를 발생한다. 자동 펄스 발생 회로(520)는 제1 제어 신호(P1)에 응답하여 소정의 펄스 폭을 갖는 제3 제어 신호(P3)를 발생한다. 지연 동기 회로(550)는 외부 클럭 신호(CLOCK)를 입력하여 이와 위상 동기되는 내부 클럭 신호(CLK)를 발생한다. 주파수 검출 회로(560)는 자동 펄스 발생 회로(520)에서 발생된 제3 제어 신호(P3)와 내부 클럭 신호(CLK)에 응답하여 제2 제어 신호(P2)를 발생한다. 기준 전압(VREFA)과 제1 및 제2 제어 신호(P1, P2)는 내부 전원 전압 발생 회로(530)로 제공된다. 내부 전원 전압 발생 회로(530)는 제1 제어 신호(P1)에 인에이블되고 기준 전압(VREFA)과 제2 제어 신호(P2)를 비교하여 그 비교 결과로써 내부 전원 전압(VCCA)을 발생한다. 내부 전원 전압(VCCA)은 내부 코어 블락(540)을 구동하는 전원으로 사용되며 내부 코어 블락(540)에서 요구하는 전류(ICCA)를 공급한다.The delay circuit 510 receives the Lars-based control signal RASB and delays the predetermined time to generate the first control signal P1. The automatic pulse generation circuit 520 generates a third control signal P3 having a predetermined pulse width in response to the first control signal P1. The delay synchronization circuit 550 inputs an external clock signal CLOCK to generate an internal clock signal CLK that is phase-locked thereto. The frequency detection circuit 560 generates the second control signal P2 in response to the third control signal P3 and the internal clock signal CLK generated by the automatic pulse generation circuit 520. The reference voltage VREFA and the first and second control signals P1 and P2 are provided to the internal power supply voltage generation circuit 530. The internal power supply voltage generator 530 is enabled to the first control signal P1 and compares the reference voltage VREFA with the second control signal P2 and generates the internal power supply voltage VCCA as a result of the comparison. The internal power supply voltage VCCA is used as a power source for driving the internal core block 540 and supplies a current ICCA required by the internal core block 540.

도 6은 도 5의 주파수 검출 회로(560)와 내부 전원 전압 발생 회로(530)를 구체적으로 도시하는 도면이다. 이를 참조하면, 주파수 검출 회로(560)는 내부 클럭 신호(CLK)와 제3 제어 신호(P3)를 입력하는 노아 게이트로 구성되고, 그 출력으로 제2 제어 신호(P2)를 발생한다. 내부 전원 전압 발생 회로(530)는 버퍼부(532), 비교부(534), 제어부(536), 그리고 구동부(538)를 포함한다. 내부 전원 전압 발생 회로(530)는 도 3에 도시된 종래의 내부 전원 전압 발생 회로(130)와 거의 동일하다.FIG. 6 is a diagram specifically illustrating the frequency detection circuit 560 and the internal power supply voltage generation circuit 530 of FIG. 5. Referring to this, the frequency detection circuit 560 is composed of a NOR gate for inputting the internal clock signal CLK and the third control signal P3, and generates a second control signal P2 as an output thereof. The internal power supply voltage generation circuit 530 includes a buffer unit 532, a comparator 534, a controller 536, and a driver 538. The internal power supply voltage generator 530 is almost identical to the conventional internal power supply voltage generator 130 shown in FIG. 3.

주파수 검출 회로(560)와 내부 전원 전압 발생 회로(530)의 동작을 도 7의 타이밍도를 참조하여 설명한다. 도 7a는 메모리 장치의 외부 클럭 신호(CLOCK) 주파수가 낮을 때의 타이밍도를, 그리고 도 7b는 메모리 장치의 외부 클럭 신호(CLOCK) 주파수가 높을 때의 타이밍도를 나타낸다.The operation of the frequency detection circuit 560 and the internal power supply voltage generation circuit 530 will be described with reference to the timing diagram of FIG. 7. 7A illustrates a timing diagram when the external clock signal CLOCK frequency of the memory device is low, and FIG. 7B illustrates a timing diagram when the external clock signal CLOCK frequency of the memory device is high.

도 7a를 참조하면, 라스계 제어 신호(RASB)의 로직 로우레벨로의 천이로부터 소정 시간 지연되어 제1 제어 신호(P1)가 로직 하이레벨로 발생되고, 제1 제어 신호(P1)의 로직 하이레벨로의 천이에 응답하여 로직 로우레벨의 일정 펄스 폭을 갖는 제3 제어 신호(P3)가 발생된다. 내부 클럭 신호(CLK)가 예컨대 400MHz로 발생된다고 가정하여, 제3 제어 신호(P3)의 로직 로우레벨 구간과 내부 클럭 신호(CLK)의 로직 로우레벨 구간에 해당하는 구간에 로직 하이레벨의 T0 펄스 폭의 제2 제어 신호(P2)가 발생된다.Referring to FIG. 7A, the first control signal P1 is generated at a logic high level after a predetermined time delay from the transition of the ras system control signal RASB to a logic low level, and the logic high of the first control signal P1 is generated. In response to the transition to the level, a third control signal P3 having a constant pulse width of logic low level is generated. Assuming that the internal clock signal CLK is generated at 400 MHz, for example, a T0 pulse having a logic high level in a section corresponding to a logic low level section of the third control signal P3 and a logic low level section of the internal clock signal CLK. A second control signal P2 of width is generated.

T0 펄스 폭의 제2 제어 신호(P2)의 로직 하이레벨에 응답하여 버퍼부(532)의 출력이 로직 로우레벨이 된다. 로직 로우레벨의 버퍼부(532) 출력과 기준 전압(VREFA)에 응답하여 비교부(534)의 출력은 로직 로우레벨이 된다. 기준 전압(VREFA)은 내부 전원 전압(VCCA)과 거의 동일한 전압 레벨을 갖도록 설정된다. 로직 로우레벨의 비교부(534) 출력에 응답하여 구동부(538)가 인에이블되어 외부 전원 전압(VDD)으로부터 내부 전원 전압(VCCA)이 발생된다. 내부 전원 전압(VCCA)은 내부 코어 블락(540)인 셀 어레이 블락을 구동하는 전원으로 사용되며, 내부 전원 전압(VCCA)은 외부 전원 전압, 예컨대 1.8V에서 소정 전압 강하된 1.5V 정도로 발생된다.The output of the buffer unit 532 becomes a logic low level in response to the logic high level of the second control signal P2 of the T0 pulse width. The output of the comparator 534 is at the logic low level in response to the output of the buffer unit 532 at the logic low level and the reference voltage VREFA. The reference voltage VREFA is set to have a voltage level almost equal to the internal power supply voltage VCCA. In response to the output of the comparator 534 at the logic low level, the driver 538 is enabled to generate an internal power supply voltage VCCA from the external power supply voltage VDD. The internal power supply voltage VCCA is used as a power source for driving a cell array block, which is an internal core block 540, and the internal power supply voltage VCCA is generated as about 1.5V, which is a predetermined voltage drop from an external power supply voltage, for example, 1.8V.

한편, 내부 전원 전압 발생 회로(530)는 로직 하이레벨의 제1 제어 신호(P1)에 응답하여 제어부(536)가 디세이블된다. 이 때 비교부(534)의 출력에 따라 구동부(538)가 동작한다. 만약 제1 제어 신호(P1)가 로직 로우레벨이면, 비교부(534) 동작이 디세이블되고 제어부(536)가 인에이블되어 비교부(534) 출력을 로직 하이레벨로 셋팅한다. 로직 하이레벨의 비교부(534) 출력은 구동부(538)를 디세이블시킨다.On the other hand, the internal power supply voltage generator 530 disables the controller 536 in response to the first control signal P1 having a logic high level. At this time, the driving unit 538 operates according to the output of the comparing unit 534. If the first control signal P1 is at a logic low level, the operation of the comparator 534 is disabled and the controller 536 is enabled to set the output of the comparator 534 to a logic high level. A logic high level comparator 534 output disables the driver 538.

도 7b는 도 7a와 동일한 타이밍으로 라스계 제어 신호(RASB), 제1 제어 신호(P1), 그리고 제3 제어 신호(P3)가 발생된다. 다만, 내부 클럭 신호(CLK)가 667MHz로 발생된다는 점에서 차이가 있다. 이에 따라, 내부 클럭 신호(CLK)의 로직 로우레벨 구간과 제3 제어 신호(P3)의 로직 로우레벨 구간에 응답하여 주파수 검출 회로(560)의 출력인 제2 제어 신호(P2)는 로직 하이레벨로 발생된다. 제2 제어 신호(P2)는 펄스 폭 T1의 로직 하이레벨이 3회에 걸쳐 발생된다.In FIG. 7B, the ras system control signal RASB, the first control signal P1, and the third control signal P3 are generated at the same timing as in FIG. 7A. However, there is a difference in that the internal clock signal CLK is generated at 667 MHz. Accordingly, in response to the logic low level section of the internal clock signal CLK and the logic low level section of the third control signal P3, the second control signal P2, which is an output of the frequency detection circuit 560, is logic high level. Is caused by. The second control signal P2 generates a logic high level of the pulse width T1 three times.

T1 펄스 폭의 제2 제어 신호(P2)의 로직 하이레벨 마다에 응답하여 버퍼부(532)의 출력이 로직 로우레벨이 된다. 로직 로우레벨의 버퍼부(532) 출력과 기준 전압(VREFA)에 응답하여 비교부(534)의 출력은 로직 로우레벨이 되고 구동부(538)가 인에이블되어, 외부 전원 전압(VDD)으로부터 내부 전원 전압(VCCA)이 발생된다. 이처럼, 내부 클럭 신호가 667MHz로 고주파수일 때는 3회에 걸쳐 내부 전원 전압(VCCA)이 보충적으로 발생되는 데, 이것은 3회에 걸쳐 발생되는 내부 전원 전압(VCCA)으로부터 셀 어레이 블락으로 제공되는 구동 전류(Idrv) 용량이 커짐을 의미한다. 이에 따라 셀 어레이 블락에서 필요로 하는 전류(ICCA)를 충분히공급한다.In response to every logic high level of the second control signal P2 of the T1 pulse width, the output of the buffer unit 532 becomes a logic low level. In response to the output of the buffer unit 532 at the logic low level and the reference voltage VREFA, the output of the comparator 534 is at the logic low level and the driver 538 is enabled, thereby providing an internal power supply from the external power supply voltage VDD. The voltage VCCA is generated. As such, when the internal clock signal is high frequency at 667 MHz, the internal power supply voltage (VCCA) is supplementally generated three times, which is the drive current provided to the cell array block from the internal power supply voltage (VCCA) generated three times. (Idrv) means that the capacity is increased. Accordingly, sufficient current (ICCA) required by the cell array block is supplied.

앞서, 도 1에서 설명한 바와 같이, 메모리 장치의 동작 주파수가 높을수록 외부 전원 전압(VDD)의 딥 현상이 크게 나타는 데, 이는 내부 전원 전압(VCCA)에서 공급되는 구동 전류(Idrv)가 셀 어레이 블락을 구동하기에 부족하여, 내부 전원 전압 전압(VCCA) 레벨 강하와 연동하여 나타나는 현상이다. 그러므로, 본 실시예에서 처럼 클럭 주파수에 따라 내부 전원 전압(VCCA) 발생 횟수를 자주하면, 내부 전원 전압(VCCA)으로부터 공급되는 구동 전류(Idrv) 용량을 점차 크게 할 수 있어, 내부 전원 전압(VCCA) 레벨이 안정적으로 유지되고 외부 전원 전압(VDD)의 딥 현상을 방지할 수 있다.As described above with reference to FIG. 1, as the operating frequency of the memory device is higher, the dip phenomenon of the external power supply voltage VDD is larger, which indicates that the driving current Idrv supplied from the internal power supply voltage VCCA is a cell array. It is insufficient to drive the block, and this phenomenon occurs in conjunction with the internal power supply voltage (VCCA) level drop. Therefore, if the frequency of occurrence of the internal power supply voltage VCCA is frequent according to the clock frequency as in the present embodiment, the capacity of the drive current Idrv supplied from the internal power supply voltage VCCA can be gradually increased, so that the internal power supply voltage VCCA is increased. ) Level can be kept stable and the dip of the external power supply voltage (VDD) can be prevented.

또, 도 4의 타이밍도에서처럼, 제2 제어 신호(P2)의 T0 펄스 폭 동안 외부 전원 전압(VDD)으로부터 내부 전원 전압(VCCA)을 발생하도록 설정된 조건이 클럭 신호의 고주파 동작에 따른 외부 전원 전압(VDD)의 딥 현상을 방지하기 위하여 설계되었다고 가정하면, 클럭 주파수가 낮아지는 환경에서는 T0 펄스 폭 동안 한차례의 구동 전류(Idrv) 과잉 공급으로 인해 내부 전원 전압(VCCA)이 오버슈팅(overshooting)되는 현상이 발생하고, 이에 따라 외부 전원 전압(VDD) 레벨도 연동되어 오버슈팅되는 현상이 발생한다.In addition, as shown in the timing diagram of FIG. 4, an external power supply voltage according to a high frequency operation of a clock signal is set so that a condition set to generate an internal power supply voltage VCCA from the external power supply voltage VDD during the T0 pulse width of the second control signal P2 is obtained. Assuming that it is designed to prevent (VDD) dips, the internal power supply voltage (VCCA) is overshooted due to one drive current (Idrv) oversupply during the T0 pulse width in a clock frequency low environment. Phenomenon occurs and, accordingly, an external power supply voltage VDD level also interlocks and occurs.

그러므로, 본 실시예에서는 클럭 신호의 저주파 동작에 맞추어 도 7a처럼 제2 제어 신호(P2)의 T0 펄스 폭 동안 외부 전원 전압(VDD)으로부터 내부 전원 전압(VCCA)을 발생하도록 설계하여 구동 전류(Idrv)를 한차례 공급하고, 클럭 신호의 고주파 동작에서는 도 7b처럼 3차례에 걸친 제2 제어 신호(P2)의 T1 펄스 폭 동안구동 전류(Idrv)를 공급하여 고주파 동작에 따라 요구되는 전류 용량을 만족시키기 때문에, 종래의 외부 전원 전압(VDD)의 딥 현상이나 오버슈팅 현상은 발생하지 않는다.Therefore, in this embodiment, the drive current Idrv is designed to generate the internal power supply voltage VCCA from the external power supply voltage VDD during the T0 pulse width of the second control signal P2 in accordance with the low frequency operation of the clock signal as shown in FIG. 7A. In the high frequency operation of the clock signal and supplying the driving current Idrv during the T1 pulse width of the second control signal P2 over three times as shown in FIG. 7B to satisfy the current capacity required according to the high frequency operation. Therefore, the conventional dip phenomenon or overshooting phenomenon of the external power supply voltage VDD does not occur.

본 실시예의 내부 전원 전압 발생 회로(530)는 외부 전원 전압(VDD)으로부터 소정 전압 강하된 내부 전원 전압(VCCA)을 발생시키는 것에 대하여 기술하고 있다. 이러한 내부 전원 전압(VCCA)은 메모리 셀 데이터의 센싱 디세이블 구간에서 비트라인을 프리차아지시키는 비트라인 프리차아지 전압(VBL)이나 엔모스 트랜지스터의 백바이어스 전압(VBB)으로 사용된다. 이와는 반대로, 내부 전원 전압 발생 회로는 외부 전원 전압(VDD)으로부터 소정 전압 상승된 승압 전압(VPP)을 발생시키는 용도로 이용할 수도 있다.The internal power supply voltage generation circuit 530 of this embodiment describes the generation of the internal power supply voltage VCCA, which is a predetermined voltage drop from the external power supply voltage VDD. The internal power supply voltage VCCA is used as the bit line precharge voltage VBL for precharging the bit line in the sensing disable period of the memory cell data or the back bias voltage VBB of the NMOS transistor. On the contrary, the internal power supply voltage generating circuit may be used for generating a boosted voltage VPP that is increased by a predetermined voltage from the external power supply voltage VDD.

도 8은 본 실시예에서 보여주는 클럭 주파수에 따른 내부 전원 전압 구동 구간폭을 설명하는 그래프이다. 이를 참조하면, 클럭 주파수 400MHz의 저주파에서는 내부 전원 전압(VCCA) 구동 구간폭이 예컨대, 5ns인 데 반하여, 클럭 주파수 667MHz의 고주파에서는 내부 전원 전압(VCCA)의 구동 구간폭이 예컨대, 7ns으로 나타낸다. 클럭 주파수 400MHz때의 5ns은 한차례의 제2 제어 신호(P2)의 펄스 폭 T0로 이해할 수 있고, 클럭 주파수 667MHz는 3차례의 제2 제어 신호(P2) 펄스 폭 T1의 합계 펄스 폭으로 이해할 수 있다. 도 8의 그래프로부터, 클럭 주파수에 따른 내부 전원 전압(VCCA)의 구동 시간이 선형적으로 증가하는 결과를 갖게 됨을 알 수 있다.8 is a graph illustrating an internal power supply voltage driving section width according to the clock frequency shown in the present embodiment. Referring to this, the driving interval width of the internal power supply voltage VCCA is, for example, 5 ns at a low frequency of 400 MHz, whereas the driving interval width of the internal power supply voltage VCCA is 7 ns at a high frequency of the clock frequency of 667 MHz. 5 ns at the clock frequency of 400 MHz can be understood as the pulse width T0 of one second control signal P2, and clock frequency 667 MHz can be understood as the total pulse width of the third pulse width T1 of the second control signal P2. . From the graph of FIG. 8, it can be seen that the driving time of the internal power supply voltage VCCA according to the clock frequency increases linearly.

본 발명은 도면에 도시된 일 실시 예를 참고로 설명되었으나 이는 예시적인것에 불과하며, 본 기술 분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시예가 가능하다는 점을 이해할 것이다. 따라서, 본 발명의 진정한 기술적 보호 범위는 첨부된 등록청구범위의 기술적 사상에 의해 정해져야 할 것이다.Although the present invention has been described with reference to one embodiment shown in the drawings, this is merely exemplary, and those skilled in the art will understand that various modifications and equivalent other embodiments are possible therefrom. Therefore, the true technical protection scope of the present invention will be defined by the technical spirit of the appended claims.

상술한 본 발명에 의하면, 클럭 주파수에 따라 내부 전원 전압의 구동 전류 용량을 변화시켜 외부 전원 전압의 딥 현상이나 오버슈팅 현상을 방지한다.According to the present invention described above, the driving current capacity of the internal power supply voltage is changed according to the clock frequency to prevent a dip phenomenon or an overshooting phenomenon of the external power supply voltage.

Claims (17)

외부 전원 전압으로부터 내부 코어 블락을 구동하는 내부 전원 전압을 발생시키고 클럭에 동기되어 동작되는 메모리 장치에 있어서,A memory device for generating an internal power supply voltage for driving an internal core block from an external power supply voltage and operating in synchronization with a clock, the memory device comprising: 상기 클럭의 주파수에 따라 소정의 제어 신호를 발생시키는 주파수 검출 회로; 및A frequency detection circuit for generating a predetermined control signal in accordance with the frequency of the clock; And 상기 제어 신호에 응답하여 상기 외부 전원 전압으로부터 상기 내부 전원 전압을 발생시키되, 상기 클럭의 주파수가 높을수록 상기 내부 전원 전압 발생을 위한 구동 횟수가 많아져서 구동 전류 용량을 크게 하는 내부 전원 전압 발생 회로를 구비하는 것을 특징으로 하는 메모리 장치.An internal power supply voltage generating circuit generating the internal power supply voltage from the external power supply voltage in response to the control signal, and the higher the frequency of the clock, the greater the number of driving times for generating the internal power supply voltage, thereby increasing the driving current capacity. And a memory device. 제1항에 있어서, 상기 메모리 장치는The memory device of claim 1, wherein the memory device 상기 내부 코어 블락을 인에이블시키는 라스계 제어 신호를 수신하여 지연시킨 후, 소정의 펄스 폭을 갖는 상기 제어 신호를 발생시키는 펄스 발생 회로를 더 구비하는 것을 특징으로 하는 메모리 장치.And a pulse generating circuit for generating the control signal having a predetermined pulse width after receiving and delaying the las-based control signal for enabling the internal core block. 제1항에 있어서, 상기 내부 전원 전압 발생 회로는The circuit of claim 1, wherein the internal power supply voltage generation circuit is 상기 제어 신호를 입력하는 버퍼부;A buffer unit for inputting the control signal; 상기 버퍼부 출력과 기준 전압을 비교하는 비교부; 및A comparison unit comparing the output of the buffer unit with a reference voltage; And 상기 비교부의 비교 결과에 따른 출력에 응답하여 상기 외부 전원 전압으로부터 상기 내부 전원 전압을 구동하는 구동부를 구비하는 것을 특징으로 하는 메모리 장치.And a driving unit which drives the internal power supply voltage from the external power supply voltage in response to an output according to a comparison result of the comparison unit. 제1항에 있어서, 상기 내부 전원 전압 발생 회로는The circuit of claim 1, wherein the internal power supply voltage generation circuit is 상기 외부 전원 전압 보다 높은 전압 레벨을 갖는 승압 전압을 발생시키는 것을 특징으로 하는 메모리 장치.And generate a boosted voltage having a voltage level higher than the external power supply voltage. 제1항에 있어서, 상기 내부 전원 전압 발생 회로는The circuit of claim 1, wherein the internal power supply voltage generation circuit is 상기 외부 전원 전압 보다 낮은 전압 레벨을 갖는 내부 전압을 발생시키는 것을 특징으로 하는 메모리 장치.And generate an internal voltage having a voltage level lower than the external power supply voltage. 제5항에 있어서, 상기 내부 전원 전압 발생 회로는6. The circuit of claim 5, wherein the internal power supply voltage generator 백바이어스 전압 또는 비트라인 프리차아지 전압의 해당 전압 레벨로 상기내부 전압을 발생하는 것을 특징으로 하는 메모리 장치.And generate the internal voltage at a corresponding voltage level of a back bias voltage or a bit line precharge voltage. 외부 전원 전압으로부터 내부 코어 블락을 구동하는 내부 전원 전압을 발생시키고 외부 클럭에 동기되어 동작되는 메모리 장치에 있어서,A memory device for generating an internal power supply voltage for driving an internal core block from an external power supply voltage and operating in synchronization with an external clock, 상기 내부 코어 블락을 인에이블시키는 라스계 제어 신호를 수신하여 지연시킨 후, 소정의 펄스 폭을 갖는 제1 제어 신호를 발생시키는 펄스 발생 회로;A pulse generation circuit for generating a first control signal having a predetermined pulse width after receiving and delaying a las-based control signal for enabling the internal core block; 상기 외부 클럭에 동기되는 내부 클럭 신호를 발생시키는 위상 동기 회로;A phase synchronizing circuit for generating an internal clock signal synchronized with the external clock; 상기 제1 제어 신호 및 상기 내부 클럭 신호에 응답하여 제2 제어 신호를 발생시키는 주파수 검출 회로; 및A frequency detection circuit configured to generate a second control signal in response to the first control signal and the internal clock signal; And 상기 제2 제어 신호에 응답하여 상기 외부 전원 전압으로부터 상기 내부 전원 전압을 발생시키되, 상기 외부 클럭의 주파수가 높을수록 상기 내부 전원 전압 발생을 위한 구동 횟수가 많아져서 구동 전류 용량을 크게 하는 내부 전원 전압 발생 회로를 구비하는 것을 특징으로 하는 메모리 장치.The internal power supply voltage generates the internal power supply voltage from the external power supply voltage in response to the second control signal, and the higher the frequency of the external clock, the greater the number of driving times for generating the internal power supply voltage, thereby increasing the driving current capacity. And a generating circuit. 제7항에 있어서, 상기 주파수 검출 회로는8. The circuit of claim 7, wherein the frequency detection circuit is 상기 내부 클럭 신호와 상기 제어 신호를 입력하는 노아 게이트로 구성되는 것을 특징으로 하는 메모리 장치.And a NOR gate for inputting the internal clock signal and the control signal. 제7항에 있어서, 상기 내부 전원 전압 발생 회로는8. The circuit of claim 7, wherein the internal power supply voltage generation circuit 상기 제2 제어 신호를 입력하는 버퍼부;A buffer unit for inputting the second control signal; 상기 버퍼부 출력과 기준 전압을 비교하는 비교부; 및A comparison unit comparing the output of the buffer unit with a reference voltage; And 상기 비교부의 비교 결과에 따른 출력에 응답하여 상기 외부 전원 전압으로부터 상기 내부 전원 전압을 구동하는 구동부를 구비하는 것을 특징으로 하는 메모리 장치.And a driving unit which drives the internal power supply voltage from the external power supply voltage in response to an output according to a comparison result of the comparison unit. 제9항에 있어서, 상기 내부 전원 발생 회로는10. The circuit of claim 9, wherein the internal power generation circuit is 상기 제1 제어 신호에 응답하여 상기 구동부를 디세이블시키는 제어부를 더 구비하는 것을 특징으로 하는 메모리 장치.And a controller configured to disable the driver in response to the first control signal. 제7항에 있어서, 상기 내부 전원 전압 발생 회로는8. The circuit of claim 7, wherein the internal power supply voltage generation circuit 상기 외부 전원 전압 보다 높은 전압 레벨을 갖는 승압 전압을 발생시키는 것을 특징으로 하는 메모리 장치.And generate a boosted voltage having a voltage level higher than the external power supply voltage. 제7항에 있어서, 상기 내부 전원 전압 발생 회로는8. The circuit of claim 7, wherein the internal power supply voltage generation circuit 상기 외부 전원 전압 보다 낮은 전압 레벨을 갖는 내부 전압을 발생시키는 것을 특징으로 하는 메모리 장치.And generate an internal voltage having a voltage level lower than the external power supply voltage. 제12항에 있어서, 상기 내부 전원 전압 발생 회로는The circuit of claim 12, wherein the internal power supply voltage generation circuit is 백바이어스 전압 또는 비트라인 프리차아지 전압의 해당 전압 레벨로 상기 내부 전압을 발생하는 것을 특징으로 하는 메모리 장치.And generate the internal voltage at a corresponding voltage level of a back bias voltage or a bit line precharge voltage. 외부 전원 전압으로부터 내부 코어 블락을 구동하는 내부 전원 전압을 발생시키는 방법에 있어서,A method of generating an internal power supply voltage for driving an internal core block from an external power supply voltage, 상기 내부 코어 블락을 인에이블시키는 라스계 제어 신호를 수신하여 지연시킨 후, 소정의 펄스 폭을 갖는 제1 제어 신호를 발생시키는 단계;Generating a first control signal having a predetermined pulse width after receiving and delaying a las-based control signal for enabling the internal core block; 외부 클럭에 동기되는 내부 클럭 신호를 발생시키는 단계;Generating an internal clock signal synchronized with an external clock; 상기 제1 제어 신호의 상기 펄스 폭 동안 상기 내부 클럭 신호에 응답하여 제2 제어 신호를 발생시키는 단계;Generating a second control signal in response to the internal clock signal during the pulse width of the first control signal; 상기 제2 제어 신호에 응답하여 상기 외부 전원 전압으로부터 상기 내부 전원 전압을 발생시키되, 상기 외부 클럭의 주파수가 높을수록 상기 내부 전원 전압 발생을 위한 구동 횟수가 많아져서 구종 전류 용량을 크게 하는 단계를 구비하는 것을 특징으로 하는 내부 전원 전압 발생 방법.Generating the internal power supply voltage from the external power supply voltage in response to the second control signal, wherein the higher the frequency of the external clock, the greater the number of driving cycles for generating the internal power supply voltage, thereby increasing the old current capacity. Internal power supply voltage generation method, characterized in that. 제14항에 있어서, 상기 내부 전원 전압은The method of claim 14, wherein the internal power supply voltage 상기 외부 전원 전압 보다 높은 전압 레벨을 갖는 승압 전압인 것을 특징으로 하는 내부 전원 전압 발생 방법.And a boosted voltage having a voltage level higher than that of the external power supply voltage. 제14항에 있어서, 상기 내부 전원 전압은The method of claim 14, wherein the internal power supply voltage 상기 외부 전원 전압 보다 낮은 전압 레벨을 갖는 내부 전압인 것을 특징으로 하는 내부 전원 전압 발생 방법.And an internal voltage having a lower voltage level than the external power supply voltage. 제16항에 있어서, 상기 내부 전압은The method of claim 16, wherein the internal voltage is 백바이어스 전압 또는 비트라인 프리차아지 전압인 것을 특징으로 하는 내부 전원 전압 발생 방법.A method of generating an internal power supply voltage, characterized in that it is a back bias voltage or a bit line precharge voltage.
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