KR20040091985A - Ball Grid Array Package - Google Patents
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Abstract
Description
본 발명은 볼 그리드 어레이 패키지(Ball Grid Array Package)및 그 제조 방법에 관한 것으로서, 좀 더 구체적으로는 볼 그리드 어레이( Ball Grid Array :이하 BGA라 칭함)패키지 소자를 수직으로 적층한 적층형 멀티칩 패키지에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a ball grid array package and a method of manufacturing the same, and more particularly, to a stacked multi-chip package in which a ball grid array package element is vertically stacked. It is about.
반도체 소자의 용량을 높이는 방법중 하나는 여러개의 칩 또는 패키지를 적층하여 하나의 제품으로 구현하는 것이다. 이러한 반도체 소자 적층 기술은 개별 반도체 소자의 초고집적화와 고성능화에 따라 반도체 칩 자체의 크기가 증가하면서 요구되는 반도체 소자의 실장 밀도 향상을 위해서도 필요하다. 적층형 반도체 소자는 패키지 되지 않은 개별 칩을 여러개 적층하는 칩 적층형 소자로 구현 될 수도 있고, 조립 공정이 끝난 패키지 소자 여러개를 적층한 패키지 적층형 소자로 구현될 수도 있다.One way to increase the capacity of a semiconductor device is to stack several chips or packages into a single product. Such semiconductor device stacking technology is also required for increasing the density of semiconductor devices required as the size of the semiconductor chip itself increases as the ultra-high integration and high performance of individual semiconductor devices are increased. The stacked semiconductor device may be implemented as a chip stacked device in which several unpacked individual chips are stacked, or may be implemented as a package stacked device in which a plurality of packaged devices are assembled.
패키지 적층형 소자는 여러개의 패키지를 수직방향으로 쌓아서 적층하기 때문에 3차원 적층형 반도체 소자라고도 하는데 보통 2개에서 많게는 8개의 패키지 소자를 적층하여 하나의 패키지 소자를 실장하도록 설계된 회로기판에 실장되어 사용한다.Package stacked devices are also called three-dimensional stacked semiconductor devices because they are stacked by stacking several packages in a vertical direction. Usually, two to eight package devices are stacked and mounted on a circuit board designed to mount one package device.
종래 패키지 적층형 소자는 TSOP(Thin Small Outline Package)나 LCC(Leadless Chip Carrier)를 사용하는데, 적층된 패키지 소자들을 전기적으로 연결하는 구조가 쉽게 가능하고, 자동공정에 적용할 수 있어야 한다. 한편, 전자소자의 소형 경량화 추세에 따라 좀더 경제적이고 신뢰성이 높은 패키지를 개발하려는 노력이 계속되고 있다. 이러한 노력으로 반도체 칩 패키지도 여러 형태로 전개되고 있는데 최근에는 패키지의 외부 전기접속수단을 면 배열(grid array)방식으로 한 볼 그리드 어레이 패키지가 주류를 이루고 있다. 이러한 면 배열 패키지는 반도체칩의 입출력 핀 수 증가에 적절하게 대응하고, 전기접속부의 유도 성분을 줄이면서 패키지의 크기를 반도체 칩수준의 크기로 줄일 수 있다는 점에서 유리하다.Conventional package stacked devices use a thin small outline package (TSOP) or a leadless chip carrier (LCC). The structure for electrically connecting the stacked package devices should be easily possible and applicable to an automatic process. Meanwhile, with the trend of miniaturization and lightening of electronic devices, efforts have been made to develop more economical and reliable packages. Due to these efforts, semiconductor chip packages have been developed in various forms. Recently, ball grid array packages using a grid array as an external electrical connection means of packages have become mainstream. Such a surface array package is advantageous in that it appropriately corresponds to an increase in the number of input / output pins of a semiconductor chip and can reduce the size of the package to the size of a semiconductor chip while reducing the inductive component of the electrical connection.
도 1a내지 도 1c는 일반적인 BGA 적층구조를 나타낸 단면도이다.1A to 1C are cross-sectional views illustrating a general BGA stack structure.
도 1a에 도시된 바와 같이, 테입을 이용하여 상하 볼을 전기적으로 도통시키도록 연결된 구조는 테입을 구부려 사용하므로 공정을 진행하는데 어려움이 있으며 유동적인 테입의 특성상 솔더 조인트를 확보하기 위해 언더 필(under fill)을 실시해야 하는 문제가 있다.As shown in FIG. 1A, the structure connected to electrically conduct the upper and lower balls using tape is difficult to process because the tape is bent, and underfill (underfill) is required to secure the solder joint due to the characteristics of the flexible tape. There is a problem with fill).
또한 도 1b는 패키지나 칩의 두께를 얇게 만든후 탑과 바텀 패키지를 솔더 볼을 이용하여 전기적으로 도통하도록 하는 구조로서 이는 기존의 패키지 장비로는 적용하기가 어려운 단점이 있다.In addition, FIG. 1B is a structure in which the top and bottom packages are electrically connected by using solder balls after the thickness of the package or the chip is made thin, which is difficult to apply to conventional package equipment.
도 1c는 기판상에 패키지를 마운팅후 언더필을 실시하여 탑 패키지를 구현한다음 바텀 패키지를 구현후 솔더 컬럼(solder column)을 이용하여 전기적으로 도통시킨 구조이다. 그러나 이 과정의 문제점은 공정단계가 복잡하여 제조비용이 상승하고 패키지의 단면적이 증가하는 문제점이 있다.FIG. 1C illustrates a structure in which a top package is implemented by underfilling a package on a substrate and then electrically conductive using a solder column after implementing a bottom package. However, the problem with this process is a complicated process step, which increases the manufacturing cost and increases the cross-sectional area of the package.
무엇보다 상기와 같은 구조의 패키지를 사용하게 된다면 특허료를 지불해야 하므로 타사의 특허를 침해하지 않는 고유의 구조를 개발할 필요가 있다.First of all, if the package of the structure described above is used, it is necessary to pay a patent fee, so it is necessary to develop a unique structure that does not infringe the patents of other companies.
따라서, 본 발명은 상기와 같은 문제점을 해결하기 위해 안출한 것으로서,독자적인 구조의 스텍 패키지를 제조함으로써 제품의 안정성을 높이고 제조수율을 높일 수 있는 볼 그리드 어레이 패키지를 제공함에 그 목적이 있다.Accordingly, an object of the present invention is to provide a ball grid array package that can improve the stability and product yield of a product by manufacturing a stack package having a unique structure.
도 1a내지 도 1c는 일반적인 BGA 적층구조를 나타낸 단면도.1A to 1C are cross-sectional views showing a general BGA stack structure.
도 2a내지 도 2c는 본 발명의 실시예에 따른 볼그리드 어레이 패키지를 도시한 단면도.2A-2C are cross-sectional views of a ballgrid array package according to an embodiment of the invention.
도 3a내지 도 3c는 본 발명에서 사용되는 제 1및 제 2기판을 도시한 평면도.3A to 3C are plan views showing first and second substrates used in the present invention.
도 4는 본 발명에 따른 봉지공정을 나타낸 단면도.4 is a cross-sectional view showing a sealing process according to the present invention.
* 도면의 주요 부분에 대한 부호의 설명** Explanation of symbols for main parts of the drawing
200 : 제 1 기판 240 : 봉지제200: first substrate 240: sealing agent
210 : 제 1패키지 250 : 제 2 패키지210: first package 250: second package
220 : 제 2 기판 260 : 솔더볼220: second substrate 260: solder ball
230 : 와이어230: wire
상기와 같은 목적을 달성하기 위하여, 본 발명은 상부면에 와이어 본딩 패드가 구비되고, 하부에 솔더볼이 부착된 제 1기판; 상기 제 1기판상에 볼 그리드 어레이 방식으로 부착된 제 1패키지; 상기 제 1패키지상에 부착되고 제 1기판과는 에지형 패드방식으로 와이어 본딩된 제 2 기판; 상기 제 2기판상에 볼그리드 어레이 방식으로 부착된 제 2패키지로 구성되며, 상기 와이어 본딩 부분을 한정하여 봉지공정을 실시하는 과정을 포함하는 볼 그리드 어레이 패키지를 제공한다.In order to achieve the above object, the present invention is a wire bonding pad is provided on the upper surface, the first substrate is attached to the solder ball; A first package attached to the first substrate in a ball grid array manner; A second substrate attached on the first package and wire-bonded with the first substrate in an edge pad method; It provides a ball grid array package comprising a second package attached to the second substrate in a ball grid array method, and including a step of encapsulating the wire bonding portion.
(실시예)(Example)
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 상세하게 설명한다.Hereinafter, with reference to the accompanying drawings will be described in detail a preferred embodiment of the present invention.
도 2a내지 도 2c는 본 발명의 실시예에 따른 볼그리드 어레이 패키지를 도시한 단면도이다.2A through 2C are cross-sectional views illustrating a ball grid array package according to an embodiment of the present invention.
도 2a에 도시된 바와 같이, 제 2기판(220)과 솔더볼이 부착된 제 1패키지(210)을 접착제로 접착 후 제 1기판상(200)에 상기 제 1패키지를 부착시킨다.As shown in FIG. 2A, the first package 210 having the second substrate 220 and the solder ball attached thereto is adhered with an adhesive and then attached to the first package 200 on the first substrate 200.
도 3a내지 도 3c는 본 발명에서 사용되는 제 1및 제 2기판(220,220)을 도시한 평면도이다. 여기서 도 3a와 도 3b는 제 1기판의 앞뒤 양면을 나타내며, 도 3c는 제 2기판의 전면을 나타낸다.3A to 3C are plan views illustrating the first and second substrates 220 and 220 used in the present invention. 3A and 3B show both front and rear surfaces of the first substrate, and FIG. 3C shows the front surface of the second substrate.
제 1기판은 도 3a와 도 3b에 도시된 바와 같이, 칩 실장 영역(300)에 볼 랜드 패드(310)및 와이어 본딩 패드(340)를 동일 면상에 형성하고 상기 볼랜드패드(310)에 회로배선을 연결하여 비아홀(330)을 통해 각 층을 전기적으로 연결한다. 여기서 볼랜드패드(310)와 와이어 본딩 패드(340)는 도전성이 우수한 금속, 예컨대 구리 재질을 주로 사용한다.As shown in FIGS. 3A and 3B, the first substrate has the ball land pad 310 and the wire bonding pad 340 formed on the same surface in the chip mounting region 300 and the circuit wiring on the ball land pad 310. By connecting to each layer electrically connected via the via hole 330. Here, the borland pad 310 and the wire bonding pad 340 mainly use a metal having excellent conductivity, such as a copper material.
다음으로 도 2b에 도시된 바와 같이, 상기 제 1기판(200)과 제 2기판(220)을 와이어 본딩방법으로 연결한 다음 와이어(230)를 보호하기 위해 와이어본딩된 부분을 봉지공정(240)한다. 이때 본딩 방법은 와이어 본딩패드가 가장자리에 형성된 에지 패드형으로 하여 본딩 와이어(230)의 길이가 짧아 질 수 있게 한다.Next, as shown in Figure 2b, the first substrate 200 and the second substrate 220 is connected to the wire bonding method and then the wire bonded portion to protect the wire 230 to encapsulation process 240 do. In this case, the bonding method has an edge pad type formed at an edge of the wire bonding pad, thereby shortening the length of the bonding wire 230.
또는 도 4에 도시된 바와 같이, 제 1기판(210)과 제 2패키지(270) 사이에 봉지공정을 실시하게 되면 솔더 조인트를 개선시킬 수도 있다.Alternatively, as shown in FIG. 4, when the encapsulation process is performed between the first substrate 210 and the second package 270, the solder joint may be improved.
이어서 도 2c에 도시된 바와 같이, 와이어 본딩된 제 2 기판상(220)에 제 2패키지(250)를 부착시킨 다음 제 1기판의 후면의 볼랜드 패드 형성부분에 솔더볼을 부착하여 볼 그리드 어레이 패키지를 완성한다.Subsequently, as shown in FIG. 2C, the second package 250 is attached to the wire-bonded second substrate 220, and then solder balls are attached to the ballland pad forming portions at the rear of the first substrate to form a ball grid array package. Complete
이상에서와 같이, 본 발명은 상하 반도체 칩사이에 기판을 형성하여 전기적으로 상호 연결되는 패키지를 구성함으로써 현재 이용되는 와이어 본딩기술과 봉지공정을 이용하면서도 독특한 패키지를 제조하여 제품의 안정성을 높이고 신규투자를 줄이는 효과를 얻을 수 있다.As described above, the present invention forms a substrate between the upper and lower semiconductor chips to form an electrically interconnected package to manufacture a unique package while using a wire bonding technology and an encapsulation process currently used to increase the stability of the product and to make a new investment. The effect can be reduced.
또한 전기적 특성, 신뢰성, 양산성을 모두 만족시키고 독자적인 구조를 확보함으로써 타사의 제조방법을 이용할 필요가 없다.In addition, it satisfies all electrical characteristics, reliability, and mass production, and secures an independent structure, thereby eliminating the need to use other manufacturing methods.
Claims (2)
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KR1020030025782A KR20040091985A (en) | 2003-04-23 | 2003-04-23 | Ball Grid Array Package |
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2003
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