KR20040082533A - Power level detector - Google Patents
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Abstract
Description
본 발명은 전원레벨 디텍터에 관한 것으로서, 전압레벨 디텍터 회로내의 기준전압 및 비교전압의 생성에 필요한 전류를 상수화하여, 공정 및 온도변화의 영향을 최소화하는 전원레벨 디텍터에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a power supply level detector, and to a power supply level detector for minimizing the effects of process and temperature changes by constantizing the current required to generate the reference voltage and the comparison voltage in the voltage level detector circuit.
일반적으로 전원레벨 디텍터는 내부회로에 공급되는 전원(power)의 변화를 감지하기 위한 것으로, 전원이 일정레벨 이상인지 이하인지를 감지하여, 전원이 일정레벨 이상이면 하이레벨의 출력신호를 출력하고 일정레벨 이하이면 로우레벨의 출력신호를 출력한다.In general, the power level detector detects a change in power supplied to an internal circuit. The power level detector detects whether the power is above a predetermined level or less, and outputs a high level output signal when the power is above a certain level. If it is below the level, a low level output signal is output.
도 1은 종래의 전원레벨 디텍터 회로도이다.1 is a conventional power level detector circuit diagram.
종래의 전원레벨 디텍터는 피모스 트랜지스터(P1), 엔모스 트랜지스터(N1, N2), 저항(R1, R2), 및 버퍼(BUF)로 구성된다.The conventional power level detector is composed of PMOS transistor P1, NMOS transistors N1 and N2, resistors R1 and R2, and buffer BUF.
피모스 트랜지스터(P1)와 엔모스 트랜지스터(N1)는 입력되는 인에이블신호(ENb)에 의해 제어된다. 즉, 인에이블신호(ENb)가 로우레벨이면 피모스 트랜지스터(P1)가 턴온되어 전원전압(VDD)을 저항(R1)을 거쳐 노드(a)에 인가한다. 반면, 인에이블신호(ENb)가 하이레벨이면 엔모스 트랜지스터(N1)가 턴온되어 접지전압(VSS)을 노드(a)에 인가한다. 이때, 엔모스 트랜지스터(N2)는 다이오드와 같은 기능을 한다.PMOS transistor P1 and NMOS transistor N1 are controlled by input enable signal ENb. That is, when the enable signal ENb is at the low level, the PMOS transistor P1 is turned on to apply the power supply voltage VDD to the node a via the resistor R1. On the other hand, when the enable signal ENb is at a high level, the NMOS transistor N1 is turned on to apply the ground voltage VSS to the node a. At this time, the NMOS transistor N2 functions as a diode.
이렇게 피모스 트랜지스터(P1)와 엔모스 트랜지스터(N1)에 의해 노드(a)에 인가된 신호는 버퍼(BUF)를 통해 버퍼링되어 출력신호(OUT)로 출력된다. 이때, 버퍼(BUF)를 통해 노드(a)의 출력이 일정레벨 이하인지, 이상인지 여부를 판별하여 출력신호(OUT)의 레벨을 결정한다.The signal applied to the node a by the PMOS transistor P1 and the NMOS transistor N1 is buffered through the buffer BUF and output as the output signal OUT. At this time, the output of the output signal OUT is determined by determining whether the output of the node a is below a predetermined level or over the buffer BUF.
이러한 종래의 전원레벨 디텍터는 공정 및 온도변화에 민감한 저항(R1, R2) 및 트랜지스터(P1, N1, N2)소자를 이용함으로써, 공정 및 온도변화에 따라 감지레벨의 변화가 심한 문제점이 있었다. 그에따라, 전원레벨 디텍터 회로의 테스트 관리가 어렵고, 전류소모가 커지는 문제점이 있었다.The conventional power level detector uses a resistor (R1, R2) and transistors (P1, N1, N2) sensitive to process and temperature changes, there is a problem that the detection level is changed in accordance with the process and temperature changes. As a result, test management of the power level detector circuit is difficult and current consumption increases.
상기와 같은 문제점을 해결하기 위한 본 발명의 목적은, 전원레벨 디텍터 회로의 공정 및 온도변화에 따른 감지레벨 변화를 최소화시키는 데 있다.An object of the present invention for solving the above problems is to minimize the change in the detection level according to the process and temperature change of the power level detector circuit.
도 1은 종래의 전원레벨 디텍터 회로도.1 is a conventional power level detector circuit diagram.
도 2는 본 발명의 실시예에 따른 전원레벨 디텍터 회로도.2 is a power level detector circuit diagram according to an embodiment of the present invention;
도 3은 본 발명의 실시예에 다른 전원레벨 디텍터 회로의 시물레이션도.3 is a simulation diagram of a power level detector circuit according to an embodiment of the present invention.
상기 과제를 달성하기 위한 본 발명은 온도 및 공정변화에 영향을 받지 않는 기준전압과 공급되는 전원전압의 변화에 따라 결정되는 비교전압을 생성하여 출력하는 저전류 비교전압 생성부와, 준전압 및 비교전압을 비교하여, 비교전압이 기준전압보다 낮으면 하이레벨의 출력신호를 출력하고, 높으면 로우레벨의 출력신호를 출력하는 저전류 비교회로부를 포함하는 것을 특징으로 한다.The present invention for achieving the above object is a low current comparison voltage generation unit for generating and outputting a comparison voltage determined in accordance with the change of the supply voltage and the reference voltage is not affected by temperature and process changes, quasi-voltage and comparison Comparing the voltage, it characterized in that it comprises a low current comparison circuit unit for outputting a high level output signal when the comparison voltage is lower than the reference voltage, and outputs a low level output signal.
상술한 목적 및 기타의 목적과 본 발명의 특징 및 이점은 첨부도면과 관련한 다음의 상세한 설명을 통해 보다 분명해 질 것이다.The above and other objects and features and advantages of the present invention will become more apparent from the following detailed description taken in conjunction with the accompanying drawings.
이하, 첨부된 도면을 참조하여 본 발명의 실시예를 상세히 설명하면 다음과 같다.Hereinafter, exemplary embodiments of the present invention will be described in detail with reference to the accompanying drawings.
도 2는 본 발명의 실시예에 따른 전원레벨 디텍터 회로도이다.2 is a power level detector circuit diagram according to an embodiment of the present invention.
전원레벨 디텍터는 저전류 비교전압 생성부(10)와 저전류 비교회로부(20)로 구성된다.The power level detector includes a low current comparison voltage generation unit 10 and a low current comparison circuit unit 20.
저전류 비교전압 생성부(10)는 피모스 트랜지스터(P11 내지 P13), 엔모스 트랜지스터(N11 내지 N13), 및 저항(R3)을 구성한다.The low current comparison voltage generator 10 constitutes PMOS transistors P11 to P13, NMOS transistors N11 to N13, and a resistor R3.
피모스 트랜지스터(P11)의 드레인과 엔모스 트랜지스터(N11)의 드레인이 연결되고, 피모스 트랜지스터(P11)는 게이트와 드레인이 공통노드(b)에 연결된다. 공통노드(b)의 값은 피모스 트랜지스터(P11, P12)의 게이트의 입력이 되며, 피모스 트랜지스터(P12)의 드레인과 저항(R3)의 일측이 노드(c)와 연결된다. 여기서, 저항(R3)의 타측과 엔모스 트랜지스터(N12)의 드레인과 연결된다.A drain of the PMOS transistor P11 and a drain of the NMOS transistor N11 are connected, and a gate and a drain of the PMOS transistor P11 are connected to the common node b. The value of the common node b is input to the gates of the PMOS transistors P11 and P12, and a drain of the PMOS transistor P12 and one side of the resistor R3 are connected to the node c. Here, the other side of the resistor R3 and the drain of the NMOS transistor N12 are connected.
피모스 트랜지스터(P13)는 게이트와 드레인이 동일 노드상에 있고, 피모스 트랜지스터(P13)의 드레인과 엔모스트랜지스터(N13)의 드레인의 공통노드(d)에 연결된다. 이때, 노드(d)를 통해 비교전압(Vcmp)이 출력된다.The PMOS transistor P13 has a gate and a drain on the same node, and is connected to the common node d of the drain of the PMOS transistor P13 and the drain of the NMOS transistor N13. At this time, the comparison voltage Vcmp is output through the node d.
한편, 피모스 트랜지스터(P11, P12)는 전류미러의 구조를 가지고, 엔모스 트랜지스터(N12, N13)는 노드(c)의 출력에 의해 제어되고, 노드(c)를 통해 기준전압(Vref)을 출력한다. 여기서, 노드(c)의 출력은 엔모스 트랜지스터(N12)의 게이트와 소스간의 전압과 동일하고, 엔모스 트랜지스터(N12)의 게이트와 소스간의 전압은 엔모스 트랜지스터(N11)의 게이트와 소스간의 전압과 저항(R3)에 걸리는 전압의 합과 같게 된다.On the other hand, the PMOS transistors P11 and P12 have a current mirror structure, and the NMOS transistors N12 and N13 are controlled by the output of the node c, and the reference voltage Vref is supplied through the node c. Output Here, the output of the node c is equal to the voltage between the gate and the source of the NMOS transistor N12, and the voltage between the gate and the source of the NMOS transistor N12 is the voltage between the gate and the source of the NMOS transistor N11. It is equal to the sum of the voltages applied to and the resistor R3.
이하, 수식을 이용하여 기준전압(Vref)의 출력을 설명하고자 한다.Hereinafter, the output of the reference voltage Vref will be described using a formula.
피모스 트랜지스터(P11)를 통해 흐르는 전류(I11)는 포화(saturation)영역에서의 트랜지스터 특성에 따른 식을 이용하면 아래와 같다.The current I 11 flowing through the PMOS transistor P11 is expressed according to the transistor characteristics in the saturation region. Using is as follows.
단, I는 전류, VGS는 트랜지스터의 게이트와 소스간의 전압, Vt는 문턱전압이고, K는 상수로서,이다. 여기서, COX는 산화용량(oxide capacitance)이고,은 전자유동성(electron mobility)이고, W는 트랜지스터 채널의 너비(Width)이며, L은 트랜지스터 채널의 길이(Length)를 나타낸다.Where I is the current, V GS is the voltage between the gate and source of the transistor, Vt is the threshold voltage, and K is a constant. to be. Where C OX is the oxide capacitance, Is the electron mobility, W is the width of the transistor channel, and L is the length of the transistor channel.
이와같은 방식으로 저항(R3)을 통해 흐르는 전류(I12)를 나타내면In this way we represent the current I 12 flowing through the resistor R3.
이고, 전류(I12)를 옴의 법칙(I=V/R)을 이용하여 정리하면 아래와 같다. If the current (I 12 ) is summarized using Ohm's law (I = V / R) is as follows.
여기서, KP11,KN11,KN12는 상수값이고, VGSP11는 피모스 트랜지스터(P11)의 게이트와 소스간의 전압값이고, VGSN11는 엔모스 트랜지스터(N11)의 게이트와 소스간의 전압값이며, VGSN12는 엔모스 트랜지스터(N12)의 게이트와 소스간의 전압값이다.Here, K P11, K N11, and K N12 are constant values, V GSP11 is a voltage value between the gate and the source of the PMOS transistor P11, and V GSN11 is a voltage value between the gate and the source of the NMOS transistor N11. , V GSN12 is a voltage value between the gate and the source of the NMOS transistor N12.
또한, VtN11은 엔모스 트랜지스터(N11)의 문턱전압이고, VtN12는 엔모스 트랜지스터(N12)의 문턱전압이고, VtP11은 피모스 트랜지스터(P11)의 문턱전압이다.In addition, Vt N11 is the threshold voltage of the NMOS transistor N11, Vt N12 is the threshold voltage of the NMOS transistor N12, and Vt P11 is the threshold voltage of the PMOS transistor P11.
상술한와식으로부터 각각와이 성립된다.Above Wow From the equation Wow This holds true.
한편, 저항(R3)에 걸리는 전압(VR3)은이므로, 상술한,을 적용하면,이 된다.On the other hand, the voltage V R3 applied to the resistor R3 is As mentioned above, , If you apply Becomes
이때, 피모스 트랜지스터(P11, P12)의 게이트에 인가되는 전압이 동일하고, 피모스 트랜지스터(P11, P12)의 사이즈를 동일하게 구현하면, 전류(I11,I12)가 동일한 값을 갖는다. 즉,==I 가 된다.At this time, when the voltages applied to the gates of the PMOS transistors P11 and P12 are the same, and the sizes of the PMOS transistors P11 and P12 are equally implemented, the currents I 11 and I 12 have the same value. In other words, = = I
따라서,가 된다.therefore, Becomes
이때,로부터이 되고, 도 2를 통해 VGSN12는 기준전압(Vref)과 동일하므로,가 성립된다. 따라서, 기준전압(Vref)은 전원전압(VDD)와 무관하게 일정한 값을 갖게 된다.At this time, from 2, since V GSN12 is equal to the reference voltage Vref, Is established. Therefore, the reference voltage Vref has a constant value regardless of the power supply voltage VDD.
즉,, 이 식에서 (VtN12- VtN11)는 공정 및 온도변화에 따라 변할 수 있는 Vt의 변화에 대한 Vt의 증감분이 서로 감소되는 것을 의미하는 것으로서, (VtN12- VtN11)는 VR3값의 변화에 거의 영향을 미치지 않는다. 즉, VR3은 공정 및 온도변화에 따라 잘 변하지 않는 특성을 갖는다.In other words, In this equation, (Vt N12 -Vt N11 ) means that the increase and decrease of Vt with respect to the change of Vt that can change with process and temperature change are decreased. (Vt N12 -Vt N11 ) is the change of V R3 value. Has little effect on That is, V R3 does not change well with process and temperature changes.
또한, VGSN11,VGSN12를 결정하는 전류(I11,I12)가 일정한 값을 가지므로, I11/KN11,I11/KN12값이 일정한 값을 갖게 되고, 공정 및 온도변화에 따른 Vt의 변화가 VGSN11,VGSN12에 미치는 영향이 작아 VGSN11,VGSN12는 거의 안정된 값을 갖게된다.In addition, since the currents I 11 and I 12 that determine V GSN11 and V GSN12 have constant values, the values of I 11 / K N11 and I 11 / K N12 have constant values, and according to process and temperature changes. Since the effect of the change of V t on V GSN11 and V GSN12 is small, V GSN11 and V GSN12 have almost stable values.
저전류 비교회로부(20)는 피모스 트랜지스터(P14 내지 P18) 및 엔모스 트랜지스터(N14 내지 N17)를 구비하여, 전류미러(current mirror) 형태의 오피엠프(OP-AMP)를 구성한다.The low current comparison circuit unit 20 includes the PMOS transistors P14 to P18 and the NMOS transistors N14 to N17 to form an op-amp in the form of a current mirror.
이때, 피모스 트랜지스터(P14)는 피모스 트랜지스터(P11)와 동일 게이트상에 있으며, 피모스 트랜지스터(P11, P12)의 사이즈보다 1/N 비율로 설계된다.At this time, the PMOS transistor P14 is on the same gate as the PMOS transistor P11 and is designed at a ratio of 1 / N to the size of the PMOS transistors P11 and P12.
따라서, 피모스 트랜지스터(P14)를 통해 흐르는 전류는 전류(I14)는 피모스 트랜지스터(P11, P12)를 통해 흐르는 전류(I11,I12)의 1/N 비율로 흐른다.Thus, the current flowing through the PMOS transistor (P14) is a current (I 14) flows to the 1 / N ratio of the currents (I 11, I 12) flowing through the PMOS transistor (P11, P12).
저전류 비교회로부(20)는 저전류 비교전압 생성부(10)로부터 출력된 비교전압(Vcmp)과 기준전압(Vref)을 비교하여, 비교전압(Vcmp)이 기준전압(Vref)보다 높으면 로우레벨의 출력신호(OUT)를 출력하고, 비교전압(Vcmp)이 기준전압(Vref)보다 낮아지면 하이레벨의 출력신호(OUT)를 출력한다.The low current comparison circuit unit 20 compares the comparison voltage Vcmp and the reference voltage Vref output from the low current comparison voltage generator 10, and when the comparison voltage Vcmp is higher than the reference voltage Vref, the low level is compared. Output signal OUT is outputted, and when the comparison voltage Vcmp becomes lower than the reference voltage Vref, the high level output signal OUT is output.
도 3은 본 발명의 실시예에 다른 전원레벨 디텍터 회로의 시물레이션도로서, 전원전압(VDD)과 노드(b)의 전압 V(b), 기준전압(Vref), 비교전압(Vcmp), 및 출력신호(OUT)의 전압 상태를 도시하고 있다.3 is a simulation diagram of a power supply level detector circuit according to an embodiment of the present invention, wherein the power supply voltage VDD, the voltage V (b), the reference voltage Vref, the comparison voltage Vcmp, and the output of the node b are shown in FIG. The voltage state of the signal OUT is shown.
전원전압(VDD)이 0V부터 시작하여 일정하게 상승곡선을 그리고, 그에 따라 노드(b)의 전압이 일정한 곡선을 그린다.The power supply voltage VDD starts to rise from 0 V and draws a constant rising curve. Accordingly, the voltage of the node b draws a constant curve.
그와 함께 비교전압(Vcmp)과 기준전압(Vref)의 곡선이 그려지며, 초기에 비교전압(Vcmp)이 기준전압(Vref)보다 높은 상태로 상승하다가 일정시간 비교전압(Vcmp)이 기준전압(Vref)보다 낮아진 후 다시 비교전압(Vcmp)이 기준전압(Vref)보다 높아지고, 기준전압(Vref)은 일정 전압레벨이 되면 유지된다.At the same time, a curve of the comparison voltage (Vcmp) and the reference voltage (Vref) is drawn, and initially the comparison voltage (Vcmp) rises higher than the reference voltage (Vref), and then the comparison voltage (Vcmp) becomes a reference voltage ( After the voltage is lower than Vref, the comparison voltage Vcmp becomes higher than the reference voltage Vref, and the reference voltage Vref is maintained when the voltage level reaches a predetermined voltage level.
이때, 비교전압(Vcmp)이 기준전압(Vref)보다 높은 경우에는 출력신호(OUT)가 로우상태를 유지하고, 비교전압(Vcmp)이 기준전압(Vref)보다 낮은 경우 하이레벨로 상승하며, 비교전압(Vcmp)이 기준전압(Vref)보다 높아지고, 기준전압(Vref)가 일정상태를 유지하면 출력신호(OUT)는 다시 로우상태를 유지한다.At this time, when the comparison voltage Vcmp is higher than the reference voltage Vref, the output signal OUT remains low, and when the comparison voltage Vcmp is lower than the reference voltage Vref, the voltage rises to a high level. When the voltage Vcmp becomes higher than the reference voltage Vref and the reference voltage Vref maintains a constant state, the output signal OUT remains low again.
[표 1]TABLE 1
상기 표 1은 공정 및 온도변화에 따른 출력변화 수치를 나타내고 있다. 표 1에 도시한 바와 같이, 공정 및 온도변화에 따른 출력변화 차이가 크지 않음을 알 수 있다.Table 1 shows output change values according to process and temperature changes. As shown in Table 1, it can be seen that the output change difference according to the process and temperature change is not large.
이처럼, 비교전압(Vcmp)과 기준전압(Vref)을 생성하여 비교함으로써, 출력신호(OUT)를 출력하여 출력신호(OUT)가 온도변화 및 공정변화에 따라 크게 변하는 것을 방지할 수 있다.As such, by generating and comparing the comparison voltage Vcmp and the reference voltage Vref, the output signal OUT may be output to prevent the output signal OUT from being greatly changed due to temperature change and process change.
이상에서 살펴본 바와 같이, 본 발명에 따른 전압레벨 디텍터는, 공정 및 온도변화에 의한 감지레벨의 변화를 최소화하는 효과가 있다.As described above, the voltage level detector according to the present invention has the effect of minimizing the change in the detection level due to process and temperature changes.
아울러 본 발명의 바람직한 실시예는 예시의 목적을 위한 것으로, 당업자라면 첨부된 특허청구범위의 기술적 사상과 범위를 통해 다양한 수정, 변경, 대체 및 부가가 가능할 것이며, 이러한 수정 변경 등은 이하의 특허청구범위에 속하는 것으로 보아야 할 것이다.In addition, a preferred embodiment of the present invention is for the purpose of illustration, those skilled in the art will be able to various modifications, changes, substitutions and additions through the spirit and scope of the appended claims, such modifications and changes are the following claims It should be seen as belonging to a range.
Claims (4)
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| KR1020030017104A KR20040082533A (en) | 2003-03-19 | 2003-03-19 | Power level detector |
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| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020030017104A KR20040082533A (en) | 2003-03-19 | 2003-03-19 | Power level detector |
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| KR1020030017104A KR20040082533A (en) | 2003-03-19 | 2003-03-19 | Power level detector |
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| KR (1) | KR20040082533A (en) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20180134991A (en) | 2016-05-18 | 2018-12-19 | 에이비비 오와이 | Method and apparatus for controlling vibration of a ship propulsion system |
-
2003
- 2003-03-19 KR KR1020030017104A patent/KR20040082533A/en not_active Application Discontinuation
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