KR20040065269A - A method for fabricating high aspect ratio electrodes - Google Patents
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Abstract
조밀한 배열의 평행한 전극들(ε1, ε2)을 포함하는 전극 수단(E)에 높은 종횡비의 전극들을 제조하는 방법에서, 전극들은 모든 패턴화 단계에서 단 하나의 동일한 포토마스크의 사용을 포함하는 반복적으로 행해지는 시퀀스의 연속한 처리 단계들에서 제조되며, 전극들은 시퀀스가 반복되는 회수에 따라 원하는 종횡비로 형성되며, 전극 수단의 표면은 최종 처리 단계에서 평탄화된다.In a method of manufacturing high aspect ratio electrodes in an electrode means E comprising dense arrays of parallel electrodes ε 1 , ε 2 , the electrodes are not allowed to use only one identical photomask in every patterning step. Produced in successive processing steps of a repeating sequence comprising, the electrodes are formed with the desired aspect ratio according to the number of times the sequence is repeated, and the surface of the electrode means is planarized in the final processing step.
Description
본 발명은 동시 계류중이며 본원 출원인에 속하는 국제 특허 출원 PCT/NO02/00414호에 개시된 것과 같은 전극 수단 제조 방법에 관련된다. 이 특허 출원은 제 1 및 제 2 전극 층에 각각 평행한 스트립형 전극들을 포함하며, 그 사이에 제공된 기능성 매체로 이루어진 전체 층과 접촉하는 전극 수단을 제조하는 방법을 나타낸다. 제 2 층의 전극들은 제 1 층의 전극들과 직교하도록 배향되어, 기능성 매체에서 기능성 요소들을 어드레싱할 수 있는 전극 행렬을 형성하며, 상기 요소들은 제 1 및 제 2 층의 각각의 교차 전극들 사이에서 입체 요소로서 형성된다. 각각의 층에서 평행한 스트립형 전극들은 매우 조밀한 배열로 제공되어, 소정의 디바이스 영역에 매우 높은 필 인수의 전극 재료를 허용한다. 실제로 이 필 인수(fill factor)는 평행한 스트립형 전극들이 단지 매우 얇은 절연 배리어 층에 의해 상호 분리되고 이 배리어 층은 평행한 스트립형 전극들 폭의 단 몇 분의 1인 폭을 갖기 때문에 일체(unity)에 가깝게 될 수 있다. 이러한 종류의 전극 수단은 행렬-어드레싱 디바이스, 이를테면 전극 수단에서 제 1 전극 층의 전극들이 워드 라인을 형성하고 제 2 전극 층의 전극들이 비트 라인을 형성하며, 제 1 및 제 2 전극 층 각각의 전극 사이의 교차점에 메모리 셀이 형성되어 어드레싱될 수 있도록 두 전극 층 사이에 강유전성 메모리 재료가 끼워진 형태의 기능성 매체를 갖는 메모리 디바이스에 사용하기에 적합하다.The present invention relates to a method for producing electrode means, such as disclosed in International Patent Application PCT / NO02 / 00414, which is co-pending and belongs to the applicant. This patent application describes a method for producing electrode means comprising strip-shaped electrodes parallel to the first and second electrode layers, respectively, and contacting the entire layer of functional media provided therebetween. The electrodes of the second layer are oriented so as to be orthogonal to the electrodes of the first layer, forming an electrode matrix capable of addressing the functional elements in the functional medium, the elements being between the respective crossing electrodes of the first and second layers. Is formed as a three-dimensional element. Parallel strip-shaped electrodes in each layer are provided in a very dense arrangement, allowing a very high fill factor of electrode material for a given device area. In practice, this fill factor is integral because the parallel strip electrodes are separated from each other only by a very thin insulating barrier layer, and the barrier layer has a width that is only a fraction of the width of the parallel strip electrodes. close to unity). An electrode means of this kind is a matrix-addressing device, such as in electrode means, the electrodes of the first electrode layer form a word line and the electrodes of the second electrode layer form a bit line, the electrodes of each of the first and second electrode layers Suitable for use in memory devices having a functional medium in the form of a ferroelectric memory material sandwiched between two electrode layers such that memory cells can be formed and addressed at the intersections therebetween.
이러한 종류의 전극 수단의 조밀한 전극 배치는 예를 들어 동시 계류중인 국제 특허 출원 PCT/NO02/00390호에 개시된 종류의 메모리 디바이스에 적용될 수 있으며, 메모리 재료는 개재되도록 제공될 뿐 아니라 어드레싱 전극의 측면 에지 상부 및 그 안에 제공된 리세스에도 부가적으로 인가되어, 전극 수단 사이에 끼워진 강유전성 메모리 재료의 경우와 같이 수직 방향 뿐 아니라, 다방향 스위칭 가능한 강유전성 메모리 셀이 얻어지는 측 방향으로도 메모리 셀의 스위칭이 가능하게 한다. 조밀한 배열의 전극을 구비한 비슷한 전극 수단 또한 동일 출원에 속하는 동시 계류중인 국제 특허 출원 PCT/NO02/00397호에 개시되어 있으며 매우 짧은 채널 길이를 갖는 전계 효과 트랜지스터 구조를 개시하고 있다.The compact electrode arrangement of this kind of electrode means can be applied, for example, to a memory device of the kind disclosed in co-pending International Patent Application No. PCT / NO02 / 00390, where the memory material is provided to be interposed as well as the side of the addressing electrode. In addition to the upper edge and the recess provided therein, the switching of the memory cell is not only in the vertical direction as in the case of the ferroelectric memory material sandwiched between the electrode means, but also in the lateral direction in which the multidirectional switchable ferroelectric memory cell is obtained. Make it possible. Similar electrode means with dense arrays of electrodes are also disclosed in co-pending International Patent Application No. PCT / NO02 / 00397, which belongs to the same application, and discloses a field effect transistor structure with a very short channel length.
조밀한 전극들을 제조하는 방법은 일반적으로 미국 특허 제 5 017 515 호(Gill, 텍사스 인스트루먼트 사에 양도됨)에 개시되어 있다. 이 공보는 조밀한 전극 패턴이 어떻게 포토리소그래피 공정에서 얻어질 수 있는 최소 형성 가능한 피쳐(feature)에 상당하는 폭을 갖는 평행한 스트립형 전극들을 가진 전극 층으로서 형성될 수 있는지를 개시하고 있다. 인접하는 평행 스트립형 전극들은 절연 물질로 이루어진 얇은 배리어인 배리어에 의해 상호 절연되며, 이 배리어의 두께는 포토마이크로리소그래피 및 에칭 공정에 적용 가능한 설계 규칙에 의해 제한되는 것은 아니다. 모든 제 2 스트립형 전극은 포토리소그래피 공정에서 형성되는 한편, 이미 적소에 위치한 평행한 스트립형 전극 구조 위에 전극 재료를 제공하여 그 사이의 리세스를 메움으로써 이들 사이에 종래의 전극들이 제공되고, 그 후 평탄화단계에서 낮은 종횡비를 가지며 절연 물질로 이루어진 얇은 배리어에 의해 상호 절연되는 평행한 스트립형 전극들로 이루어진 단일 전극 층이 형성된다.Methods of making dense electrodes are generally disclosed in US Pat. No. 5,017,515 (Gill, assigned to Texas Instruments). This publication discloses how a dense electrode pattern can be formed as an electrode layer with parallel strip-shaped electrodes having a width corresponding to the minimum formable feature that can be obtained in a photolithography process. Adjacent parallel strip-shaped electrodes are mutually insulated by a barrier, which is a thin barrier made of insulating material, the thickness of which is not limited by design rules applicable to photomicrolithography and etching processes. All second strip-shaped electrodes are formed in a photolithography process, while conventional electrodes are provided therebetween by providing electrode material over parallel strip-shaped electrode structures already in place to fill recesses therebetween. In a later planarization step, a single electrode layer is formed of parallel strip-shaped electrodes having a low aspect ratio and insulated from each other by a thin barrier of insulating material.
상술한 3개의 동시 계류중인 노르웨이 특허 출원에 의해 개시된 것과 같은 모든 출원에서, 높은 종횡비를 갖는, 즉 전극 높이(h)와 전극 폭(w)과의 비가 가능한 한 큰 전극을 채용하는 것이 바람직하다. 강유전성 메모리 응용에서 메모리 셀이 3차원으로 형성될 수 있게 하며 수직 스위칭 방향뿐 아니라 측면 스위칭 방향도 허용하는 기하학적 구조로 제공되는 경우 높은 종횡비가 매우 중요하다. 이러한 경우 메모리 셀 높이는 어드레싱 전극들의 높이와 동일 또는 거의 동일하다. 초단파 채널 길이를 갖는 집적 트랜지스터/메모리 구조에서 예를 들어 적절히 도핑된 영역을 갖는 실리콘 기판 상에 제공된 전계 효과 트랜지스터의 소스와 드레인 전극 사이에 강유전성 재료가 제공된다. 메모리 셀은 소스와 드레인 전극 사이에 존재할 뿐만 아니라 그 표면을 덮어 게이트 전극이 소스와 적절히 절연될 수 있게 하기 때문에, 강유전성 메모리 재료는 측방향으로 스위칭 가능하며 더욱이 게이트 절연체로도 기능하는 메모리 셀을 제공한다. 강유전성 메모리 재료를 어드레싱하는 트랜지스터의 전극들의 사용은 3개의 개별적으로 어드레싱 가능한 비트, 또는 프로토콜에 의해 주어지는 바와 같이, 3 비트 워드를 저장할 수 있게 하므로, 이러한 구조는 또한 3 비트 또는 3중 메모리 셀의 가능성을 제공한다.In all applications such as those disclosed by the three co-pending Norwegian patent applications described above, it is desirable to employ electrodes with a high aspect ratio, i.e. the ratio of the electrode height h to the electrode width w as large as possible. In aspect of ferroelectric memory applications, high aspect ratios are very important when provided with a geometry that allows memory cells to be formed in three dimensions and allows not only vertical switching but also lateral switching directions. In this case the memory cell height is the same or nearly the same as the height of the addressing electrodes. In an integrated transistor / memory structure having a microwave channel length, a ferroelectric material is provided between the source and drain electrodes of a field effect transistor, for example, provided on a silicon substrate having a properly doped region. Since the memory cells not only exist between the source and drain electrodes, but also cover their surfaces to allow the gate electrodes to be properly insulated from the source, the ferroelectric memory material is laterally switchable and furthermore serves as a gate insulator. do. Since the use of electrodes of transistors addressing ferroelectric memory materials allows for storing three individually addressable bits, or three bit words, as given by the protocol, this structure also allows the possibility of three bit or triple memory cells. To provide.
조밀한 전극 배열의 전극들간에 스위칭 되도록 스위칭 가능한 또는 어드레싱 가능한 기능성 재료가 제공되는 경우, 셀의 높이 치수는 물론 중요하고 전극 높이와 동일하게 된다. 공교롭게도 전극 높이는 전극 밀도에 비례하는 것이 아니라,일반적으로 전극 높이를 증가시켜 그 측면에서 전극과 접촉하는 기능성 재료 셀의 높이 또한 증가시킴으로써 신호 잡음 비 및 신호 세기를 개선하는 것이 중요하기 때문에, 매우 높은 종횡비를 가진 전극을 갖는 것이 바람직하다.When a switchable or addressable functional material is provided to switch between electrodes of a compact electrode arrangement, the height dimension of the cell is of course important and equal to the electrode height. Unfortunately, the electrode height is not proportional to the electrode density, but very high aspect ratio because it is important to improve the signal noise ratio and signal strength by increasing the electrode height, which in turn increases the height of the functional material cell in contact with the electrode on its side. It is preferred to have an electrode with
그러나, 매우 큰 종횡비, 즉 높은 값의 h/w를 갖는 전극을 제조하는 것은 포토마이크로리소그래피 공정 및 에칭에 의존하는 오늘날의 실리콘 생산 기술에 있어서 도전적인 과제이다. 에칭이 확대된 영역에 걸쳐 일어나게 되면, 균일하고 평평한 측면 에지, 즉 에칭 공정에서 형성되는 전극의 측벽을 얻는 것이 매우 어렵고, 에칭 공정에서 측면 에지의 아래 부분을 잘라내는데 따르는 위험이 있다. 일반적으로 이와 같이 실현되는 구조에서 원하는 균일성을 얻는데 문제가 있으며 예를 들어 전기적 결함 등에 민감한 결함의 위험이 항상 존재한다. 오늘날의 생산 기술의 범위 내에서는 더욱이 큰 종횡비를 갖는 전극들이 평탄화를 포함하는 상당수의 반복적으로 행해지는 처리 단계들 및 다른 포토마스크들의 사용을 수반하지 않고 어떻게 제조될 수 있는지를 직시하는 것이 어렵다.However, fabricating electrodes with very large aspect ratios, i.e. high values of h / w, is a challenging task in today's silicon production techniques that rely on photomicrolithography processes and etching. If etching occurs over an enlarged area, it is very difficult to obtain a uniform and flat side edge, i.e. the sidewall of the electrode formed in the etching process, and there is a risk of cutting off the lower portion of the side edge in the etching process. In general, there is a problem in obtaining the desired uniformity in the structure thus realized, and there is always a risk of a defect sensitive to, for example, an electrical defect. Within the scope of today's production technology, it is further difficult to face how large aspect ratio electrodes can be manufactured without involving the use of a large number of repetitive processing steps and other photomasks including planarization.
특히 일반적인 실리콘 기반 회로에서, 그리고 특히 예를 들어 DRAM 및 SRAM 타입의 실리콘 기반 메모리 디바이스들에서, 예컨대 메모리 디바이스에서 개선된 신호 세기 및 신호/잡음 비로 변형되는 높은 정전용량을 얻기 위해 높은 종횡비의 전극들이 중요하다.In particular silicon-based circuits, and especially in silicon-based memory devices of the DRAM and SRAM types, for example in memory devices, high aspect ratio electrodes are employed to obtain high capacitance which is transformed with improved signal strength and signal / noise ratio. It is important.
본 발명은 조밀한 배열의 평행한 전극들을 포함하는 전극 수단에 높은 종횡비의 전극들을 제조하는 방법에 관한 것으로, 이 방법은 a) 기판 상에 전극 재료로 이루어진 제 1 전체 층을 높이(h)로 증착하는 단계, b) 상기 전극 재료를 패턴화하여 상기 전극 수단의 제 1 평행 전극들을 형성하는 단계 - 상기 제 1 전극들은 폭(w)과 높이(h)를 가지며 폭(d)의 리세스들에 의해 분리됨 - 의 연속적인 처리 단계들을 포함하며, c) 상기 제 1 전극들을 폭(w)의 수 분의 1의 크기인 두께(δ)의 배리어 층으로 커버하는 단계 - 상기 리세스들의 폭(d)은 2w + 2δ과 같아짐 -, d) 상기 배리어 층을 갖는 상기 제 1 전극들 상부에 전극 재료로 이루어진 제 2 전체 층을 증착하여 상기 리세스들을 메우는 단계, 및 e) 전극 재료로 이루어진 제 2 층을 패턴화하여 상기 전극들과 이를 커버하는 상기 배리어 층 사이의 리세스들에 상기 전극 수단의 제 2 평행 전극들을 형성하는 단계를 포함하며, 상기 제 2 전극들은 상기 제 1 전극들 상부로 높이(H-h)까지 연장하고, 상기 배리어 층에 의해 상기 제 1 전극들로부터 절연되며, 그 후 상기 연속하는 처리 단계들(c)-e))의 n 시퀀스를 행한 후 최종 처리 단계에서 모든 전극들에 대해 원하는 종횡비((n+1)(H-h)/w)가 얻어질 때까지 상기 제 1 및 제 2 전극들에 각각 필요한 만큼 상기 처리단계들(c)-e))의 시퀀스가 교대로 적용되고, 상기 최종 처리 단계는 전극 재료를 가하여 거의 높이((n+1)(H+h))가 같은 전극들을 얻은 다음 평탄화 처리에서 과도한 전극 재료를 제거하는 단계를 포함하는 것을 특징으로 한다.The present invention relates to a method of manufacturing high aspect ratio electrodes in an electrode means comprising parallel electrodes in a dense arrangement, which method comprises: a) height (h) a first entire layer of electrode material on a substrate; Depositing, b) patterning the electrode material to form first parallel electrodes of the electrode means, the first electrodes having a width w and a height h and recesses of width d. Separated by-c) covering the first electrodes with a barrier layer having a thickness δ that is one-tenth the width w—the width of the recesses d) equals 2w + 2δ, d) depositing a second entire layer of electrode material over the first electrodes with the barrier layer to fill the recesses, and e) made of electrode material Patterning a second layer to cover the electrodes and Forming second parallel electrodes of the electrode means in recesses between the barrier layers, the second electrodes extending above the first electrodes to a height Hh, by the barrier layer Is insulated from the first electrodes, and then performs the n sequence of the subsequent processing steps (c) -e) and then the desired aspect ratio for all electrodes in the final processing step ((n + 1) (Hh) The sequence of processing steps (c) -e)) is applied alternately as necessary for the first and second electrodes, respectively, until the / w) is obtained, and the final processing step is applied to the electrode material to a substantially high height. ((n + 1) (H + h)) comprises obtaining the same electrodes and then removing excess electrode material in the planarization process.
도 1은 기판 상에 증착된 전체 전극 층의 단면도를 나타낸다.1 shows a cross-sectional view of an entire electrode layer deposited on a substrate.
도 2는 도 1의 전극 재료로 이루어진 층에 패턴화된 평행 전극의 제 1 세트의 단면도이다.2 is a cross-sectional view of a first set of parallel electrodes patterned in a layer made of the electrode material of FIG. 1.
도 3a는 배리어 층이 제공된 도 2의 전극들의 단면도이다.3A is a cross-sectional view of the electrodes of FIG. 2 provided with a barrier layer.
도 3b는 전극 재료로 이루어진 전체 층으로 현재 커버되어 있는 도 3a의 실시예의 단면도이다.FIG. 3B is a cross-sectional view of the embodiment of FIG. 3A currently covered with an entire layer of electrode material.
도 3c는 제 1 전극들 사이에 제 2 전극들을 형성하기 위해 도 3b에 나타낸 전극 재료로 이루어진 전체 층의 패턴화이다.3C is a patterning of the entire layer of the electrode material shown in FIG. 3B to form second electrodes between the first electrodes.
도 4a 내지 도 4c는 제 1 전극들의 높이를 상승시키기 위해 도 3a 내지 도 3c에 나타낸 처리 단계들이 어떻게 반복되는지를 나타내는 단면도이다.4A-4C are cross-sectional views illustrating how the processing steps shown in FIGS. 3A-3C are repeated to raise the height of the first electrodes.
도 5a 내지 도 5c는 전극 수단의 제 1 전극의 높이를 상승시키기 위해 도 3a 내지 도 3c에 나타낸 처리 단계들의 제 2 반복이 어떻게 반복되는지를 나타내는 단면도이다.5A-5C are cross-sectional views illustrating how the second iteration of the processing steps shown in FIGS. 3A-3C are repeated to raise the height of the first electrode of the electrode means.
도 6a 내지 도 6c는 전극 수단의 제 1 전극의 높이를 상승시키기 위해 도 3a 내지 도 3c에 나타낸 처리 단계들이 어떻게 반복되는지를 나타내는 단면도이다.6A-6C are cross-sectional views showing how the processing steps shown in FIGS. 3A-3C are repeated to raise the height of the first electrode of the electrode means.
도 7은 평평한 전극 수단을 얻기 위한 최종 처리 단계의 단면도이다.7 is a cross-sectional view of the final processing step for obtaining flat electrode means.
도 8은 완성된 전극 수단의 표면의 제 1 바람직한 실시예를 나타내는 부분 단면도이다.8 is a partial sectional view showing a first preferred embodiment of the surface of the completed electrode means.
도 9는 완성된 전극 수단의 표면의 제 2 바람직한 실시예를 나타내는 부분 단면도이다.9 is a partial sectional view showing a second preferred embodiment of the surface of the finished electrode means.
도 10은 완성된 전극 수단의 표면의 제 3 바람직한 실시예를 나타내는 부분 단면도이다.10 is a partial sectional view showing a third preferred embodiment of the surface of the completed electrode means.
도 11a는 도 10에 나타낸 실시예와 같이 완성된 전극 수단의 완전한 단면도이다.FIG. 11A is a complete cross-sectional view of the electrode means completed as in the embodiment shown in FIG. 10.
도 11b는 도 11a의 전극 수단의 평면도이다.FIG. 11B is a plan view of the electrode means of FIG. 11A.
높은 종횡비가 바람직한 스위칭 및 메모리 회로에 사용되는 높은 종횡비의 전극들을 얻는데 대한 상기 고찰 및 문제점을 고려하여, 본 발명의 주요한 목적은매우 조밀한 배열의 평행한 전극들을 갖는 전극 수단용 높은 종횡비의 전극들을 제조하는 방법을 제공하는 것이다.In view of the above considerations and problems with obtaining high aspect ratio electrodes used in switching and memory circuits where a high aspect ratio is desired, the main object of the present invention is to provide a high aspect ratio electrode for electrode means having a very dense array of parallel electrodes. It is to provide a method of manufacturing.
본 발명의 제 2 목적은 상기 종류의 전극 수단의 높은 종횡비를 갖는 전극의 제조에 수반되는 임의의 마스킹 및 평탄화 단계를 간소화하는 것이다.It is a second object of the present invention to simplify any masking and planarization steps involved in the production of electrodes with high aspect ratios of this kind of electrode means.
본 발명의 제 3 목적은 매우 작은 간격으로 분리되어 종횡비가 높을 경우 안에 임의의 물질을 메우는 것이 바람직한 문제점을 일으키는 리세스를 형성하는 조밀한 전극 배치의 전극들을 고려할 때, 문제를 일으키는 전극들 사이의 예를 들어 배리어 및 메모리 재료 인가 없이 높은 종횡비의 전극 수단을 제조하는 것이다.A third object of the present invention is to consider the electrodes of a dense electrode arrangement which are separated at very small intervals and which form a recess which creates a problem where filling any material within a high aspect ratio is desirable. For example, to produce high aspect ratio electrode means without barrier and memory material application.
상술한 목적들은 물론 추가적인 특징 및 이점들은 c) 상기 제 1 전극들을 폭(w)의 수 분의 1의 크기인 두께(δ)의 배리어 층으로 커버하는 단계 - 이로써 상기 리세스들의 폭(d)은 2w + 2δ과 같아짐 -, d) 상기 배리어 층을 갖는 상기 제 1 전극들 상부에 전극 재료로 이루어진 제 2 전체 층을 증착하여 상기 리세스들을 메우는 단계, 및 e) 전극 재료로 이루어진 제 2 층을 패턴화하여 상기 전극들과 이를 커버하는 상기 배리어 층 사이의 리세스들에 상기 전극 수단의 제 2 평행 전극들을 형성하는 단계의 연속적인 추가 처리 단계들을 포함하며, 상기 제 2 전극들은 상기 제 1 전극들 상부로 높이(H-h)까지 연장하고, 상기 배리어 층에 의해 상기 제 1 전극들로부터 절연되며, 그 후 상기 연속하는 처리 단계들(c)-e))의 n 시퀀스를 행한 후 최종 처리 단계에서 모든 전극들에 대해 원하는 종횡비((n+1)(H-h)/w)가 얻어질 때까지 상기 제 1 및 제 2 전극들에 각각 필요한 만큼 상기 처리 단계들(c)-e))의 시퀀스가 교대로 적용되고, 상기 최종 처리 단계는 전극 재료를 가하여 거의높이((n+1)(H+h))가 같은 전극들(ε1, ε2)을 얻은 다음 평탄화 처리에서 과도한 전극 재료(ε)를 제거하는 단계를 포함하는 것을 특징으로 하는 본 발명에 따른 방법에 의해 얻어진다.The above-mentioned objects as well as additional features and advantages are provided by c) covering the first electrodes with a barrier layer of thickness δ, which is on the order of a fewth the width w, thereby the width d of the recesses. Is equal to 2w + 2δ, d) depositing a second entire layer of electrode material over the first electrodes with the barrier layer to fill the recesses, and e) a second electrode material Patterning the layer to form subsequent further processing steps of forming second parallel electrodes of the electrode means in recesses between the electrodes and the barrier layer covering the electrode; Extending to a height Hh above one electrode, insulated from the first electrodes by the barrier layer, and then performing an n sequence of the subsequent processing steps (c) -e) and then the final treatment All electrodes in step The sequence of processing steps (c) -e) is applied alternately as necessary for the first and second electrodes, respectively, until the desired aspect ratio ((n + 1) (Hh) / w) is obtained for the In the final treatment step, the electrode material is applied to obtain electrodes ε 1 , ε 2 having almost the same height ((n + 1) (H + h)), and then the excess electrode material ε is removed in the planarization process. Obtained by a method according to the invention, characterized in that it comprises a step.
본 발명에 따른 방법에서, 상기 전극 재료는 무기 전도성 물질, 예를 들어 금속으로서 선택될 수 있고, 또는 상기 전극 재료는 유기 전도성 물질, 예를 들어 전도성 중합체로서 선택될 수 있다.In the method according to the invention, the electrode material may be selected as an inorganic conductive material, for example a metal, or the electrode material may be selected as an organic conductive material, for example a conductive polymer.
본 발명의 바람직한 실시예에서, 상기 기판은 반도체 물질, 예를 들어 실리콘이며, 상기 반도체 물질은 상기 재료에 대한 절연층을 형성하도록 처리되거나 그 표면에 가해진 절연 박막에 의해 커버된다.In a preferred embodiment of the invention, the substrate is a semiconductor material, for example silicon, the semiconductor material being covered by an insulating thin film treated or applied to a surface to form an insulating layer for the material.
본 발명에 따른 방법에서, 상기 배리어 재료는 절연성 무기 또는 유기 물질로서 선택되는 것이 유리하며, 상기 배리어 재료는 히스테리시스를 나타낼 수 있는 분극 가능 유전 물질, 예를 들어 강유전체 또는 일렉트릿(electret) 물질로서 선택될 수 있고, 강유전체 또는 일렉트릿 물질인 경우, 이는 중합체 또는 공중 합체 물질로서 선택되는 것이 보다 바람직할 수 있다.In the method according to the invention, the barrier material is advantageously selected as an insulating inorganic or organic material, the barrier material being selected as a polarizable dielectric material which may exhibit hysteresis, for example a ferroelectric or electret material. And, if it is a ferroelectric or electret material, it may be more preferably selected as a polymer or copolymer material.
전극들을 형성하기 위한 전극 재료의 패턴화는 각각 마이크로리소그래피 및 에칭에 의해 일어나는 것이 바람직하고, 상기 패턴화 단계에서 하나의 동일한 포토마스크를 사용하는 것이 유리한 것으로 간주되며, 상기 포토마스크는 상기 전극들을 각각 패턴화할 때 교대하는 처리 단계 시퀀스에서 동일한 간격(w+δ)에 걸쳐 앞뒤로 옮겨진다.The patterning of the electrode material for forming the electrodes is preferably carried out by microlithography and etching, respectively, and it is considered advantageous to use one and the same photomask in the patterning step, wherein the photomask respectively When patterning, they are moved back and forth over the same interval (w + δ) in alternating processing step sequences.
본 발명에 따른 제 1 바람직한 실시예에서, 최종 처리 단계는 응용에 따라 상기 전극들의 표면을 전체 배리어 층으로 커버하는 단계를 포함하는 한편, 제 2 바람직한 실시예에서 최종 처리 단계는 응용에 따라 상기 배리어 층이 상기 전극 수단의 모든 제 2 전극의 상부를 커버하는 상태로 둔다. 혹은, 제 3 바람직한 실시예에서 최종 처리 단계는 상기 배리어 층은 물론 상기 전극들을 평평하고 상기 전극 수단의 표면에 노출된 상태로 둔다.In a first preferred embodiment according to the invention, the final treatment step comprises covering the surface of the electrodes with an entire barrier layer, depending on the application, while in the second preferred embodiment the final treatment step is the barrier depending on the application. The layer is left to cover the top of all the second electrodes of the electrode means. Alternatively, in a third preferred embodiment the final treatment step leaves the electrodes as well as the barrier layer flat and exposed to the surface of the electrode means.
본 발명에 따른 방법에서, 상기 전극 층들의 높이(H)는 상기 제 2 전극 층을 포함하여 2h로서 선택될 수 있다. 본 발명에 따른 방법에서, 전극 폭은 적용된 패턴화 처리의 설계 규정에 따르는 최소 처리-형성 가능한 피쳐로서 선택될 수 있다.In the method according to the invention, the height H of the electrode layers can be selected as 2h including the second electrode layer. In the method according to the invention, the electrode width can be selected as the minimum process-formable feature in accordance with the design rules of the applied patterning process.
본 발명의 전형적이고 바람직한 실시예의 다음 설명에서 첨부 도면을 참조하여 본 발명에 관해 설명한다.DETAILED DESCRIPTION In the following description of typical and preferred embodiments of the invention, the invention is described with reference to the accompanying drawings.
다음에 여기서 행해지는 연속적인 처리 단계들의 바람직한 실시예들을 설명하는 본 발명에 따른 방법의 단계적 설명이 이어진다.This is followed by a step-by-step description of the method according to the invention, which describes preferred embodiments of successive processing steps made here.
도 1에서 전극 재료(ε)로 이루어진 전체 층이 적당한 기판(1) 상에 높이(h)로 제공되며, 이 층은 이를테면 실리콘과 같은 반도전성 물질일 수 있고, 전극 재료(ε)에 대한 절연성을 제공하도록 적절히 표면 처리될 수 있다. 그리고 전극 재료 층에 에칭에 의한 포토마이크로리소그래픽 처리가 가해져 도 2에 나타낸 바와 같이 패턴화된 제 1 전극(ε1)들을 제공한다. 이는 단면으로 나타낸 바와 같이 기판(1) 상에 거의 직사각형 또는 정사각형 융기부로서 전극(ε1)들을 남겨 두며, 전극(ε1)들은 물론 높이(h)와 마스크 폭에 대응하는 폭(w)을 갖는다. 전극(ε1)들 사이에 리세스(2)들이 형성되며, 이는 설계 규정에 의해 주어진 것과 같이 포토마이크로리소그래픽 공정에서 얻을 수 있는 최소 공정-강제 피쳐보다 작지 않은 폭을 갖는다. 이 최소 공정-강제 피쳐가 전극 폭(w)과 같으면, 리세스(2)의 폭 또한 w와 같을 수 있다. 다음에 도 3a에 나타낸 바와 같이 패턴화된 전극(ε1)이 예를 들어 유전체 또는 절연 특성들을 갖는 극도로 얇은 배리어 층(3)으로 커버된다. 이 배리어 층(2)은 예를 들어 강유전성 또는 일렉트릿 물질, 즉 인가 자계가 가해질 때 분극 가능하며 히스테리시스를 나타낼 수 있는 물질로 만들어질 수 있다. 배리어 층(3)이 예를 들어 δ의 두께로 제공되면, 마스크 폭은 이제 전극(ε1)의 폭과 비슷한 폭(w)을 갖는 리세스(2')들을 남기도록 선택될 수 있고, 마찬가지로 전극(ε1)과 다음의 평행한 전극(ε1) 사이의 간격은 w+2δ인 것이 명백해지며, 결과적으로 소위 피치는 2w+2δ의 값을 얻고, 이 피치는 도 3a에 나타낸 바와 같이 전극 패턴의 반복 간격에 해당하므로, 모든 관련 치수들을 설명하였다. 물론, 이들 치수의 값들, 즉 w, δ 및 h는 자유롭게 선택될 수 있지만 어떤 적용 가능한 설계 규정에 의해서도 강제될 수 있는 것으로 이해해야 한다. 배리어 층(3)으로 커버된 전극(ε1)들은 이제 도 3b에 나타낸 바와 같이 전극 재료(ε)로 이루어진 다른 전체 층을 바람직하게는 높이(H=2h)까지 기판 상부에 가함으로써 커버된다. 도 2에 나타낸 처리 단계에서 전극(ε1)들을 패턴화하는데 사용된 것과 동일한 포토마스크가 배리어 두께(δ)보다 얇고 전극(ε1)들 사이의 원래 리세스(2) 폭에 상당하는 간격(w+δ)으로 옆으로 이동된다. 전극(ε1)들을 커버하는 배리어 층(3)은 물론 전체적으로 도포된 층의 전극 재료(ε)는 예를 들어 전극(ε1)들의 표면까지의 에칭 처리에서 제거되어, 도 3a 및 도 3b에 나타낸 리세스(2')에 제 2 전극(ε2)들을 형성하고, 기판(1) 표면 상부에서 예를 들어 H=2h 높이까지 연장하는 한편, 이제 전극(ε2)들 사이와 전극(ε1)들 상부에 폭이 w+2δ인 리세스(2")가 형성된다. 이와 동시에 전극(ε1)과 전극(ε2) 사이에 절연을 제공하는 배리어 층(3)이 남겨진다.In FIG. 1 the entire layer of electrode material ε is provided at a height h on a suitable substrate 1, which layer may be a semiconductive material such as silicon, for example, and is insulative to the electrode material ε It may be properly surface treated to provide. A photomicrolithographic process by etching is then applied to the electrode material layer to provide patterned first electrodes ε 1 as shown in FIG. 2. This leaves the electrodes ε 1 as a substantially rectangular or square ridge on the substrate 1 as shown in cross section, and the electrodes ε 1 as well as a width w corresponding to the height h and the mask width. Have Recesses 2 are formed between the electrodes ε 1 , which have a width not less than the minimum process-forced feature obtainable in the photomicrolithographic process as given by the design rules. If this minimum process-forced feature is equal to the electrode width w, the width of the recess 2 may also be equal to w. The patterned electrode ε 1 is then covered with an extremely thin barrier layer 3 having, for example, dielectric or insulating properties, as shown in FIG. 3A. This barrier layer 2 may for example be made of a ferroelectric or electret material, i.e. a material that is polarizable and exhibits hysteresis when an applied magnetic field is applied. If the barrier layer 3 is provided with a thickness of δ, for example, the mask width can now be selected to leave recesses 2 'with a width w similar to the width of the electrode ε 1 , and likewise It becomes clear that the spacing between the electrode ε 1 and the next parallel electrode ε 1 is w + 2δ, so that the so-called pitch obtains a value of 2w + 2δ, and this pitch is shown in FIG. 3A as an electrode. All relevant dimensions have been described since they correspond to the repeat interval of the pattern. Of course, it is to be understood that the values of these dimensions, ie w, δ and h, can be chosen freely but can be enforced by any applicable design rule. The electrodes ε 1 covered with the barrier layer 3 are now covered by applying another entire layer of electrode material ε to the top of the substrate, preferably up to a height H = 2h, as shown in FIG. 3B. The same photomask used to pattern the electrodes ε 1 in the processing step shown in FIG. 2 is thinner than the barrier thickness δ and corresponds to the spacing (corresponding to the width of the original recess 2 between the electrodes ε 1 ). w + δ) to the side. A barrier layer (3) covering the electrodes (ε 1), as well as the electrode material (ε) of the layer applied as a whole, for example, is removed from the etching treatment of the surface to of the electrodes (ε 1), in Fig. 3a and 3b Second electrodes ε 2 are formed in the recesses 2 ′ shown and extend above the substrate 1 surface, for example to a height of H = 2 h, while now between the electrodes ε 2 and the electrodes ε 1) of the width at the top it is formed with a recess (2 "w + 2δ). At the same time, leaving the electrode (barrier layer 3 which provides isolation between ε 1) and the electrodes (ε 2).
다음에 도 3a에서와 비슷한 처리 단계가 도 4a에 나타낸 바와 같이 이어지며, 전극(ε2)들의 노출부 또는 상승부가 배리어 물질로 커버되어 이전과 동일한 특성을 갖는 배리어 층(3)을 형성하므로, 전극(ε2)들의 상승부 사이와 전극(ε1)들 상부에 배리어 층(3) 두께(δ)의 2배만큼 감소된 폭을 갖는 리세스(2")가 남겨진다. 도 4b는 도 3b에서와 비슷한 처리 단계를 나타내는데, 즉 전극 재료(ε)로 이루어진 다른 전체 층이 이미 형성된 전극(ε1, ε2)들 상부에 가해져 전극(ε2)들 사이의 리세스(2")들을 메우며, 이 전극 재료(ε) 층은 도 3b에 나타낸 높이와 동일하게, 즉 2h로 가해지는 것이 바람직하다. 도 4c는 도 3c에 나타낸 처리 단계에 해당하며, 이전과 동일한 포토마스크를 w+δ 거리만큼 이동시키고 배리어 층(3)은 물론 전극(ε2)들 상부의 전극 재료(ε)를 그 표면까지 제거하여, 전극(ε1)들의 상승부들 사이에 리세스(2")를 형성한다. 도 4c에서 명확하게 알 수 있듯이, 전극(ε1)들에 다른 부분(ε1')을 부가하여 그 종횡비를 높인다.Next, a processing step similar to that in FIG. 3A is continued as shown in FIG. 4A, since the exposed or raised portions of the electrodes ε 2 are covered with a barrier material to form a barrier layer 3 having the same characteristics as before. A recess 2 "is left between the raised portions of the electrodes ε 2 and on top of the electrodes ε 1 , the width being reduced by twice the thickness δ of the barrier layer 3. A processing step similar to that in 3b is shown, that is, another whole layer of electrode material ε is applied over the already formed electrodes ε 1 , ε 2 to recess the recesses 2 ″ between the electrodes ε 2 . It is preferred that this electrode material (ε) layer is applied at the same height as shown in Fig. 3B, i.e. at 2h. FIG. 4C corresponds to the processing step shown in FIG. 3C, which moves the same photomask by the w + δ distance and moves the electrode material ε on top of the electrodes ε 2 as well as the barrier layer 3 to its surface. To form a recess 2 "between the raised portions of the electrodes ε 1. As can be clearly seen in FIG. 4C, another portion ε 1 ′ is added to the electrodes ε 1 by removing it. Increase the aspect ratio.
전극(ε1)들의 종횡비를 더 높이기 위해, 도 3a - 도 3c 또는 도 4a - 도 4c에 나타낸 것에 해당하는 처리 단계들이 이제 도 5a - 도 5c에 나타낸 바와 같이 적용된다. 도 5a에 나타낸 바와 같이, 전극(ε1)들의 상승부가 배리어 층(3)에 의해 한번 더 커버된 다음, 도 5b에 나타낸 바와 같이 전극 재료(ε)로 이루어진 전체 층이 전극(ε1)들 및 배리어 층(3) 상부에 가해져, 그 사이의 리세스(2ⅲ)들을 이미 형성된 것과 같이 전극(ε2)들 표면까지 메운다. 다음에 포토마스크가 필요한 거리만큼 한번 더 이동되고, 전극(ε1)들과 배리어 층(3) 상부의 전극 재료(ε)가 제거되어, 도 5c의 단면으로 나타낸 것과 같은 구조를 형성한다. 전극(ε2)들의 종횡비는 부분(ε2')을 추가하고 이미 제공된 전극(ε1)들의 표면까지 그 사이에 리세스(2ⅳ)들을 남김으로써 상승한다.In order to further increase the aspect ratio of the electrodes ε 1 , processing steps corresponding to those shown in FIGS. 3A-3C or 4A-4C are now applied as shown in FIGS. 5A-5C. As shown in Figure 5a, the electrodes (ε 1) of the raised portion the barrier layer (3) once more covered by the next, the entire layer electrodes (ε 1) consisting of an electrode material (ε) as shown in Figure 5b and a barrier layer (3) applied on top, fills up the recessed surface of the electrodes (ε 2), as the already formed (2 ⅲ) therebetween. Next, the photomask is moved once more by the required distance, and the electrodes ε 1 and the electrode material ε on the barrier layer 3 are removed to form a structure as shown in the cross section of FIG. 5C. Aspect ratio of the electrodes (ε 2) is raised by adding a portion (ε 2 ') and leaving the recess (2 ⅳ) therebetween to the surface of the already provided electrodes (ε 1).
다시 예를 들어 상기 도 3, 도 4 및 도 5에 나타낸 것과 같은 처리 단계가 반복될 수 있다. 도 6a에서 전극(ε2)들의 상승부 및 노출부 상부에 배리어 층(3)이 제공된 다음, 전극 재료(ε)로 이루어진 다른 층이 전극들 상부에 가해져 도 6b에 나타낸 바와 같이 리세스(2ⅳ)들을 메운다. 그리고 포토마스크가 다시 이전과 같이 이동되고 전극(ε2)들 상부에서 과도한 전극 재료(ε)가 에칭되고, 도 6c에 나타낸 바와 같이 전극(ε1, ε2)들 사이에 배리어 층을 남기고 부분(ε1')의 높이에 대응하는 양만큼 커진 높이까지 연장하는 전극(ε1)들 사이에 리세스(2Ⅴ)를 형성하여 전극(ε1)들의 종횡비를 높인다. 도 6c에 나타낸 바와 같이 항상 배리어 층(3)이 남아 전극(ε1, ε2)들 사이에 절연성을 제공한다. 이어서 전극(ε1, ε2)들의 필요한 종횡비를 얻기 위해 원하는 회수만큼 도 3, 도 4, 도 5 또는 도 6에 나타낸 처리 단계들이 연속하여 반복될 수 있다. 도 6c의 단계 후에 제공되는 것과 같은 전극(ε1)들의 높이가 이제 충분하다고 간주되면, 도 7에 나타낸 바와 같이 배리어 층(3)이 가해져 전극(ε1)들의 상승부를 커버한 다음 전극(ε1, ε2)들 상부에 전극 재료(ε)로 이루어진 전체 층이 가해져 전극(ε1)들 사이의 리세스(2Ⅴ)들과 전극(ε2)들 상부를 메우는 최종 및 마무리 처리 단계가 행해진다. 이 전극 재료(ε)는예를 들어 도 8의 부분 단면도에 나타낸 실시예에 나타낸 바와 같이 평탄화 단계에서 제거되는 약 △ε의 과도한 두께로 증착된다. 여기서, 전극(ε1)들은 여전히 배리어 층(3)의 평탄화된 표면으로 커버되어 있지만, 전극(ε2)들의 표면은 그 사이에서 노출되어 있다. 그러나, 도 9의 부분 단면도에 나타낸 다른 바람직한 실시예에서는 평탄화 단계가 실행되어 전극(ε1)들의 표면을 커버하고 있는 배리어 층(3)과 전극(ε2)들 상부의 과도한 전극 재료(ε) 일부를 제거하여, 전극 수단에서 동일한 높이를 갖고 배리어 층(3)에 의해 서로 절연된 모든 전극(ε1, ε2)들을 얻는다. 다음에 전극(ε1, ε2)들의 표면 및 전극(ε1, ε2)들 사이의 배리어 층(3)은 배리어 층(3)들과 동일한 재료이거나 다른 재료일 수 있는 다른 배리어 층(4)에 의해 커버될 수도 있다. 배리어 층(4) 또한 예를 들어 강유전체 또는 일렉트릿 물질 또는 예를 들어 강유전성 중합체가 될 수도 있지만, 다른 절연 물질도 가능하다.Again, for example, processing steps such as those shown in FIGS. 3, 4 and 5 may be repeated. In FIG. 6A, a barrier layer 3 is provided on tops of the raised and exposed portions of the electrodes ε 2 , and then another layer of electrode material ε is applied on top of the electrodes to expose the recess 2 as shown in FIG. 6B. Ⅳ ) And the photomask is again moved as before, and the excessive electrode material (ε) etched in the upper electrodes (ε 2), leaving a barrier layer between the electrodes (ε 1, ε 2) as shown in Fig. 6c section A recess 2 V is formed between the electrodes ε 1 extending to a height corresponding to a height corresponding to the height of ε 1 ′ to increase the aspect ratio of the electrodes ε 1 . As shown in FIG. 6C, the barrier layer 3 always remains to provide insulation between the electrodes ε 1 , ε 2 . The processing steps shown in FIGS. 3, 4, 5 or 6 can then be repeated successively as desired to obtain the required aspect ratio of the electrodes ε 1 , ε 2 . If the height of the electrodes ε 1 as provided after the step of FIG. 6C is now considered sufficient, a barrier layer 3 is applied to cover the raised portions of the electrodes ε 1 as shown in FIG. 7 and then the electrode ε 1 , ε 2 ) is applied over the entire layer of electrode material ε to fill the recesses 2 V between the electrodes ε 1 and the final and finishing steps filling the top of the electrodes ε 2 . Is done. This electrode material [epsilon] is deposited with an excessive thickness of about [Delta] [epsilon] removed in the planarization step, for example, as shown in the embodiment shown in the partial sectional view of FIG. Here, the electrodes ε 1 are still covered with the planarized surface of the barrier layer 3, but the surface of the electrodes ε 2 is exposed between them. However, in another preferred embodiment shown in the partial cross-sectional view of FIG. 9, the planarization step is performed to cover the surface of the electrodes ε 1 and the excess electrode material ε above the electrodes ε 2 . Some are removed to obtain all electrodes ε 1 , ε 2 having the same height in the electrode means and insulated from each other by the barrier layer 3. Next electrodes (ε 1, ε 2) of the surfaces and the electrodes (ε 1, ε 2) a barrier layer (3) between the barrier layer 3 and the same material or different barrier layer (4 which may be a different material It may be covered by). The barrier layer 4 may also be for example a ferroelectric or electret material or for example a ferroelectric polymer, but other insulating materials are also possible.
완성된 전극 수단의 제 3 실시예를 도 10에 나타내며, 도 10은 전극 수단의 상부의 단면만을 나타낸다. 여기서, 전극(ε1, ε2)들과 그 사이의 상호 절연 배리어 층(3)은 최종 단계에서 평탄화되어 동일한 높이의 전극(ε1, ε2)들을 제공하고 그들의 표면이 외부에 노출된다. 이것에 의해 도 11a의 단면도 및 도 11b의 평면도에 나타낸 종류의 전극 수단이 되고, 매우 높은 종횡비와 고밀도 배치를 갖는 전극(ε1, ε2)들이 얻어지는 것을 알 수 있으며, 이러한 배치는 전극 폭(w)의 단지몇 분의 1인 배리어 층(3)의 두께(δ)를 이용함으로써 일체에 가까운 전극 수단에서 전극 재료의 필 인수를 확보하게 된다.A third embodiment of the completed electrode means is shown in FIG. 10, and FIG. 10 shows only a cross section of the upper portion of the electrode means. Here, the electrodes ε 1 , ε 2 and the mutually insulating barrier layer 3 therebetween are planarized in a final step to provide the electrodes ε 1 , ε 2 of the same height and their surfaces are exposed to the outside. This results in an electrode means of the kind shown in the cross-sectional view of FIG. 11A and the top view of FIG. 11B, and it can be seen that the electrodes ε 1 , ε 2 having very high aspect ratios and high density arrangements are obtained, and this arrangement is obtained by the electrode width ( By using the thickness δ of the barrier layer 3 which is only a fraction of w), the fill factor of the electrode material is ensured in the electrode means close to the one-piece.
본 발명에 따라 높은 종횡비의 전극들을 제조하는 방법은 종래 기술 고유의 모든 불편과 결점을 없앤다. 각각의 처리 단계들의 시퀀스 후에 배리어 층 재료(3)가 본래의 위치에 제공되므로 최종 처리 단계에서 매우 좁고 깊은 리세스를 메워야 하는 문제점이 완전히 없어진다. 동시에 최종 처리 단계만이 평탄화를 수반하고 포토마스크는 처리 단계들의 반복 시퀀스마다 그 위치를 적절한 간격으로 간단히 이동시킴으로써 사용될 수 있기 때문에 하나만 필요하게 된다. 제거 또는 에칭 단계의 질에 영향을 주는 인수들보다 크지 않은 값(h)을 유리하게 선택함으로써 과도한 전극 재료(ε)의 제거시 전극(ε1, ε2)들의 균일하고 평탄한 측면 에지들을 형성하도록 제어될 수 있으며, 단일 에칭 단계, 즉 높은 종횡비를 얻기 위한 깊은 에칭의 이용에 따르는 불편과 결함 또한 없어지게 된다.The method for producing high aspect ratio electrodes according to the present invention eliminates all the inconveniences and drawbacks inherent in the prior art. The barrier layer material 3 is provided in its original position after each sequence of processing steps, thus completely eliminating the problem of filling a very narrow and deep recess in the final processing step. At the same time only one is needed since only the last processing step involves flattening and the photomask can be used by simply moving its position at appropriate intervals for each iterative sequence of processing steps. Advantageously choosing a value h that is not greater than the factors affecting the quality of the removal or etching step to form uniform and flat side edges of the electrodes ε 1 , ε 2 upon removal of the excess electrode material ε. It can be controlled and also eliminates the inconvenience and defects associated with the use of a single etching step, i.e., deep etching to achieve high aspect ratios.
이와 같이 본 발명에 따른 방법은 원하는 만큼의 높은 종횡비를 갖는 전극 제조에 사용되는 경우에 종래 기술 고유의 문제점을 없앨 뿐 아니라, 단일 포토마스크만이 사용되고 최종 평탄화 단계만 수반되기 때문에 원가가 훨씬 낮아지는 것을 알 수 있다.As such, the method according to the present invention not only eliminates the problems inherent in the prior art when used in the manufacture of electrodes with as high aspect ratios as desired, but also results in much lower costs since only a single photomask is used and only the final planarization step is involved. It can be seen that.
높은 종횡비의 평행한 전극들이 매우 조밀하게 배열된 전극 수단은 이러한 높은 종횡비를 갖는 전극들이 바람직한 모든 상황에 적용될 수 있으며, 이는 메모리 디바이스나 트랜지스터 디바이스 또는 이러한 높은 종횡비의 전극들로부터 이익을 얻게 되는 기하학이 수반되는 집적 트랜지스터/메모리 디바이스이다. 또한 결과적인 전극 수단은, 예를 들어 도 11a 및 도 11b에 나타낸 것과 같이, 예를 들어 교차하는 전극 수단의 전극들이 엇갈리게, 바람직하게는 서로 직교하게 배향되도록 배치된 전극 수단 및 이러한 종류의 전극 수단으로 얻을 수 있는 임의의 기하학에 의해 주어지는 바와 같이 제공되어 어드레싱된 기능성 재료를 포함하여 입체 디바이스들의 스택을 형성하도록 조합될 수 있는 것으로 이해되어야 한다. 그러나, 각종 메모리 및 스위칭 디바이스에서 높은 종횡비의 전극 사용이 유리한 것으로 간주되는 특정 기하학적 구조들은 각종 후처리 동작에서 얻어질 수 있으므로 본 발명의 과제는 아니다.The electrode means, in which the high aspect ratio parallel electrodes are arranged very densely, can be applied in all situations where such high aspect ratio electrodes are desired, which is a geometry that benefits from a memory device or transistor device or such high aspect ratio electrodes. Accompanied integrated transistor / memory device. The resulting electrode means also comprises electrode means and electrode means of this kind arranged such that, for example, the electrodes of the intersecting electrode means are staggered, preferably orthogonal to one another, as shown, for example, in FIGS. 11A and 11B. It is to be understood that it can be combined to form a stack of three-dimensional devices, including the functional material addressed and provided as given by any geometry that can be obtained. However, certain geometries in which high aspect ratio electrode use is considered advantageous in various memories and switching devices are not a subject of the present invention as they can be obtained in various post-processing operations.
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