KR20040059457A - Flash memory device having a circuit for compensating a threshold voltage of a lock flash cell - Google Patents
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Abstract
Description
본 발명은 플래시 메모리 장치에 관한 것으로, 보다 상세하게는 소거 동작 후에 락 셀(lock cell)의 문턱전압(threshol voltage)을 보상하는 회로를 포함하는 플래시 메모리 장치에 관한 것이다.The present invention relates to a flash memory device, and more particularly, to a flash memory device including a circuit for compensating a threshold voltage of a lock cell after an erase operation.
일반적인 플래시 메모리 장치는 기억 용량을 증가시키기 위해, 각 감지 증폭기와 연결되는 각 쌍의 비트 라인들이 각 워드 라인과 교차하는 교차점에 메모리 셀이 배치되어야 한다.In a typical flash memory device, in order to increase memory capacity, a memory cell must be disposed at an intersection point where each pair of bit lines connected to each sense amplifier intersects each word line.
그러나 이런 경우에는 페이지 소거(page erasing) 후 프로그래밍이 수행될 때 하나의 선택된 워드라인과 연결된 메모리 셀들이 모두 소거되기 때문에, 감지증폭기들은 2사이클에 걸쳐 외부 데이터를 래치해야 하며, 첫 번째 사이클에서 래치된 외부 데이터가 소거된 메모리 셀들의 절반의 메모리 셀들에 프로그램되어야 하고, 이어지는 사이클에서 래치된 외부 데이터가 나머지 절반의 메모리 셀들에 프로그램 되어야 한다. 이러한 2사이클에 걸친 데이터 래치 동작들 즉, 데이터 로딩(data loading) 동작들은 프로그래밍 시간의 증가를 초래한다.In this case, however, when programming is performed after page erasing, all of the memory cells associated with one selected wordline are erased, so the sense amplifiers must latch external data over two cycles, latching on the first cycle. The external data to be programmed must be programmed in half of the memory cells of the erased memory cells, and the external data latched in subsequent cycles must be programmed in the other half of the memory cells. These two cycles of data latch operations, that is, data loading operations, result in an increase in programming time.
특히, 하나의 워드라인과 연결된 복수개의 메모리 셀들 중에 데이터의 보존을 요구하는 메모리 셀들이 존재하는 경우 소거 동작 전에 이들의 데이터는 외부로 독출되어야 하고, 소거 동작 후에는 그들이 재기입(re-write)되어야 한다.In particular, when there are memory cells that require data preservation among a plurality of memory cells connected to one word line, their data must be read out before the erase operation, and they are re-written after the erase operation. Should be.
페이지 버퍼들에 의해 래치된 데이터의 프로그래밍시, 프로그래밍되지 않은 메모리 셀들과 연결된 비트 라인들 상에 이 메모리 셀들의 프로그래밍을 방지하는 프로그래밍 방지(programming inhibition) 수단이 제공될 필요가 있다.When programming data latched by page buffers, programming inhibition means need to be provided to prevent programming of these memory cells on bit lines connected with unprogrammed memory cells.
프로그래밍 모드 동안, 사용자가 특정 메모리 셀에 기입된 데이터가 소거되지 않도록 그것을 보호하고자 희망하는 경우가 발생한다. 예를 들면, 소거 동작의 수행이 없음에도 불구하고, 전원 전압 레벨의 급격한 변화 혹은 외부의 노이즈 등으로 인해서, 메모리 장치의 오동작으로 인해 데이터가 파괴되지 않도록 미연에 방지하는 것이 필요하다. 이를 위해 tsxor된 메모리 셀의 데이터가 파괴되는 것을 방지하기 위한 소거 락(erase lock) 기능이 제안된다.During the programming mode, a case arises where the user desires to protect data written to a particular memory cell from being erased. For example, even if the erase operation is not performed, it is necessary to prevent data from being destroyed due to a malfunction of the memory device due to a sudden change in the power supply voltage level or external noise. To this end, an erase lock function is proposed to prevent data of a tsxor memory cell from being destroyed.
도 1은 종래 기술에 따른 플래시 메모리 장치를 나타낸 도면이다.1 is a view showing a flash memory device according to the prior art.
종래의 소거 락 기술에서는, 메모리 셀 어레이(1)의 워드 라인들에 각각 대응하도록 락커블 셀들(lockable cells)을 포함하는 락 셀 어레이(2)를 배치하고,해당 워드 라인에 연결된 메모리 셀에 저장된 데이터가 메인 센스앰프(3)에 의해 감지 및 증폭되는 동작들을 라커블 셀에 저장된 락 정보(lock information) 또는 언락 정보(unlock information)에 의해 제어하도록 구성한다.In the conventional erase lock technique, a lock cell array 2 including lockable cells is disposed to correspond to word lines of the memory cell array 1, respectively, and stored in a memory cell connected to the corresponding word line. It is configured to control operations in which data is sensed and amplified by the main sense amplifier 3 by lock information or unlock information stored in the lockable cell.
즉, 해당하는 워드라인이 선택되면, 락 리드 인에이블 신호 LREN가 활성화되어 락 리드 제어부(4)가 인에이블 되고, 락 셀 어레이(2)의 락 워드라인 LWL을 활성화 하여 락 셀 LC0∼LCm에 저장된 락 정보 LCS0∼LCSm가 락 제어부(5)로 출력된다.That is, when the corresponding word line is selected, the lock read enable signal LREN is activated to enable the lock read control unit 4, and activates the lock word line LWL of the lock cell array 2 to the lock cells LC0 to LCm. The stored lock information LCS0 to LCSm are output to the lock control unit 5.
락 제어부(5)는 락 리드 인에이블 신호 LREN에 따라 해당하는 락 정보 LCS0∼LCSm를 락 센스앰프(6)로 출력한다.The lock control section 5 outputs the corresponding lock information LCS0 to LCSm to the lock sense amplifier 6 in accordance with the lock read enable signal LREN.
락 센스앰프(6)는 락 제어부(5)에 의해 전송된 락 정보 LCS0∼LCSm를 감지 증폭하여 메인 센스앰프(3)를 제어한다.The lock sense amplifier 6 senses and amplifies the lock information LCS0 to LCSm transmitted by the lock control unit 5 to control the main sense amplifier 3.
이때, 락된(locked) 락 셀 LC0의 상태를 오프 셀(off-cell) 상태, 즉 프로그램된 상태라고 칭하고, 언락된(unlocked) 팍 셀 LC0의 상태를 온 셀(on-cell) 상태, 즉 소거된 상태라고 칭할 때, 선택된 락 셀 LC0이 오프 셀 상태에 있으면, 락 센스 앰프(6)에 의해 증폭된 신호 CON에 따라 해당 워드라인 WL0이 소거 락된(erase-locked) 것으로 판단하여 메인 센스앰프(3)가 동작하지 않도록 제어한다.At this time, the locked lock cell LC0 is called an off-cell state, that is, a programmed state, and the unlocked park cell LC0 is called an on-cell state, that is, erased. When the selected lock cell LC0 is in the off-cell state, it is determined that the word line WL0 is erase-locked according to the signal CON amplified by the lock sense amplifier 6, and the main sense amplifier ( 3) Control not to operate.
이와는 달리, 선택된 락 셀 LC0이 온 셀 상태에 있으면 해당 워드라인 WL은 소거 언락된(erase-unlocked) 상태에 있으므로 해당 워드라인 WL0에 연결된 메인 셀 MC0은 프로그램될 수 있다.In contrast, if the selected lock cell LC0 is in the on-cell state, the word line WL is in an erase-unlocked state, and thus the main cell MC0 connected to the word line WL0 may be programmed.
종래 기술에 따른 임베디드 플래시 메모리 장치(embedded flash memory device)에 있어서 메인 플래시 셀(main flash cell)과 락 플래시 셀(lock flash cell) LC0∼LCm의 소거 동작 후의 문턱 전압 특성이 다르게 나타나기 때문에, 실제의 동작을 위해서는 락 플래시 셀 LC0∼LCM을 동작 전압까지 계속 소거 동작을 수행해야 한다.In the embedded flash memory device according to the prior art, since the threshold voltage characteristics after the erase operation of the main flash cell and the lock flash cell LC0 to LCm are different, For operation, the lock flash cells LC0 to LCM must be continuously erased to the operating voltage.
이것은 메인 플래시 셀을 액세스하기 이전에 락 플래시 셀 LC0∼LCM에 저장된 데이터를 먼저 읽어서 메인 플래시 셀을 액세스해야 할지를 결정하기 때문이고, 락 플래시 셀 LC0∼LCM이 프로그램 되어 있으면, 메인 플래시 셀을 액세스 가능하다는 것을 뜻한다.This is because the data stored in the lock flash cells LC0 to LCM must be read first to access the main flash cell before the main flash cell is accessed. If the lock flash cells LC0 to LCM are programmed, the main flash cell can be accessed. It means.
동작 전압 내에서 락 플래시 셀 LC0∼LCM이 소거 동작이 수행되지 않을 경우 메인 플래시 셀을 액세스 할 수 없기 때문에 동작 전압까지 락 플래시 셀을 계속 소거 동작을 수행해야 한다.If the lock flash cells LC0 to LCM do not perform the erase operation within the operating voltage, the main flash cell cannot be accessed. Therefore, the lock flash cells LC0 to LCM must perform the erase operation until the operating voltage.
이러한 경우 소거 시간이 길어져서 락 플래시 셀 LC0∼LCM의 문턱 전압을 낮추면 메인 플래시 셀이 과 소거 현상(over erase)이 나타나서, 즉 플로우팅 게이트로부터 전자가 너무 많이 빠져나가서 정상적인 플래시 셀로써 동작하지 못하게 되어 정상적인 동작을 할 수 없는 문제점이 발생한다.In this case, if the threshold voltage of the lock flash cells LC0 to LCM is lowered due to a long erase time, the main flash cell may be over erased, i.e., too many electrons are removed from the floating gate, thereby preventing it from operating as a normal flash cell. There is a problem that can not be normal operation.
상기 문제점을 해결하기 위한 본 발명의 목적은, 메인 플래시 셀과 메인 플래시 셀의 데이터 보호를 위해 사용되는 락 플래시 셀의 소거 동작 후의 문턱 전압의 특성의 차이를 보상할 수 있는 락 플래시 셀의 문턱전압 보상회로를 갖는 플래시 메모리 장치를 제공하는 것이다.An object of the present invention for solving the above problems, the threshold voltage of the lock flash cell that can compensate for the difference in the characteristics of the threshold voltage after the erase operation of the lock flash cell used for data protection of the main flash cell and the main flash cell. It is to provide a flash memory device having a compensation circuit.
도 1은 종래 기술에 따른 플래시 메모리 장치를 나타낸 블록도.1 is a block diagram showing a flash memory device according to the prior art.
도 2는 본 발명에 따른 플래시 메모리 장치를 나타낸 블록도.2 is a block diagram illustrating a flash memory device according to the present invention.
도 3은 도 2에 도시된 락 셀 어레이를 나타낸 상세 회로도.FIG. 3 is a detailed circuit diagram illustrating the lock cell array shown in FIG. 2. FIG.
상기 목적을 달성하기 위한 본 발명의 락 플래시 셀의 문턱전압 보상 회로를 포함하는 플래시 메모리 장치는, 복수의 플래시 메모리 셀들을 포함하는 메인 플래시 셀 어레이; 상기 플래시 메모리 셀에 저장된 데이터를 증폭하여 데이터 버스로 출력하는 복수의 센스앰프; 메인 플래시 셀에 저장된 데이터를 보호를 위해 사용되는 복수의 락 플래시 셀들을 포함하는 락 플래시 셀 어레이; 상기 선택된 메인 플래시 셀이 연결된 비트 라인의 전압과 상기 선택된 락 플래시 셀이 연결된 비트 라인의 전압을 비교하여 비교결과를 출력하는 비교수단; 상기 비교수단으로부터 출력된 비교결과에 따라 상기 선택되는 락 플래시 셀의 개수를 결정하는 락 리드 제어수단; 상기 비교수단으로부터 출력된 비교결과에 따라 상기 선택된 락 플래시 셀이 연결된 비트 라인의 전압을 선택적으로 출력하는 락 버스 제어수단; 및 상기 락 버스 제어수단으로부터 전송된 전압을 감지 증폭하여 상기 메인 센스앰프를 제어하는 제어신호를 출력하는 락 센스앰프를 포함하는 것을 특징으로 한다.A flash memory device including a threshold voltage compensation circuit of a lock flash cell of the present invention for achieving the above object comprises: a main flash cell array including a plurality of flash memory cells; A plurality of sense amplifiers for amplifying the data stored in the flash memory cell and outputting the data to a data bus; A lock flash cell array including a plurality of lock flash cells used for protecting data stored in a main flash cell; Comparing means for comparing a voltage of a bit line to which the selected main flash cell is connected with a voltage of a bit line to which the selected lock flash cell is connected and outputting a comparison result; Lock read control means for determining the number of the selected lock flash cells according to a comparison result output from the comparison means; Lock bus control means for selectively outputting a voltage of a bit line to which the selected lock flash cell is connected according to a comparison result output from the comparison means; And a lock sense amplifier configured to sense and amplify the voltage transmitted from the lock bus control means to output a control signal for controlling the main sense amplifier.
상술한 목적 및 기타의 목적과 본 발명의 특징 및 이점은 첨부도면과 관련한 다음의 상세한 설명을 통해 보다 분명해 질 것이다.The above and other objects and features and advantages of the present invention will become more apparent from the following detailed description taken in conjunction with the accompanying drawings.
이하, 첨부 도면을 참조하여 본 발명의 실시예를 상세히 설명하면 다음과 같다.Hereinafter, exemplary embodiments of the present invention will be described in detail with reference to the accompanying drawings.
도 2는 본 발명에 따른 플래시 메모리 장치를 나타낸 블록 도면이다.2 is a block diagram illustrating a flash memory device according to the present invention.
플래시 메모리 장치는, 메인 메모리 셀 어레이(10), 락 셀 어레이(20), 메인센스앰프(30), 락 리드 제어부(40), 락 버스 제어부(50), 락 센스앰프(60) 및 비교부(70)를 포함한다.The flash memory device includes a main memory cell array 10, a lock cell array 20, a main sense amplifier 30, a lock read controller 40, a lock bus controller 50, a lock sense amplifier 60, and a comparison unit. And 70.
메인 메모리 셀 어레이(10)는 복수개의 메인 플래시 셀들로 구성되고, 메인 센스앰프(30)는 메인 메모리 셀 어레이(10)의 선택된 메인 플래시 셀에 저장된 데이터를 감지 증폭하여 데이터 버스 DB로 전송한다.The main memory cell array 10 includes a plurality of main flash cells, and the main sense amplifier 30 senses and amplifies data stored in the selected main flash cell of the main memory cell array 10 and transmits the data to the data bus DB.
도 3은 도 2에 도시된 락 셀 어레이의 상세 회로를 나타낸 도면이다.FIG. 3 is a diagram illustrating a detailed circuit of the lock cell array shown in FIG. 2.
락 셀 어레이(20)는 락 워드라인 LWL에 연결된 복수개의 락 플래시 셀들 LC0∼LCm과, 더미 락 플래시 셀 어레이(21)를 포함한다. 더미 락 플래시 셀 어레이(21)는 복수개의 더미 락 워드라인 DLWL0∼DLWLm의 각각에는 복수개의 더미 락 플래시 셀 DLC00∼DLCmm을 포함한다.The lock cell array 20 includes a plurality of lock flash cells LC0 to LCm connected to the lock word line LWL, and a dummy lock flash cell array 21. The dummy lock flash cell array 21 includes a plurality of dummy lock flash cells DLC00 to DLCmm in each of the plurality of dummy lock word lines DLWL0 to DLWLm.
비교부(70)는 선택된 메인 플래시 셀에 저장되어 출력된 데이터 값과 락 플래시 셀 LC0에 프로그램 되어 출력된 데이터 값을 비교하여 락 플래시 셀 LC0의 문턱전압 값이 메인 플래시 셀의 문턱전압 값보다 낮아질 때까지 인에이블 신호 EN를 활성화시킨다.The comparator 70 compares the data value stored and output in the selected main flash cell with the data value programmed and output in the lock flash cell LC0 so that the threshold voltage value of the lock flash cell LC0 is lower than the threshold voltage value of the main flash cell. Enable enable signal EN until
락 버스 제어부(50)는 락 리드 인에이브 신호 LREN 및 인에이블 신호 EN에 따라 활성화되어 락 정보 LCS0를 락 센스앰프(60)로 전송한다.The lock bus controller 50 is activated according to the lock read enable signal LREN and the enable signal EN to transmit the lock information LCS0 to the lock sense amplifier 60.
락 센스앰프(60)는 락 버스 제어부(50)에 의해 전송된 락 정보 LCS0∼LCSm를 감지 증폭하여 메인 센스앰프(30)를 제어한다.The lock sense amplifier 60 controls the main sense amplifier 30 by sensing and amplifying the lock information LCS0 to LCSm transmitted by the lock bus controller 50.
동일한 시간의 소거 동작 후 메인 플래시 셀의 문턱전압과 락 플래시 셀과 비교하여 락 플래시 셀의 문턱전압이 메인 플래시 셀보다 낮아질 때까지 더미 락플래시 셀 DLC00∼DLCmm의 개수를 증가시킨다. 즉, 더미 락 워드라인 DLWL0∼DLWLm의 활성화 개수를 증가시킨다.After the erase operation at the same time, the number of dummy lock flash cells DLC00 to DLCmm is increased until the threshold voltage of the lock flash cell is lower than that of the main flash cell compared with the threshold voltage of the main flash cell and the lock flash cell. That is, the number of activations of the dummy lock word lines DLWL0 to DLWLm is increased.
여기서, 소거 동작은 종래 기술과 동일한 방식으로 진행되며, 리드 기능을 수행할 때 메인 플래시 셀과 락 플래시 셀의 문턱 전압 값을 비교부(70)에서 비교하고, 그 비교된 값이 락 플래시 셀의 문턱 전압 값이 메인 플래시 셀의 문턱전압 값보다 낮아지면, 비교부(70)는 인에이블 신호 EN를 활성화 시켜, 현재 출력되는 락 플래시 셀의 락 정보 LCS를 락 센스앰프(60)가 증폭하여 메인 센스앰프(30)를 제어한다.Here, the erase operation is performed in the same manner as in the prior art, and when the read function is performed, the threshold voltage values of the main flash cell and the lock flash cell are compared by the comparator 70, and the compared values of the lock flash cells are compared. When the threshold voltage value is lower than the threshold voltage value of the main flash cell, the comparator 70 activates the enable signal EN, and the lock sense amplifier 60 amplifies the lock information LCS of the currently output lock flash cell. The sense amplifier 30 is controlled.
동일한 시간동안 메인 플래시 셀과 락 플래시 셀에 대해 소거 동작을 수행한 후에 락 플래시 셀의 문턱전압이 메인 플래시 셀의 문턱전압보다 높으면 비교기(70)에 의해 감지된 인에이블 신호 EN에 따라 락 리드 제어부(40)가 더미 락 워드라인 DLWL0∼DLWLm의 활성화 개수를 증가시켜 선택되는 더미 락 플래시 셀 DLC00∼DLCmm의 개수를 증가시킨다.If the threshold voltage of the lock flash cell is higher than the threshold voltage of the main flash cell after performing an erase operation on the main flash cell and the lock flash cell for the same time, the lock read control unit according to the enable signal EN detected by the comparator 70. 40 increases the number of activations of the dummy lock word lines DLWL0 to DLWLm, thereby increasing the number of selected dummy lock flash cells DLC00 to DLCmm.
이상에서 살펴본 바와 같이, 본 발명에 따른 락 플래시 셀의 문턱전압 보상 회로를 포함하는 플래시 메모리 장치는, 소거 동작 후에 발생되는 락 플래시 셀과 메인 플래시 셀의 문턱전압 특성 차이를 보상하기 위해 더미 락 플래시 셀들을 락 플래시 셀의 문턱전압이 메인 플래시 셀의 문턱전압보다 낮아질 때까지 추가적으로 연결하도록 설계하여 추가적인 소거 동작 시간이 필요하지 않기 때문에 테스트 시간을 줄일 수 있는 효과가 있다.As described above, the flash memory device including the threshold voltage compensation circuit of the lock flash cell according to the present invention includes a dummy lock flash to compensate for the difference in threshold voltage characteristics between the lock flash cell and the main flash cell generated after the erase operation. The cells can be additionally connected until the threshold voltage of the lock flash cell becomes lower than the threshold voltage of the main flash cell, thereby reducing test time since no additional erase operation time is required.
아울러 본 발명의 바람직한 실시예는 예시의 목적을 위한 것으로, 당업자라면 첨부된 특허청구범위의 기술적 사상과 범위를 통해 다양한 수정, 변경, 대체 및 부가가 가능할 것이며, 이러한 수정 변경 등은 이하의 특허청구범위에 속하는 것으로 보아야 할 것이다.In addition, a preferred embodiment of the present invention is for the purpose of illustration, those skilled in the art will be able to various modifications, changes, substitutions and additions through the spirit and scope of the appended claims, such modifications and changes are the following claims It should be seen as belonging to a range.
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