KR20040055107A - 이중화된 클럭 분배기를 갖는 시스템 - Google Patents

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Abstract

본 발명은 이중화된 클럭 분배기를 갖는 시스템에 관한 것으로, 클럭신호를 출력하며 서로 배타적으로 액티브 상태가 되어 동작하는 제 1, 2 클럭 분배기와, 상기 제 1, 2 클럭 분배기로부터 출력되는 클럭신호를 소정 시간 지연시키며 상기 클럭 분배기의 오픈 여부에 따라 상기 제 1, 2 클럭 분배기 중 어느 하나로부터 출력되는 클럭신호의 지연 신호를 선택하여 내부에 공급하는 슬레이브 보드들로 구성됨을 특징으로 한다.
따라서, 클럭 분배기의 탈장 및 실장시에 슬레이브 보드들로 공급이 되는 클럭이 흔들리는 문제점을 개선할 수 있는 효과가 있다.

Description

이중화된 클럭 분배기를 갖는 시스템{Systems Having Dual-Clock Distributer}
본 발명은 클럭 분배 구조에 관한 것으로 특히, 클럭 분배기의 탈장, 실장시 슬레이브 보드(Slave Board)들에 안정적인 클럭을 공급하기에 적합한 이중화된 클럭 분배기를 갖는 시스템에 관한 것이다.
이하, 첨부된 도면을 참조하여 종래 기술을 설명하면 다음과 같다.
도 1은 종래 기술에 따른 이중화 구조의 클럭 분배기 및 슬레이브 보드의 구성을 나타낸 도면으로, 배타적으로 액티브(Active) 상태가 되어 클럭을 생성하는 제 1, 2 클럭 분배기(11a)(11b)와, 상기 제 1, 2 클럭 분배기(11a)(11b) 중 액티브 상태의 클럭 분배기에서 공급되는 클럭을 수신하는 복수개의 슬레이브 보드들(Slave Board #1, #2,…, #n)(12-1 내지 12-n)로 구성된다.
상기 제 1, 2 클럭 분배기(11a)(11b)는 각각 스큐(Skew)가 없는 클럭(Clock)을 생성(Generation)하는 클럭 모듈(1)과, 출력 인에이블 신호(Output Enable)에 따라 인에이블(Enable)되어 상기 클럭 모듈(1)에서 생성된 클럭(Clock)을 선택적으로 출력하는 ECL 버퍼(2)로 구성된다.
상기 제 1, 제 2 클럭 분배기(11a)(11b) 중에 액티브(Active) 상태인 클럭 분배기의 ECL 버퍼(2)는 인에이블되어 클럭 모듈(1)에서 생성된 클럭(Clock)을 출력하는 반면, 액티브(Active) 상태가 아닌 클럭 분배기는 대기(Standby) 상태가 되고 대기 상태인 클럭 분배기의 ECL 버퍼(2)는 디스에이블(Disable)되어 클럭(Clock)을 출력하지 않는다.
그리고, 상기 제 1, 2 클럭 분배기(11a)(11b)의 출력은 서로 연결되어 하나의 통합된 라인을 통해 슬레이브 보드들(12-1 내지 12-n)에 클럭을 공급한다.
상기 슬레이브 보드들(12-1 내지 12-n)에서는 ECL 리시버(3)를 이용하여 상기 제 1, 2 클럭 분배기(11a)(11b)로부터 공급되는 출력을 수신한다.
상기한 구성을 갖는 시스템에서 상기 활성화(Active)상태의 클럭 분배기를 탈장하면 대기(Standby) 상태의 클럭 분배기가 상기 활성화(Active) 상태인 클럭분배기가 탈장이 된 것을 인식해서 자신이 활성화(Active) 상태가 되어 클럭(Clock)을 공급한다.
상기 두 개의 클럭 분배기의 출력이 서로 연결되어 있기 때문에 클럭 분배기를 탈장할 때 클럭 분배기간 활성화(Active) 상태가 바뀌면서 클럭(Clock)이 흔들리게 된다.
또한, 상기 클럭 분배기가 싱글(Single)로 동작하고 있을 때 새로운 클럭 분배기를 실장하는 경우 정상적으로 공급되고 있던 클럭(Clock)이 흔들리게 된다.
일반 TTL 신호를 사용하는 경우에는 HOT Swap Device를 사용해서 클럭이 흔들리는 것을 방지하면 되지만 이처럼 차동(Differential) ECL 신호를 사용하는 경우에는 HOT Swap을 적용하기가 어려워 클럭 흔들림 현상을 방지할 수 없는 문제점이 있다.
본 발명은 상기와 같은 문제점을 해결하기 위하여 안출한 것으로 클럭 분배기 탈장 및 실장시에 클럭이 흔들리는 현상을 방지하기 위한 이중화된 클럭 분배기를 갖는 시스템을 제공하는데 그 목적이 있다.
상기와 같은 목적을 달성하기 위한 본 발명에 따른 이중화된 클럭 분배기를 갖는 시스템은 클럭신호를 출력하며 서로 배타적으로 액티브 상태가 되어 동작하는 제 1, 2 클럭 분배기와, 상기 제 1, 2 클럭 분배기로부터 출력되는 클럭신호를 소정 시간 지연시키며 상기 클럭 분배기의 오픈 여부에 따라 상기 제 1, 2 클럭 분배기 중 어느 하나로부터 출력되는 클럭신호의 지연 신호를 선택하여 내부에 공급하는 슬레이브 보드들로 구성됨을 특징으로 한다.
보다 구체적으로, 상기 슬레이브 보드는 상기 제 1, 2 클럭 분배기로부터의 클럭신호를 각각 수신하는 제 1, 2 리시버와, 상기 제 1, 2 리시버의 출력 신호를 각각 소정 시간 지연시키는 제 1, 2 지연부와, 상기 클럭 분배기의 오픈 여부에 따라서 상기 제 1, 2 지연부의 출력 중에 어느 하나를 선택하는 셀렉터로 구성됨을 특징으로 한다.
도 1은 종래 기술에 따른 이중화 구조의 클럭 분배기 및 슬레이브 보드들의 구성을 나타낸 도면이고,
도 2는 본 발명에 따른 이중화 구조의 클럭 분배기 및 슬레이브 보드들의 구성을 나타낸 도면이고,
도 3은 도 2의 각부 출력 파형도이다.
**도면의 주요 부분에 대한 부호 설명**
21a, 21b : 제 1, 제 2 클럭 분배기
22-1 내지 22-n : 슬레이브 보드들
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 설명하면 다음과 같다.
도 2는 본 발명에 따른 이중화 구조의 클럭 분배기 및 슬레이브 보드의 구성을 나타낸 도면이고, 도 3은 도 2의 각부 출력 파형도이다.
본 발명에 따른 시스템은 도 2에 도시된 바와 같이, 클럭신호를 생성하여 출력하며 배타적으로 액티브 상태가 되어 오픈 신호(Open Signal)를 출력하는 제 1, 2 클럭 분배기(21a)(21b)와, 상기 제 1, 2 클럭 분배기(21a)(21b)로부터 클럭신호와 오픈 신호(Open Signal)를 수신하여 상기 오픈 신호(Open Signal)에 따라서 제 1 클럭 분배기(21a)로부터의 클럭신호 또는 제 2 클럭 분배기(21b)로부터의 클럭신호 중 어느 하나를 선택하는 슬레이브 보드들(22-1 내지 22-n)로 구성된다.
상기 제 1, 2 클럭 분배기(21a)(21b)는 각각 스큐(Skew)가 없는 클럭신호(Clock)를 생성(Generation)하는 클럭 모듈(31)과, 상기 클럭 모듈(31)에서 생성한 클럭신호(Clock)를 출력하는 ECL 버퍼(32)로 구성된다. 이때, 상기 ECL버퍼(32)는 자신이 속한 클럭 분배기가 액티브(Active) 상태인지 대기(Standby) 상태인지 관계없이 클럭신호(Clock)를 버퍼링한다.
상기 제 1, 2 클럭 분배기(21a)(21b)는 서로 배타적으로 액티브 상태가 되는데, 자신이 액티브 상태가 되면 오픈 신호(Open Signal)를 출력한다.
그리고, 상기 제 1, 2 클럭 분배기(21a)(21b)로부터 출력되는 클럭신호(Clock)는 서로 다른 라인을 통해 슬레이브 보드들(22-1 내지 22-n)로 입력된다.
상기 슬레이브 보드는 상기 제 1, 2 클럭 분배기(21a)로부터 출력된 클럭신호(Clock)를 각각 수신하는 제 1, 2 ECL 리시버(41a)(41b)와, 상기 제 1, 2 ECL 리시버(41a)(41b)를 통해 수신된 신호(A, B)를 각각 지연(Delay)시키는 제 1, 2 지연부(42a)(42b)와, 상기 제 1, 2 클럭 분배기(21a)(21b)로부터의 오픈 신호(Open Signal)(F)에 따라서 상기 제 1, 2 지연부(42a)(42b)의 출력(C, D) 중 어느 하나를 선택하여 선택한 신호(E)를 내부로 출력하는 셀렉터(43)로 구성된다.
다음에 상기한 본 발명에 따른 시스템의 동작을 살펴본다.
설명의 편의를 위하여, 제 1 클럭 분배기(21a)가 액티브 상태라 하고, 제 2 클럭 분배기(21b)라 대기(Standby) 상태라고 가정하자.
상기 제 1 클럭 분배기(21a)로부터 출력되는 클럭신호(Clock)는 슬레이브 보드의 제 1 리시버(41a)를 통해 수신되고(A) 이후 제 1 지연부(42a)를 통해 소정 시간 지연되어 C 신호로 출력된다.
그리고, 상기 제 2 클럭 분배기(21b)로부터 출력되는 클럭신호(Clock)는 슬레이브 보드의 제 2 리시버(41b)를 통해 수신되고(B) 이후 제 2 지연부(42b)를 통해 소정 시간 지연되어 D 신호로 출력된다.
액티브 상태의 제 1 클럭 분배기(21a)는 "로우" 레벨의 오픈 신호(Open Signal)를 출력하는데, 이 오픈 신호(Open Signal)를 수신한 슬레이브 보드의 셀렉터(43)는 상기 C 신호와 D 신호 중에 상기 제 1 클럭 분배기(21a)에 기인한 신호인 C 신호를 선택하여 내부에 E 신호로 출력한다.
이때, 액티브 상태의 제 1 클럭 분배기(21a)가 탈장되면 도 3에 도시된 바와 같이, 제 1 클럭 분배기(21a)의 오픈 신호(Open signal)가 "하이"로 바뀌고 대기(Standby) 상태의 제 2 클럭 분배기(21b)가 액티브 상태로 된다.
그리고, 상기 제 1 클럭 분배기(21a)로부터의 오픈 신호(Open signal)가 "하이"로 바뀌면서 현재 공급중인 클럭신호(Clock)인 A 신호가 흔들리게 된다.
상기 셀렉터(43)에서는 상기 오픈 신호(Open signal)를 감지하여 상기 제 2 클럭 분배기(21b)의 클럭신호에 따른 입력 신호인 D 신호를 선택하여 슬레이브 보드 내의 필요한 곳에 공급한다.
본 발명에서는 상기 A 신호가 흔들리더라도 상기 제 1, 2 지연부(42a)(42b)가 탈장 순간의 클럭신호를 뒤쪽으로 미뤄주기 때문에 셀렉터(43)의 출력 신호(E)에는 흔들림이 없게 된다.
현재 셀렉터(43)에 공급되는 클럭이 현재 클럭 분배기에서 공급하는 클럭이 아니고 이전에 공급된 클럭이 지연된 클럭이기 때문이다.
그리고, 대기(Standby) 상태의 클럭 분배기가 탈장하는 경우에는 현재 셀렉터(43)가 선택하여 공급해 주는 클럭이 액티브(Active) 상태의 클럭이고 이는 대기 상태 클럭과는 별도의 라인을 통해 공급되므로 클럭의 흔들림이 없다.
또한, 클럭 분배기가 하나만 실장되어 클럭을 공급하고 있을 때 새로운 클럭 분배기가 실장되더라도 슬레이브 보드들을 기존의 클럭 분배기에서 공급되는 클럭을 사용하고 있으므로 실장시 흔들리는 클럭에 영향을 받지 않는다.
상기와 같은 본 발명의 이중화된 클럭 분배기를 갖는 시스템은 다음과 같은 효과가 있다.
첫째, 클럭 분배기의 탈장 및 실장시에 슬레이브 보드들로 공급이 되는 클럭이 흔들리는 문제점을 개선할 수 있다.
둘째, 슬레이브 보드에 ECL 리시버를 추가하고, 지연부, 셀렉터를 모두 기존에 사용했던 FPGA에 추가로 구현함으로써 외부에 별도의 디바이스(Device)를 추가할 필요가 없이 저렴한 가격으로 구현할 수 있다.
이상 설명한 내용을 통해 당업자라면 본 발명의 기술 사상을 이탈하지 아니하는 범위에서 다양한 변경 및 수정이 가능함을 알 수 있을 것이다.
따라서, 본 발명의 기술적 범위는 실시예에 기재된 내용으로 한정하는 것이 아니라 특허 청구범위에 의해서 정해져야 한다.

Claims (2)

  1. 클럭신호를 출력하며 서로 배타적으로 액티브 상태가 되어 동작하는 제 1, 2 클럭 분배기와,
    상기 제 1, 2 클럭 분배기로부터 출력되는 클럭신호를 소정 시간 지연시키며 상기 클럭 분배기의 오픈 여부에 따라 상기 제 1, 2 클럭 분배기 중 어느 하나로부터 출력되는 클럭신호의 지연 신호를 선택하여 내부에 공급하는 슬레이브 보드들로 구성됨을 특징으로 하는 이중화된 클럭 분배기를 갖는 시스템.
  2. 제 1항에 있어서,
    상기 슬레이브 보드는
    상기 제 1, 2 클럭 분배기로부터의 클럭신호를 각각 수신하는 제 1, 2 리시버와,
    상기 제 1, 2 리시버의 출력 신호를 각각 소정 시간 지연시키는 제 1, 2 지연부와,
    상기 클럭 분배기의 오픈 여부에 따라서 상기 제 1, 2 지연부의 출력 중에 어느 하나를 선택하는 셀렉터로 구성됨을 특징으로 하는 이중화된 클럭 분배기를 갖는 시스템.
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