KR20040049499A - Programmable frequency divider with various dividing ratio - Google Patents

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KR20040049499A
KR20040049499A KR1020020077294A KR20020077294A KR20040049499A KR 20040049499 A KR20040049499 A KR 20040049499A KR 1020020077294 A KR1020020077294 A KR 1020020077294A KR 20020077294 A KR20020077294 A KR 20020077294A KR 20040049499 A KR20040049499 A KR 20040049499A
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Abstract

PURPOSE: A programmable frequency divider having various division ratios is provided to divide a frequency according to various division ratios by improving a frequency-dividing method of a high-speed frequency divider circuit such as a current mode logic or an emitter coupled logic. CONSTITUTION: A programmable frequency divider having various division ratios a first and a second logic circuit, a first complex frequency divider, and a second complex frequency divider. The first and the second logic circuits(302,303) are operated by the first and the second control signals. The first complex frequency divider(300) is used for dividing frequencies of input signals in response to output signals of the first and the second logic circuits. The second complex frequency divider(301) is used for dividing a frequency of an output signal of the first complex frequency divider in response to the third control signal. A control signal of the second complex frequency divider is inputted into the first and the second logic circuits.

Description

다양한 분주비를 갖는 프로그래머블 주파수 분주기{PROGRAMMABLE FREQUENCY DIVIDER WITH VARIOUS DIVIDING RATIO}PROGRAMMABLE FREQUENCY DIVIDER WITH VARIOUS DIVIDING RATIO

본 발명은 입력 주파수를 그것과 정수비를 이루는 저주파수로 체감하는 주파수 분주기에 관한 것으로 특히, 수 백MHz 이상의 고속분주회로에서 제어신호에 따라 다양한 분주비로 주파수를 분주할 수 있는 프로그래머블 주파수 분주기에 관한 것이다.The present invention relates to a frequency divider that senses an input frequency at a low frequency forming an integer ratio with it. In particular, the present invention relates to a programmable frequency divider capable of dividing a frequency at various division ratios according to a control signal in a high-speed divider circuit of several hundred MHz or more. It is about.

도 1은 일반적인 주파수 분주기의 블록도이다. 도 1에 보인 것처럼, 주파수 분주기(100)는 고속 분주를 구현하기 위한 듀얼 모듈러스 프리스칼러(Dual Modulus Prescaler:102), 저속 분주를 위한 스왈로우 카운터(Swallow Counter:103), 제어 블록(104), 그리고 프로그래머블 디바이더(Programmable Divider:101)로 구성된다.1 is a block diagram of a general frequency divider. As shown in FIG. 1, the frequency divider 100 includes a dual modulus prescaler 102 for implementing high-speed division, a swallow counter 103 for low-speed division, a control block 104, And a Programmable Divider (101).

다양한 분주비를 가지는 주파수 분주회로는 CMOS 로직으로는 이미 개발되어 사용되어지고 있다. 그러나 CMOS 로직을 사용한 주파수 분주회로는 수백 MHz이상의 고속분주회로에서는 사용할 수 없다. 그래서, 고속 분주가 필요한 경우에는 보통 커런트 모드 로직(CML:Current Mode Logic)회로와 이미터 커플더 로직(ECL:Emitter Coupled Logic)회로를 이용한다. 그러나, 상기의 CML,ECL 고속분주회로도 GHz이상의 고속 분주에서는 도 2와 같이 주로 두 가지 분주비만을 가지는 제한된 분주회로를 사용하고 있다.Frequency division circuits having various division ratios have already been developed and used as CMOS logic. However, frequency divider circuits using CMOS logic cannot be used in high-speed divider circuits of hundreds of MHz. Therefore, when high-speed dispensing is required, current mode logic (CML) circuits and emitter coupler logic (ECL) circuits are commonly used. However, the CML and ECL high-speed distributing circuits described above also use a limited dispensing circuit having only two dispensing ratios as shown in FIG.

본 발명의 목적은 CML 또는 ECL등의 고속분주회로에서 상술한 문제점 즉, 제한된 분주방법을 개선하여 GHz이상의 고속분주회로에서도 다양한 분주비를 갖는 프로그래머블 주파수 분주기의 설계를 가능하게 하는데 있다.SUMMARY OF THE INVENTION An object of the present invention is to improve the above-described problems in a high speed frequency division circuit such as CML or ECL, that is, to improve the limited frequency division method, thereby enabling the design of a programmable frequency divider having various frequency division ratios even in a high frequency frequency division circuit of GHz or more.

도 1은 일반적인 주파수 분주기의 블록도 이다.1 is a block diagram of a general frequency divider.

도 2는 종래의 제한된 분주비를 가지는 주파수 분주기의 회로도이다.2 is a circuit diagram of a frequency divider having a conventional limited division ratio.

도 3은 본 발명에서의 프로그래머블 주파수 분주기의 블록도이다.3 is a block diagram of a programmable frequency divider in the present invention.

도 4는 본 발명에 사용된 제 1 복합분주기 블록(300)의 회로도이다.4 is a circuit diagram of the first compound divider block 300 used in the present invention.

도 5는 본 발명에 사용된 제 2 복합분주기 블록(301)의 회로도이다.5 is a circuit diagram of a second compound divider block 301 used in the present invention.

도 6은 본 발명 회로에서 분주비 15인 경우의 입출력 파형이다.6 is an input / output waveform in the case of division ratio 15 in the circuit of the present invention.

도 7은 본 발명 회로에서 분주비 12인 경우의 입출력 파형이다.7 is an input / output waveform in the case of division ratio 12 in the circuit of the present invention.

도 8은 본 발명 회로에서 분주비 11인 경우의 입출력 파형이다.8 is an input / output waveform in the case of division ratio 11 in the circuit of the present invention.

도 9는 본 발명 회로에서 분주비 10인 경우의 입출력 파형이다.9 is an input / output waveform in the case of division ratio 10 in the circuit of the present invention.

도 10은 본 발명 회로에서 분주비 9인 경우의 입출력 파형이다.10 is an input / output waveform in the case of division ratio 9 in the circuit of the present invention.

도 11은 본 발명 회로에서 분주비 8인 경우의 입출력 파형이다.11 is an input / output waveform in the case of division ratio 8 in the circuit of the present invention.

상술한 목적을 달성하기 위한 프로그래머블 주파수 분주기는 도 3의 블록305에 보인 것처럼 제어신호에 따라 분주비 2 또는 3을 갖는 제 1 복합분주기(300)와 분주비 4 또는 5를 갖는 제 2 복합분주기(301), 그리고 각각 하나씩의 OR 게이트(302)와 AND 게이트(303)로 구현할 수 있다. 또, 제 1 복합분주기(300)는 도 4와같이 두개의 D-플립플롭(401,402)과 하나의 OR 게이트(400)로 구현할 수 있고, 제 2 복합분주기(301)는 도 5와같이 3개의 D-플립플롭(501,502,503)과 두개의 OR 게이트(500,504)로 구현할 수 있다.The programmable frequency divider for achieving the above object includes a first compound divider 300 having a division ratio 2 or 3 and a second compound having a division ratio 4 or 5, as shown in block 305 of FIG. The divider 301 and one OR gate 302 and one AND gate 303 may be implemented. In addition, the first compound divider 300 may be implemented by two D-flip flops 401 and 402 and one OR gate 400 as shown in FIG. 4, and the second compound divider 301 may be implemented as shown in FIG. 5. It can be implemented with three D-flip flops 501, 502, 503 and two OR gates 500, 504.

도 4의 제 1 복합분주기는, 도 3의 제어신호 M1, M2와 MOUT값의 조합인 M23의 값에 따라 동작을 달리한다. 즉, M23의 값이 0이면 3-분주기로 동작하고 1이면 2-분주기로 동작한다. 또한, 도 5의 제 2 복합분주기도 도 3의 제어신호 M3(=M45)의 값에 따라 그 동작을 달리한다. M3의 값이 0이면 5-분주기로 동작하고 1이면 4-분주기로 동작한다.4 operates differently according to the value of M 23 , which is a combination of the control signals M1, M2 and M OUT of FIG. 3. That is, if the value of M 23 is 0, it operates as a 3-divider, and if it is 1, it operates as a 2-divider. In addition, the second composite frequency divider of FIG. 5 also varies its operation according to the value of the control signal M3 (= M 45 ) of FIG. 3. If the value of M3 is 0, it operates as 5-divider and if it is 1, it operates as 4-divider.

본 발명의 회로는 도 3에 보인 것처럼, 제 1 복합분주기 블록(300)의 출력(OUT23)이 제 2 복합분주기 블록(301)의 입력(IN45)이 되는 형태로 구성된다. 그래서, 본 발명의 회로에 입력신호(IN)가 인가되면, 제어신호(M1,M2,M3)에 따라 이 입력신호(IN)는 먼저 제 1 복합분주기 (300)를 통해 2분주 또는 3분주된다. 그리고 , 이렇게 분주된 신호는 다시 제 2 복합분주기로 입력되어, 제어신호 M3의 값에 따라 4분주 또는 5분주된다.As shown in FIG. 3, the circuit of the present invention is configured such that the output OUT 23 of the first compound divider block 300 becomes the input IN 45 of the second compound divider block 301. Thus, when the input signal IN is applied to the circuit of the present invention, the input signal IN is first divided into two or three divisions through the first compound divider 300 according to the control signals M1, M2, and M3. do. The divided signal is input again to the second compound divider, and divided into four or five divisions according to the value of the control signal M3.

상술한 바와 같이 본 발명에서는 3비트 제어신호(M1, M2, M3)를 이용하여 입력주파수(IN)를 먼저 2분주 또는 3분주하고 이렇게 분주된 신호를 다시 4분주 또는5분주하여 출력함으로서, 결과적으로는 최초 입력주파수(IN)를 다양한 분주비 (8, 9, 10, 11, 12, 15)로 분주할 수 있다.As described above, in the present invention, the input frequency IN is first divided into two or three divisions using the 3-bit control signals M1, M2, and M3, and the divided signals are output again by four or five divisions. The initial input frequency (IN) can be divided by various division ratios (8, 9, 10, 11, 12, 15).

다음의 <표 1>은 1GHz 입력 주파수에 대해 제어신호(M1, M2, M3)에 따른 제 1 복합분주기 블록(300)과 제 2 복합분주기 블록(301)의 동작형태 및 본 발명회로(305)의 분주비와 출력 주파수를 나타낸다.Table 1 below shows the operation form of the first compound divider block 300 and the second compound divider block 301 according to the control signals M1, M2, and M3 for the 1 GHz input frequency and the present invention circuit ( Division ratio and output frequency of 305).

<표 1>TABLE 1

조건Condition M1M1 M2M2 M3M3 분주비Dispensing ratio 출력주파수Output frequency 제1복합분주기 동작형태First Complex Divider Operation Type 제2복합분주기 동작형태Second Complex Divider Operation Type AA 00 XX 00 1515 1/15 GHz1/15 GHz 3-분주기3-divider 5-분주기5-divider BB 00 XX 1One 1212 1/12 GHz1/12 GHz 3-분주기3-divider 4-분주기4-divider CC 1One 00 00 1111 1/11 GHz1/11 GHz 2,3-분주기2,3-divider 5-분주기5-divider DD 1One 1One 00 1010 1/10 GHz1/10 GHz 2-분주기2-divider 5-분주기5-divider EE 1One 00 1One 99 1/9 GHz1/9 GHz 2,3-분주기2,3-divider 4-분주기4-divider FF 1One 1One 1One 88 1/8 GHz1/8 GHz 2-분주기2-divider 4-분주기4-divider

X는 Don't care를 의미한다.X means Don't care.

상기 <표 1>의 조건 A(M1=0, M2=X, M3=0)가 선택되면, 도 3의 제 1 복합분주기(300)는 3-분주기로 제 2 복합분주기(301)는 5-분주기로 동작하여, 본 발명회로(305)는 15-분주기로 동작하게 된다. 이때의 시뮬레이션 결과 파형은 도 6에 보여진다. 도 6의 (a)는 1GHz 입력 파형, 도 6 의 (b)는 도 3의 제 1 복합분주기(300)의 출력(OUT23) 파형, 도 6의 (c)는 도 3의 제 2 복합분주기의 출력(OUT45) 파형 즉, 15-분주기로 동작하는 본 발명회로(305)의 출력 파형이다. 그리고, 도 6의 (d)는 상기 15분주된 OUT45파형이 도 3의 레벨 컨버터(Level Converter:304)를 통과하여 CMOS 로직에 사용할 수 있는 신호레벨로 전환된 출력(OUT) 파형이다.When condition A (M1 = 0, M2 = X, M3 = 0) of Table 1 is selected, the first compound divider 300 of FIG. 3 is a 3-divider and the second compound divider 301 is By operating with a 5-divider, the circuit 305 of the present invention is operated with a 15-divider. The simulation result waveform at this time is shown in FIG. 6A illustrates a 1 GHz input waveform, FIG. 6B illustrates an output OUT 23 waveform of the first compound divider 300 of FIG. 3, and FIG. 6C illustrates a second composite of FIG. 3. The output waveform of the divider (OUT 45 ), that is, the output waveform of the circuit 305 of the present invention operating in a 15-divider. FIG. 6D illustrates an output OUT waveform in which the 15-divided OUT 45 waveform passes through the level converter 304 of FIG. 3 and is converted to a signal level that can be used for CMOS logic.

상기 <표 1>의 조건 B(M1=0, M2=X, M3=1)가 선택되면, 도 3의 제 1 복합분주기(300)는 3-분주기로 제 2 복합분주기(301)는 4-분주기로 동작하여, 본 발명회로(305)는 12-분주기로 동작하게 된다. 이때의 시뮬레이션 결과 파형은 도 7에 보여진다. 도 7의 (a)는 1GHz 입력 파형, 도 7의 (b)는 도 3의 제 1 복합분주기(300)의 출력(OUT23) 파형, 도 7의 (c)는 도 3의 제 2 복합분주기의 출력(OUT45) 파형 즉, 12-분주기로 동작하는 본 발명회로(305)의 출력 파형이다. 그리고, 도 7의 (d)는 상기 12분주된 OUT45파형이 도 3의 레벨 컨버터(Level Converter:304)를 통과하여 CMOS 로직에 사용할 수 있는 신호레벨로 전환된 출력(OUT) 파형이다.When condition B (M1 = 0, M2 = X, M3 = 1) of Table 1 is selected, the first compound divider 300 of FIG. 3 is a 3-divider, and the second compound divider 301 is By operating with a 4-divider, the circuit 305 of the present invention is operated with a 12-divider. The simulation result waveform at this time is shown in FIG. FIG. 7A illustrates a 1 GHz input waveform, FIG. 7B illustrates an output OUT 23 waveform of the first compound divider 300 of FIG. 3, and FIG. 7C illustrates a second composite of FIG. 3. The output waveform of the divider (OUT 45 ), that is, the output waveform of the circuit 305 of the present invention operating in a 12-divider. FIG. 7D illustrates an output OUT waveform in which the 12-divided OUT 45 waveform passes through the level converter 304 of FIG. 3 and is converted into a signal level that can be used for CMOS logic.

상기 <표 1>의 조건 C(M1=1, M2=0, M3=0)가 선택되면, 도 3의 제 1 복합분주기(300)는 2-분주기로 동작하다가 도 3의 MOUT값에 따라 주기적으로 3-분주기로 동작한다. 즉, MOUT의 값이 0일 때만 3-분주기로 동작한다. MOUT의 값은 도 5에 보인 것처럼, 각 플립플롭(501,502,503)들의 출력(YQ)의 논리합이다. 그리고, 상기 조건 C에서 제 2 복합분주기(301)는 5-분주기로 동작하며, 본 발명회로(305)는 11-분주기로 동작하게 된다. 이때의 시뮬레이션 결과 파형은 도 8에 보여진다. 도 8의 (a)는 1GHz 입력 파형, 도 8의 (b)는 도 3의 제 1 복합분주기(300)의 출력(OUT23) 파형, 도 8의 (c)는 도 3의 제 2 복합분주기(301)의 출력(OUT45) 파형 즉, 11-분주기로 동작하는 본 발명회로(305)의 출력 파형이다. 그리고, 도 8의 (d)는 상기 11분주된 OUT45파형이 도 3의 레벨 컨버터(Level Converter:304)를 통과하여 CMOS 로직에 사용할 수 있는 신호레벨로 전환된 출력(OUT) 파형이다.When the condition C (M1 = 1, M2 = 0, M3 = 0) of the <Table 1> is selected, the first compound divider 300 of FIG. 3 operates as a 2-divider, and the M OUT value of FIG. Therefore, it operates three-dividend periodically. That is, it operates with 3-divider only when M OUT is 0. The value of M OUT is the logical sum of the outputs YQ of the flip-flops 501, 502, 503, as shown in FIG. 5. In the condition C, the second compound divider 301 operates as a 5-divider, and the circuit 305 of the present invention operates as an 11-divider. The simulation result waveform at this time is shown in FIG. FIG. 8A illustrates a 1 GHz input waveform, FIG. 8B illustrates an output OUT 23 waveform of the first compound divider 300 of FIG. 3, and FIG. 8C illustrates the second complex of FIG. 3. The output OUT 45 waveform of the divider 301, that is, the output waveform of the circuit 305 of the present invention operating in the 11-divider. 8D illustrates an output OUT waveform in which the 11-divided OUT 45 waveform passes through the level converter 304 of FIG. 3 and is converted to a signal level that can be used for CMOS logic.

상기 <표 1>의 조건 D(M1=1, M2=1, M3=0)가 선택되면, 도 3의 제 1 복합분주기(300)는 2-분주기로 제 2 복합분주기(301)는 5-분주기로 동작하여, 본 발명회로(305)는 10-분주기로 동작하게 된다. 이때의 시뮬레이션 결과 파형은 도 9에 보여진다. 도 9의 (a)는 1GHz 입력 파형, 도 9의 (b)는 도 3의 제 1 복합분주기(300)의 출력(OUT23) 파형, 도 9의 (c)는 도 3의 제 2 복합분주기의 출력(OUT45) 파형 즉, 10-분주기로 동작하는 본 발명회로(305)의 출력 파형이다. 그리고, 도 9의 (d)는 상기 10분주된 OUT45파형이 도 3의 레벨 컨버터(Level Converter:304)를 통과하여 CMOS 로직에 사용할 수 있는 신호레벨로 전환된 출력(OUT) 파형이다.When the condition D (M1 = 1, M2 = 1, M3 = 0) of Table 1 is selected, the first compound divider 300 of FIG. 3 is a 2-divider and the second compound divider 301 is By operating with a 5-divider, the circuit 305 of the present invention is operated with a 10-divider. The simulation result waveform at this time is shown in FIG. 9A illustrates a 1 GHz input waveform, FIG. 9B illustrates an output OUT 23 waveform of the first composite divider 300 of FIG. 3, and FIG. 9C illustrates a second composite of FIG. 3. The output waveform of the divider (OUT 45 ), that is, the output waveform of the circuit 305 of the present invention operating in a 10-divider. FIG. 9D illustrates an output OUT waveform in which the 10-divided OUT 45 waveform passes through the level converter 304 of FIG. 3 and is converted into a signal level that can be used for CMOS logic.

상기 <표 1>의 조건 E(M1=1, M2=0, M3=1)가 선택되면, 도 3의 제 1 복합분주기(300)는 2-분주기로 동작하다가 도 3의 MOUT값에 따라 주기적으로 3-분주기로 동작한다. 즉, MOUT의 값이 0일 때만 3-분주기로 동작한다. MOUT의 값은 도 5에 보인 것처럼, 각 플립플롭(501,502,503)들의 출력(YQ)의 논리합이다. 그리고, 상기 조건 C에서 도 3의 제 2 복합분주기 (301)는 4-분주기로 동작하며, 본 발명회로(305)는 9-분주기로 동작하게 된다. 이때의 시뮬레이션 결과 파형은 도 10에 보여진다. 도 10의 (a)는 1GHz 입력 파형, 도 10의 (b)는 도 3의 제 1 복합분주기(300)의 출력(OUT23) 파형, 도 10의 (c)는 도 3의 제 2 복합분주기(301)의 출력(OUT45) 파형 즉, 9-분주기로 동작하는 본 발명회로(305)의 출력 파형이다. 그리고, 도 10의 (d)는 상기 9분주된 OUT45파형이 도 3의 레벨 컨버터(Level Converter:304)를 통과하여 CMOS 로직에 사용할 수 있는 신호레벨로 전환된 출력(OUT) 파형이다.The <Table 1> of the conditions E to the value of M OUT (M1 = 1, M2 = 0 , M3 = 1) is selected when the first complex divider 300 of FIG. 3 is a 2-minute period while the operation 3 Therefore, it operates three-dividend periodically. That is, it operates with 3-divider only when M OUT is 0. The value of M OUT is the logical sum of the outputs YQ of the flip-flops 501, 502, 503, as shown in FIG. 5. In the condition C, the second compound divider 301 of FIG. 3 operates as a 4-divider, and the circuit 305 of the present invention operates as a 9-divider. The simulation result waveform at this time is shown in FIG. 10A illustrates a 1 GHz input waveform, FIG. 10B illustrates an output OUT 23 waveform of the first compound divider 300 of FIG. 3, and FIG. 10C illustrates a second composite of FIG. 3. The output (OUT 45 ) waveform of the divider 301, that is, the output waveform of the circuit 305 of the present invention operating in a 9-divider. FIG. 10D illustrates an output OUT waveform in which the 9-divided OUT 45 waveform is converted into a signal level that can be used for CMOS logic through the level converter 304 of FIG. 3.

상기 <표 1>의 조건 F(M1=1, M2=1, M3=1)가 선택되면, 도 3의 제 1 복합분주기(300)는 2-분주기로 제 2 복합분주기(301)는 4-분주기로 동작하여, 본 발명회로(305)는 8-분주기로 동작하게 된다. 이때의 시뮬레이션 결과 파형은 도 11에 보여진다. 도 11의 (a)는 1GHz 입력 파형, 도 11의 (b)는 도 3의 제 1 복합분주기(300)의 출력(OUT23) 파형, 도 11의 (c)는 도 3의 제 2 복합분주기(301)의 출력(OUT45) 파형 즉, 8-분주기로 동작하는 본 발명회로(305)의 출력 파형이다. 그리고, 도 11의 (d)는 상기 8분주된 OUT45파형이 도 3의 레벨 컨버터(Level Converter:304)를 통과하여 CMOS 로직에 사용할 수 있는 신호레벨로 전환된 출력(OUT) 파형이다.When the condition F (M1 = 1, M2 = 1, M3 = 1) of Table 1 is selected, the first compound divider 300 of FIG. 3 is a 2-divider, and the second compound divider 301 is By operating with a four-divider, the circuit 305 of the present invention operates with an eight-divider. The simulation result waveform at this time is shown in FIG. FIG. 11A is a 1 GHz input waveform, FIG. 11B is an output OUT 23 waveform of the first compound divider 300 of FIG. 3, and FIG. 11C is a second composite of FIG. 3. The output OUT 45 waveform of the divider 301, that is, the output waveform of the circuit 305 of the present invention operating in an eight-divider. FIG. 11D illustrates an output OUT waveform in which the eight-divided OUT 45 waveform passes through the level converter 304 of FIG. 3 and is converted into a signal level that can be used for CMOS logic.

상술한 바와 같이, 본 발명은 커런트 모드 로직(CML:Current Mode Logic) 또는 이미터 커플더 로직(ECL:Emitter Coupled Logic) 고속분주회로에서 3비트 제어신호에 따라 다양한 분주비를 갖는 프로그래머블 주파수 분주회로의 설계를 가능하게 한다. 본 발명의 프로그래머블 주파수 분주회로는 위상 고정 루프(Phase-Locked Loop)회로, 주파수 합성기(Frequency Synthesizer), 송수신기(Transceiver)등의 다양한 주파수 분주회로에 응용 가능하다.As described above, the present invention is a programmable frequency division circuit having various division ratios according to three-bit control signals in current mode logic (CML) or emitter coupler logic (ECL) high-speed division circuits. Enables the design of The programmable frequency divider circuit of the present invention can be applied to various frequency divider circuits such as a phase-locked loop circuit, a frequency synthesizer, a transceiver, and the like.

Claims (5)

고속분주회로의 주파수 분주기에 있어서:In the frequency divider of the high speed divider circuit: 제 1 및 제 2 제어신호에 응답하는 논리회로;A logic circuit responsive to the first and second control signals; 상기 논리회로의 출력신호에 응답하여 입력신호의 주파수를 분주하는 제 1 복합분주기; 및A first complex divider dividing a frequency of an input signal in response to an output signal of the logic circuit; And 제 3 제어신호에 응답하여 상기 제 1 복합분주기의 출력신호 주파수를 분주하여, 최종 출력신호로 출력하는 제 2 복합분주기를 구비하며;A second composite divider for dividing an output signal frequency of the first composite divider in response to a third control signal and outputting a final output signal; 상기 제 2 복합분주기에서 생성된 제어신호가 상기 논리회로에 입력됨을 특징으로 하는 주파수 분주기.And a control signal generated by the second composite divider is input to the logic circuit. 제 1항에 있어서,The method of claim 1, 상기 제 1 복합분주기는 상기 입력신호의 주파수를 2분주 또는 3분주함을 특징으로 한다.The first complex divider divides the frequency of the input signal by two or three. 제 1항에 있어서,The method of claim 1, 상기 제 2 복합분주기는 상기 제 1 복합분주기의 출력신호 주파수를 4분주 또는 5분주함을 특징으로 한다.The second composite divider divides the output signal frequency of the first composite divider into four or five divisions. 제 1항에 있어서,The method of claim 1, 상기 주파수 분주기는 상기 제 1, 제 2 및 제 3 제어신호를 이용하여 상기 입력신호에 대한 상기 최종 출력신호의 분주비를 선택함을 특징으로 한다.The frequency divider selects a division ratio of the final output signal to the input signal by using the first, second and third control signals. 제 4항에 있어서,The method of claim 4, wherein 상기 주파수 분주기는 상기 제 1,제 2 및 제 3 제어신호에 따라 선택되는 상기 분주비가 8,9,10,11,12 와 15중 어느 하나임을 특징으로 한다.The frequency divider may be any one of 8, 9, 10, 11, 12, and 15, wherein the division ratio selected according to the first, second, and third control signals.
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* Cited by examiner, † Cited by third party
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KR100954839B1 (en) * 2007-10-09 2010-04-28 고려대학교 산학협력단 Programmable Divider and method of controlling the same

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