KR20040049433A - 스케일러 제어장치 - Google Patents
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Abstract
본 발명의 스케일러 제어장치는, 비디오 신호를 스케일링하여 출력하는 다수의 스케일러와, 상기 다수의 스케일러 각각에 대응되는 다수의 선택신호와 스케일러 제어신호를 출력하는 제어부와, 상기 다수의 선택신호 각각과 상기 제어신호를 조합하여, 두 신호가 동시에 발생될 때에 해당 스케일러에 제공하는 스케일러 제어부를 구비함을 특징으로 한다.
Description
본 발명은 영상표시기기에 관한 것으로, 특히 영상표시기기의 스케일러 제어장치에 관한 것이다.
일반적인 PDP 텔레비전 수상기의 구성도를 도시한 도 1을 참조하면, 상기 PDP 텔레비전 수상기의 비디오 디코더(106)는 콤포넌트 480i 신호와 S-VHS 신호를 제공받아 YUV 및 H/V 신호로 디코딩하고, 현재 시스템의 종류에 따라 상기 YUV 및H/V 신호를 디인터레이서(108)에 제공한다. 상기 디인터레이서(108)는 상기 YUV 및 H/V 신호를 디인터레이싱한 후에 스케일러(102)에 제공한다.
상기 스케일러(102)는 ADC(Analog to Digital Converter)와 수평 스케일러와 수직 스케일러로 구성된다. 상기 스케일러(102)는 아날로그 RGB 신호나 YUV 및 H/V 신호를 제공받아 디지털 데이터로 변환한 후에 수평 및 수직 스케일링하여 RGB-888 신호로서 출력한다.
상기 스케일러(102)의 스케일링 동작을 위해 마이크로 프로세서(100)는 롬(104)으로부터 데이터를 읽어와 스케일러(102)에 쓰거나, 상기 스케일러(102)로부터 데이터를 읽어낸다.
상기 마이크로 프로세서(100)와 스케일러(102)간의 데이터 송수신과정을 도 2 내지 도 4를 참조하여 좀 더 상세히 설명한다.
먼저 마이크로 프로세서(100)가 스케일러(102)에 데이터를 쓰는 경우, 상기 마이크로 프로세서(100)는 ALE(Address Latch Enable) 신호를 스케일러(102)에 제공하며, 이 ALE 신호에 따라 상기 스케일러(102)는 어드레스/데이터 버스에 실린 어드레스를 래치한다. 이후 상기 마이크로 프로세서(100)는 라이트 인에이블(write enable) 신호인 WR 신호를 스케일러(102)에 제공하며, 상기 WR 신호에 따라 상기 스케일러(102)는 상기 어드레스/데이터 버스에 실린 데이터를 래치된 어드레스에 쓴다.
그리고 마이크로 프로세서(100)가 스케일러(102)로부터 데이터를 읽어내는 경우, 상기 마이크로 프로세서(100)는 ALE 신호를 스케일러(102)에 제공하며, 이ALE 신호에 따라 상기 스케일러(102)는 어드레스/데이터 버스에 실린 어드레스를 래치한다. 이후 상기 마이크로 프로세서(100)는 리드 인에이블(read enable) 신호인 RD 신호를 스케일러(102)에 제공하며, 상기 RD 신호에 따라 상기 스케일러(102)는 래치된 어드레스에 쓰인 데이터를 읽어 어드레스/데이터 버스에 싣는다. 이때 마이크로 프로세서(100)는 상기 어드레스/데이터 버스에 실린 데이터를 제공받는다.
이러한 방식으로 마이크로 프로세서(100)는 스케일러(102)에 데이터를 쓰거나 스케일러(102)로부터 데이터를 읽어올 수 있다.
한편, 기술의 발달과 더불어 사용자의 기대로 더욱 높아져 근래에는 하나의 영상표시기기를 이용하여 다수의 영상을 출력할 수 있는 기술이 상용화되기에 이르렀다. 이를 위해 영상표시기기는 다수의 영상신호에 각각 대응되는 스케일러를 구비하고, 그 다수의 스케일러를 선택적으로 제어하여야만 했다.
상기와 같이 스케일러를 선택적으로 제어하기 위해서는 마이크로 프로세서가 각각의 스케일러를 선택적으로 제어할 수 있음은 물론이며, 스케일러에도 칩 선택(chip select) 기능이 부여되어야 했다.
그럼에도 불구하고 일반적으로 상용되는 저가의 스케일러에는 칩 선택 기능이 부여되어 있지 않으므로, 이러한 스케일러로는 다수의 영상을 출력하는 영상표시기기를 구현할 수 없는 문제점이 있었다.
따라서 본 발명의 목적은 칩 선택 기능이 없는 다수의 스케일러를 선택적으로 제어할 수 있게 하는 스케일러 제어장치를 제공함에 있다.
도 1은 종래의 영상표시기기의 개략구성도.
도 2는 종래의 스케일러 제어장치의 구성도.
도 3 및 도 4는 도 2의 동작파형도.
도 5는 본 발명의 바람직한 실시예에 따른 스케일러 제어장치의 구성도.
도 6 내지 도 9는 도 5의 동작파형도.
* 도면의 주요부분에 대한 부호의 설명 *
200 : 마이크로 프로세서 202 : 제1스케일러
204 : 제2스케일러OR1~OR4 : 제1 내지 제4오아게이트
상기한 목적을 달성하기 위한 본 발명의 스케일러 제어장치는, 비디오 신호를 스케일링하여 출력하는 다수의 스케일러와, 상기 다수의 스케일러 각각에 대응되는 다수의 선택신호와 스케일러 제어신호를 출력하는 제어부와, 상기 다수의 선택신호 각각과 상기 제어신호를 조합하여, 두 신호가 동시에 발생될 때에 해당 스케일러에 제공하는 스케일러 제어부를 구비함을 특징으로 한다.
본 발명의 스케일러 제어장치는 다수의 스케일러에 라이트 인에이블 신호와 리드 인에이블 신호를 선택적으로 제공함으로써 칩 선택이 불가능한 다수의 스케일러를 선택적으로 제어할 수 있게 한다.
이러한 본 발명의 바람직한 실시예에 따른 스케일러 제어장치를 도 5 내지 도 9를 참조하여 상세히 설명한다.
마이크로 프로세서(200)는 어드레스 래치 인에이블 신호인 ALE 신호와, 리드 인에이블 신호인 RD 신호와, 라이트 인에이블 신호인 WD 신호와, 제1 및 제2스케일러(202,204)를 각각 선택하기 위한 선택신호인 CS1, CS2 신호를 발생함과 아울러 어드레스/데이터 버스를 통해 어드레스 및 데이터를 송수신한다.
상기 어드레스 래치 인에이블 신호인 ALE 신호 및 어드레스/데이터 버스를 통한 어드레스/데이터는 제1 및 제2스케일러(202,204)에 직접 제공된다.
이와달리 WR 신호와 RD 신호는 제1 내지 제4오아게이트(OR1~OR4)를 통해 제1 및 제2스케일러(202,204)에 제공되며, 이를 좀더 상세히 설명하면 다음과 같다.
상기 제1오아게이트(OR1)는 마이크로 프로세서(200)가 출력하는 WR 신호와 CS1 신호를 오아링하여, 도 6에 도시한 바와 같이 두 신호가 동시에 로우상태가 될 때에 로우상태인 A 신호를 발생한다. 그리고 제2오아게이트(OR2)는 WR 신호와 CS2 신호를 오아링하여, 도 7에 도시한 바와 같이 두 신호가 동시에 로우상태가 될 때에 로우상태인 B 신호를 발생한다. 그리고 제3오아게이트(OR3)는 RD 신호와 CS1 신호를 오아링하여, 도 8에 도시한 바와 같이 두 신호가 동시에 로우상태가 될 때에 로우상태인 C 신호를 발생한다. 그리고 제4오아게이트(OR4)는 RD 신호와 CS2 신호를 오아링하여, 제9에 도시한 바와 같이 두 신호가 동시에 로우상태가 될 때에 로우상태인 D 신호를 발생한다.
상기 A 신호는 마이크로 프로세서(200)가 제1스케일러(202)에 데이터를 쓰려고 하는 경우, 즉 WR 신호와 제1스케일러(202)를 선택하기 위한 CS1 신호가 동시에 로우상태인 경우에만 로우상태로 되므로, 제1스케일러(202)에 대한 라이트 인에이블 신호가 된다. 그리고 상기 B 신호는 마이크로 프로세서(200)가 제1스케일러(202)로부터 데이터를 읽어내고자 하는 경우, 즉 RD 신호와 제1스케일러(202)를 선택하기 위한 CS1 신호가 동시에 로우상태인 경우에만 로우상태로 되므로, 제1스케일러(202)에 대한 리드 인에이블 신호가 된다. 그리고 상기 C 신호는 마이크로 프로세서(200)가 제2스케일러(204)에 데이터를 쓰려고 하는 경우, 즉 WR 신호와 제2스케일러(204)를 선택하기 위한 CS2 신호가 동시에 로우상태인 경우에만 로우상태로 되므로, 제2스케일러(204)에 대한 라이트 인에이블 신호가 된다. 그리고 상기 D 신호는 마이크로 프로세서(200)가 제2스케일러(204)로부터 데이터를 읽어내고자 하는 경우, 즉 RD 신호와 제2스케일러(204)를 선택하기 위한 CS2 신호가 동시에 로우상태인 경우에만 로우상태가 되므로, 제2스케일러(204)에 대한 리드 인에이블 신호가 된다.
이러한 스케일러 제어장치의 동작을 설명한다.
먼저 마이크로 프로세서(200)가 제1스케일러(202)에 데이터를 쓰고자 하는 경우, 상기 마이크로 프로세서(200)는 ALE 신호를 제1 및 제2스케일러(202,204)에 제공하며, 이 ALE 신호에 따라 상기 제1 및 제2스케일러(202,204)는 어드레스/데이터 버스에 실린 어드레스를 래치한다. 이후 상기 마이크로 프로세서(200)는 WR 신호와 CS1 신호를 출력하며, 이때 제1오아게이트(OR1)는 상기 WR 신호와 CS1 신호를 오아링하여 제1스케일러(202)에 대한 라이트 인에이블 신호인 A 신호를 출력한다. 이 A 신호에 따라 상기 제1스케일러(202)는 상기 어드레스/데이터 버스에 실린 데이터를 래치된 어드레스에 쓴다.
그리고 마이크로 프로세서(200)가 제1스케일러(202)로부터 데이터를 읽어내고자 하는 경우, 상기 마이크로 프로세서(200)는 ALE 신호를 제1 및 제2스케일러(202,204)에 제공하며, 이 ALE 신호에 따라 상기 제1 및 제2스케일러(202,204)는 어드레스/데이터 버스에 실린 어드레스를 래치한다. 이후 상기 마이크로 프로세서(200)는 RD 신호와 CS1 신호를 출력하며, 이때 제2오아게이트(OR2)는 상기 RD 신호와 CS1 신호를 오아링하여 제1스케일러(202)에 대한 리드 인에이블 신호인 B 신호를 출력한다. 이 B 신호에 따라 상기 제1스케일러(202)는 래치된 어드레스의 데이터를 상기 어드레스/데이터 버스에 싣고, 마이크로 프로세서(202)는 상기 어드레스/데이터 버스에 실린 데이터를 제공받는다.
그리고 마이크로 프로세서(200)가 제2스케일러(204)에 데이터를 쓰고자 하는 경우, 상기 마이크로 프로세서(200)는 ALE 신호를 제1 및 제2스케일러(202,204)에 제공하며, 이 ALE 신호에 따라 상기 제1 및 제2스케일러(202,204)는 어드레스/데이터 버스에 실린 어드레스를 래치한다. 이후 상기 마이크로 프로세서(200)는 WR 신호와 CS2 신호를 출력하며, 이때 제3오아게이트(OR3)는 상기 WR 신호와 CS2 신호를 오아링하여 제2스케일러(204)에 대한 라이트 인에이블 신호인 C 신호를 출력한다. 이 C 신호에 따라 상기 제2스케일러(204)는 상기 어드레스/데이터 버스에 실린 데이터를 래치된 어드레스에 쓴다.
그리고 마이크로 프로세서(200)가 제2스케일러(204)로부터 데이터를 읽어내고자 하는 경우, 상기 마이크로 프로세서(200)는 ALE 신호를 제1 및 제2스케일러(202,204)에 제공하며, 이 ALE 신호에 따라 상기 제1 및 제2스케일러(202,204)는 어드레스/데이터 버스에 실린 어드레스를 래치한다. 이후 상기 마이크로 프로세서(200)는 RD 신호와 CS2 신호를 출력하며, 이때 제4오아게이트(OR4)는 상기 RD 신호와 CS2 신호를 오아링하여 제2스케일러(204)에 대한 리드 인에이블 신호인 D 신호를 출력한다. 이 D 신호에 따라 상기 제2스케일러(204)는 래치된 어드레스의 데이터를 상기 어드레스/데이터 버스에 싣고, 마이크로 프로세서(202)는 상기 어드레스/데이터 버스에 실린 데이터를 제공받는다.
상술한 바와 같이 본 발명은 간단한 하드웨어로 구성된 스케일러 제어장치를통해 칩 선택 기능이 없는 다수의 스케일러를 선택적으로 제어할 수 있게 하는 이점이 있다.
이로서 본 발명은 칩 선택 기능이 없는 다수의 스케일러를 이용하여 하나의 영상표시기기를 통해 다수의 영상을 출력할 수 있게 할 수 있는 이점이 있다.
Claims (3)
- 스케일러 제어장치에 있어서,비디오 신호를 스케일링하여 출력하는 다수의 스케일러와,상기 다수의 스케일러 각각에 대응되는 다수의 선택신호와 스케일러 제어신호를 출력하는 제어부와,상기 다수의 선택신호 각각과 상기 제어신호를 조합하여, 두 신호가 동시에 발생될 때에 해당 스케일러에 제공하는 스케일러 제어부를 구비함을 특징으로 하는 스케일러 제어장치.
- 제1항에 있어서, 상기 스케일러 제어부가,상기 다수의 스케일러에 각각 대응되며,상기 다수의 선택신호 각각과 상기 제어신호를 조합하여 그 결과를 상기 다수의 스케일러중 대응되는 스케일러에 제공하는 다수의 논리 게이트로 구성됨을 특징으로 하는 스케일러 제어장치.
- 제1항에 있어서, 상기 제어신호가,리드 또는 라이트 인에이블 신호임을 특징으로 하는 스케일러 제어장치.
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- 2002-12-06 KR KR1020020077203A patent/KR100940222B1/ko not_active IP Right Cessation
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| KR100940222B1 (ko) | 2010-02-04 |
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