KR20040034414A - Switch circuit device - Google Patents

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Abstract

PURPOSE: A switch circuit device is provided to attenuate electrostatic energy between a gate electrode and a source electrode by discharging the electrostatic energy using a protection element. CONSTITUTION: A switch circuit device includes a third FET(Field Effect Transistor), a fourth FET, and a protection element. The protection element(200) includes a first high concentration impurity region(201), a second high concentration impurity region(202), and an insulating region(203) between the impurity regions. The protection element is connected in parallel between a gate electrode and a source electrode of at least one out of the third and fourth FETs. The protection element is used for discharging electrostatic energy between the gate and source electrodes, thereby preventing the breakdown between the electrodes.

Description

스위치 회로 장치{SWITCH CIRCUIT DEVICE}Switch circuit device {SWITCH CIRCUIT DEVICE}

본 발명은 스위치 회로 장치, 특히 정전 파괴 전압을 대폭 향상시킨 스위치 회로 장치에 관한 것이다.TECHNICAL FIELD The present invention relates to a switch circuit device, in particular, a switch circuit device in which the electrostatic breakdown voltage is greatly improved.

휴대 전화 등의 이동체용 통신 기기에서는 ㎓대의 마이크로파를 사용하는 경우가 많아 안테나의 전환 회로나 송수신의 전환 회로 등에, 이들 고주파 신호를 전환하기 위한 스위치 소자가 이용되는 경우가 많다. 그 소자는 고주파를 취급하기 위해 갈륨비소(GaAs)를 이용한 전계 효과 트랜지스터(이하 FET라 함)를 사용하는 경우가 많아, 이에 수반하여 상기 스위치 회로 자체를 집적화한 모노리식 마이크로파 집적 회로(MMIC)의 개발이 진행되고 있다.In mobile communication devices such as mobile phones, a large number of microwaves are often used, and a switch element for switching these high frequency signals is often used in an antenna switching circuit or a transmission / reception circuit. The device often uses field effect transistors (hereinafter referred to as FETs) using gallium arsenide (GaAs) to handle high frequencies. As a result, the monolithic microwave integrated circuit (MMIC) in which the switch circuit itself is integrated is used. Development is in progress.

도 29 내지 도 32에 종래의 GaAs FET를 이용한 스위치 회로 장치의 일례를 설명한다(예를 들면, 일본 특개평 2002-231898호 공보(제4페이지, 도 2) 참조).29 to 32 illustrate an example of a switch circuit device using a conventional GaAs FET (see, for example, Japanese Patent Laid-Open No. 2002-231898 (page 4, Fig. 2)).

도 29의 (a)는 GaAs FET을 이용한 SPDT(Single Pole Double Throw)라고 불리는 화합물 반도체 장치의 원리적인 회로도의 일례를 나타낸다.FIG. 29A shows an example of a principle circuit diagram of a compound semiconductor device called SPDT (Single Pole Double Throw) using a GaAs FET.

제1과 제2 FET1, FET2의 소스(또는 드레인)가 공통 입력 단자 IN에 접속되고, 각 FET1, FET2의 게이트가 저항 R1, R2를 통하여 제1과 제2 제어 단자 Ctl-1, Ctl-2에 접속되고, 그리고 각 FET의 드레인(또는 소스)이 제1과 제2 출력 단자 OUT-1, OUT-2에 접속된 것이다. 제1과 제2 제어 단자 Ctl-1, Ctl-2에 인가되는 신호는 상보 신호로, H 레벨의 신호가 인가된 FET를 ON으로 하여, 입력 단자 IN에 인가된 신호를 어느 한쪽의 출력 단자에 전달하도록 되어 있다. 저항 R1, R2는 교류 접지가 되는 제어 단자 Ctl-1, Ctl-2 직류 전위에 대하여 게이트 전극을 통하여 고주파 신호가 누출하는 것을 방지할 목적으로 배치되어 있다.The sources (or drains) of the first and second FET1, FET2 are connected to the common input terminal IN, and the gates of each of the FET1, FET2 are connected to the first and second control terminals Ctl-1, Ctl-2 through the resistors R1, R2. And the drain (or source) of each FET is connected to the first and second output terminals OUT-1 and OUT-2. The signals applied to the first and second control terminals Ctl-1 and Ctl-2 are complementary signals. The FET to which the H level signal is applied is turned ON, and the signal applied to the input terminal IN is transmitted to either output terminal. It is meant to be delivered. The resistors R1 and R2 are disposed for the purpose of preventing the high frequency signal from leaking through the gate electrode with respect to the control terminals Ctl-1 and Ctl-2 DC potentials that become AC ground.

도 29의 (b)는 상기한 화합물 반도체 스위치 회로 장치를 집적화한 평면도이다.29B is a plan view in which the compound semiconductor switch circuit device described above is integrated.

도 29에 도시한 바와 같이, GaAs 기판에 스위치를 행하는 FET1 및 FET2(모두 게이트폭 600㎛)를 중앙부에 배치하고, 각 FET의 게이트 전극에 저항 R1, R2가 접속되어 있다. 또한 공통 입력 단자 IN, 출력 단자 OUT-1, OUT-2, 제어 단자 Ctl-1, Ctl-2에 대응하는 패드 I, O1, O2, C1, C2가 기판의 주변에 형성되어 있다. 또, 점선으로 나타낸 제2층째의 배선은 각 FET의 게이트 전극 형성 시에 동시에 형성되는 게이트 금속층(Ti/Pt/Au)(168)으로, 실선으로 나타낸 제3층째의 배선은 각 소자의 접속 및 패드의 형성을 행하는 패드 금속층(Ti/Pt/Au)(177)이다. 제1층째의 기판에 오믹에 접촉하는 오믹 금속층(AuGe/Ni/Au)은 각 FET의 소스 전극, 드레인 전극 및 각 저항 양단의 추출 전극을 형성하는 것으로, 도 29에서는 패드 금속층과 중첩되기 때문에 도시되어 있지 않다.As shown in Fig. 29, FET1 and FET2 (both with a gate width of 600 mu m) for switching to a GaAs substrate are arranged in the center, and resistors R1 and R2 are connected to the gate electrodes of the respective FETs. In addition, pads I, O1, O2, C1, and C2 corresponding to the common input terminal IN, the output terminals OUT-1 and OUT-2, and the control terminals Ctl-1 and Ctl-2 are formed around the substrate. The wiring of the second layer shown by the dotted line is a gate metal layer (Ti / Pt / Au) 168 formed at the same time as the gate electrode of each FET is formed. The wiring of the third layer shown by the solid line is connected to each element and It is a pad metal layer (Ti / Pt / Au) 177 which forms a pad. The ohmic metal layer (AuGe / Ni / Au) in contact with ohmic on the substrate of the first layer forms the source electrode, the drain electrode, and the extraction electrode across each resistor of each FET. It is not.

각 전극 패드 및 배선이 인접하는 부분에서는 전극 패드 및 배선의 하전면(또는 주변부)에 접촉하여 불순물 영역(160, 161)이 형성된다. 불순물 영역(160, 161)은 전극 패드 또는 배선의 기판 접촉부로부터 비어져 나와 형성되고, 소정의 아이솔레이션을 확보하고 있다.Impurity regions 160 and 161 are formed in contact with the charged surface (or periphery) of the electrode pad and the wiring at portions where the electrode pads and the wiring are adjacent to each other. The impurity regions 160 and 161 are formed to protrude from the substrate contact portion of the electrode pad or the wiring, and secure a predetermined isolation.

도 30에는 도 29의 스위치 회로 장치의 FET의 일부의 단면도를 도시한다.또한, 스위치 동작을 행하는 FET1, FET2 및 분로 FET인 FET3, FET4는 전부 마찬가지의 구성으로, 각 FET는 소스 전극(175, 165), 드레인 전극(176, 166), 게이트 전극(169)이 빗살 모양으로 배치되지만, 도 30에 도시한 것은 그 중 1조이다.Fig. 30 shows a cross-sectional view of a part of the FET of the switch circuit device of Fig. 29. [0060] The FET1, FET2 and shunt FETs FET3 and FET4, which perform the switch operation, all have the same configuration, and each FET has a source electrode 175 (Fig. 165, the drain electrodes 176 and 166, and the gate electrode 169 are arranged in the shape of a comb, but one of them is shown in FIG.

도 30의 (a)와 같이, 기판(151)에는 n형 이온 주입층에 의한 동작층(152)과 그 양측에 소스 영역(156) 및 드레인 영역(157)을 형성하는 n+형의 불순물 영역이 형성되고, 동작층(152)에는 게이트 전극(169)이 형성되고, 불순물 영역에는 제1층째의 오믹 금속층에서 형성되는 드레인 전극(166) 및 소스 전극(165)이 형성된다. 또한 그 위에 상술한 바와 같이 3층째의 패드 금속층(177)으로 형성되는 드레인 전극(176) 및 소스 전극(175)이 형성되고, 각 소자의 배선 등을 행하고 있다.As shown in FIG. 30A, the substrate 151 has an operating layer 152 formed by an n-type ion implantation layer and an n + type impurity region forming source and drain regions 156 and drain regions 157 on both sides thereof. The gate electrode 169 is formed in the operation layer 152, and the drain electrode 166 and the source electrode 165 formed in the ohmic metal layer of the first layer are formed in the impurity region. As described above, the drain electrode 176 and the source electrode 175 formed of the third pad metal layer 177 are formed thereon, and wiring of each element is performed.

도 30의 (b)와 같이, 상기에 대표되는 MESFET에서는 게이트 쇼트키 접합의 용량이 작고, 게이트 단자 G-소스 단자 S 간 또는 게이트 단자 G-드레인 단자 D 간에, 게이트 단자 G측을 마이너스로 하여 서지 전압을 인가하는 경우가 가장 정전 파괴에 약하다. 이 경우, 채널 영역(144)과 채널 영역(144) 표면에 형성된 게이트 전극(169)과의 계면에 형성되는 쇼트키 배리어 다이오드(115)에 대하여 역 바이어스에 정전기가 인가되는 상태가 된다. 즉, 그 때의 등가 회로는 게이트 단자 G-소스 단자 S 사이 및 게이트 단자 G-드레인 단자 D 간에, 쇼트키 배리어 다이오드(115)가 접속된 회로가 된다.As shown in Fig. 30 (b), in the MESFET represented above, the gate schottky junction capacitance is small and the gate terminal G side is made negative between the gate terminal G-source terminal S or the gate terminal G-drain terminal D. The application of a surge voltage is most susceptible to electrostatic breakdown. In this case, static electricity is applied to the reverse bias with respect to the Schottky barrier diode 115 formed at the interface between the channel region 144 and the gate electrode 169 formed on the surface of the channel region 144. That is, the equivalent circuit at that time becomes a circuit to which the Schottky barrier diode 115 is connected between the gate terminal G-source terminal S and the gate terminal G-drain terminal D. FIG.

또한 도 31 내지 도 32에, 도 29에 도시하는 스위치 회로 장치의 FET, 각 단자가 되는 패드 및 배선의 제조 방법의 일례를 나타낸다., 또한, 여기서는 하나의전극 패드에 대하여 설명하지만, 상기한 공통 입력 단자, 제1 및 제2 제어 단자, 제1 및 제2 출력 단자에 접속하는 전극 패드는 모두 마찬가지의 구조이다.31 to 32 show an example of a method of manufacturing the FET, the pad serving as each terminal, and the wiring of the switch circuit device shown in Fig. 29. Note that one electrode pad will be described here, but the above-described common The electrode pads connected to the input terminal, the first and second control terminals, and the first and second output terminals are all the same structure.

GaAs 등으로 형성되는 화합물 반도체 기판(151) 전면을 약 100Å 내지 200Å의 두께의 스루 이온 주입용 실리콘 질화막(153)으로 피복한다. 다음에, 칩의 최외주 또는, 소정의 영역의 GaAs를 에칭하여 정합 마크(도시하지 않음)를 형성하고, 레지스트층을 선택적으로 창 개방하는 포토리소그래피 프로세스를 행하고, p-형을 제공하는 불순물(24Mg+)의 이온 주입 및 n형을 제공하는 불순물(29Si+)의 이온 주입을 행한다. 그 결과, 비도핑의 기판(151)에는 p-형 영역(155)과, 그 위에 n형 동작층(152)이 형성된다.The entire surface of the compound semiconductor substrate 151 formed of GaAs or the like is coated with a silicon nitride film 153 for through ion implantation having a thickness of about 100 GPa to 200 GPa. Next, the outermost periphery of the chip or GaAs in a predetermined region is etched to form a registration mark (not shown), and a photolithography process for selectively opening the resist layer is performed to provide a p − type impurity ( Ion implantation of 24 Mg + ) and ion implantation of impurity (29Si + ) providing n-type are performed. As a result, a p − type region 155 and an n type operating layer 152 are formed on the undoped substrate 151.

다음에, 전 공정에서 이용한 레지스트층(154)을 제거하고, 새롭게 레지스트층(158)을 형성하고, 선택적으로 창 개방하는 포토리소그래피 프로세스를 행하고, n형을 제공하는 불순물(29Si+)의 이온 주입을 행한다. 이에 의해, n+형의 소스 영역(156) 및 드레인 영역(157)을 형성하고, 동시에 예정된 전극 패드(170) 및 배선(162)의 하부 기판 표면에 주변 n+형 영역(160, 161)을 형성한다. 또한 원하는 패턴의 저항 R1 및 R2도 동시에 형성된다(도 31의 (a)).Next, the resist layer 154 used in the previous step is removed, a photolithography process for selectively forming the resist layer 158 and window opening is performed, and ion implantation of impurity (29 Si + ) providing n-type. Is done. As a result, the n + type source region 156 and the drain region 157 are formed, and at the same time, the peripheral n + type regions 160 and 161 are formed on the lower substrate surface of the electrode pad 170 and the wiring 162. Form. Further, the resistors R1 and R2 of the desired pattern are also formed at the same time (Fig. 31 (a)).

이에 의해 배선(162) 및 전극 패드(170)와 기판(151)은 분리되고, 전극 패드(170), 배선(162)으로의 공핍층이 연장되지 않기 때문에, 인접하는 전극 패드(170), 배선(162)은 서로의 이격 거리를 대폭 근접하여 형성하는 것이 가능해진다. 다음에 어닐링용 실리콘 질화막(153)을 약 500Å 피착하고, 이온 주입된 p-형 영역, n형 동작층 및 n+형 영역의 활성화 어닐링을 행한다.As a result, the wiring 162, the electrode pad 170, and the substrate 151 are separated from each other, and since the depletion layer to the electrode pad 170 and the wiring 162 does not extend, the adjacent electrode pad 170 and the wiring are not extended. 162 becomes possible to form the space | interval of each other largely close. Next, about 500 microseconds of annealing silicon nitride film 153 is deposited, and activation anneal of the ion implanted p − type region, n type operating layer and n + type region is performed.

그 후, 새로운 레지스트층(163)을 선택적으로 창 개방하는 포토리소그래피 프로세스를 행하고, 소스 영역(156) 및 드레인 영역(157) 표면을 노출하고, 오믹 금속층(164)이 되는 AnGe/Ni/Au의 3층을 순차 진공 증착하여 적층한다. 그 후, 레지스트층(163)을 제거하고, 리프트 오프에 의해 소스 영역(156) 및 드레인 영역(157) 상에 컨택트한 제1 소스 전극(165) 및 제1 드레인 전극(166)을 남긴다. 이어서 합금화 열 처리에 의해 제1 소스 전극(165)과 소스 영역(156), 및 제1 드레인 전극(166)과 드레인 영역(157)의 오믹 접합을 형성한다(도 31의 (b)).Thereafter, a photolithography process for selectively window opening the new resist layer 163 is performed to expose the surface of the source region 156 and the drain region 157, and the AnGe / Ni / Au layer to be the ohmic metal layer 164. Three layers are sequentially laminated by vacuum deposition. Thereafter, the resist layer 163 is removed, leaving the first source electrode 165 and the first drain electrode 166 contacted on the source region 156 and the drain region 157 by lift-off. Subsequently, an ohmic junction between the first source electrode 165 and the source region 156, and the first drain electrode 166 and the drain region 157 is formed by alloying heat treatment (FIG. 31B).

다음에, 새로운 레지스트층(167)을 선택적으로 창 개방하는 포토리소그래피 프로세스를 행하고, 예정된 게이트 전극(169) 부분의 동작층(152)을 노출하여, 예정된 배선(162) 및 예정된 전극 패드(170) 부분의 기판(151)을 노출하고, 게이트 금속층(168)으로서 Ti/Pt/Au의 3층을 순차 진공 증착하여 적층하고(도 31의 (c)), 그 후 리프트 오프에 의해 게이트 전극(169), 제1 전극 패드(170) 및 배선(162)을 형성한다(도 31의 (d)).Next, a photolithography process for selectively window opening the new resist layer 167 is performed, and the operation layer 152 of the portion of the predetermined gate electrode 169 is exposed, and the predetermined wiring 162 and the predetermined electrode pad 170 are exposed. A portion of the substrate 151 is exposed, and three layers of Ti / Pt / Au are sequentially deposited by vacuum deposition as the gate metal layer 168 ((c) of FIG. 31), and then the gate electrode 169 is lifted off. ), The first electrode pad 170 and the wiring 162 are formed (FIG. 31D).

또한, 기판(151) 표면은 실리콘 질화막으로 이루어지는 패시베이션막으로 피복하고, 패시베이션막 상에 포토리소그래피 프로세스를 행하고, 제1 소스 전극(165), 제1 드레인 전극(166), 게이트 전극(169) 및 제1 전극 패드(170)와의 컨택트부에 대하여 선택적으로 레지스트의 창 개방을 행하고, 그 부분의 패시베이션막을 드라이 에칭하고, 레지스트층(171)을 제거한다(도 32의 (a)).The surface of the substrate 151 is covered with a passivation film made of a silicon nitride film, a photolithography process is performed on the passivation film, and the first source electrode 165, the first drain electrode 166, the gate electrode 169, and the like. The window of the resist is selectively opened to the contact portion with the first electrode pad 170, the passivation film of the portion is dry-etched, and the resist layer 171 is removed (Fig. 32 (a)).

다음에, 기판(151) 전면에 새로운 레지스트층(173)을 도포하여 포토리소그래피 프로세스를 행하고, 예정된 제2 소스 전극(175) 및 제2 드레인 전극(176)과 제2 전극 패드(177) 상의 레지스트를 선택적으로 창 개방하는 포토리소그래피 프로세스를 행한다. 계속해서, 제3층째의 전극으로서의 패드 금속층(174)이 되는 Ti/Pt/Au의 3층을 순차 진공 증착하여 적층하고, 제1 소스 전극(165), 제1 드레인 전극(166) 및 제1 전극 패드(170)에 컨택트하는 제2 소스 전극(175) 및 제2 드레인 전극(176)과 제2 전극 패드(177)가 형성된다(도 32의 (b)).Next, a new resist layer 173 is applied to the entire surface of the substrate 151 to perform a photolithography process, and the resist on the predetermined second source electrode 175 and the second drain electrode 176 and the second electrode pad 177 is applied. A photolithography process is performed to selectively open the window. Subsequently, three layers of Ti / Pt / Au serving as the pad metal layer 174 serving as the third layer electrode are sequentially deposited by vacuum deposition, and the first source electrode 165, the first drain electrode 166, and the first layer are stacked. A second source electrode 175, a second drain electrode 176, and a second electrode pad 177 are formed to contact the electrode pad 170 (FIG. 32B).

패드 금속층(174)의 다른 부분은 레지스트층(173) 상에 부착되기 때문에, 레지스트층(173)을 제거하여 리프트 오프에 의해 제2 소스 전극(175) 및 제2 드레인 전극(176)과 제2 전극 패드(177)만을 남기고, 다른 것은 제거된다. 또, 일부 배선 부분은 이 패드 금속층(174)을 이용하여 형성되기 때문에, 당연히 그 배선 부분의 패드 금속층(174)은 남겨진다(도 32의 (c)).Since the other portion of the pad metal layer 174 is adhered on the resist layer 173, the second source electrode 175 and the second drain electrode 176 and the second source are removed by removing the resist layer 173 and lifting off. Only the electrode pad 177 is left, the other is removed. Moreover, since some wiring part is formed using this pad metal layer 174, the pad metal layer 174 of the wiring part is naturally left (FIG. 32 (c)).

최근 핫 스팟의 급증에 상징되도록 2.4㎓대에 의한 무선 브로드 밴드가 큰 확대를 보여주고 있다. 그 전송 레이트는 11Mbps와 휴대 전화의 전송 레이트보다 훨씬 크고, 전화선에 의한 ADSL을 가정 내에서 무선화하여 각 방에서의 사용하는, 무선 액정 텔레비젼으로 신호를 무선으로 배신하는 등 일반 가정에도 침투하기 시작하였다. 최근, 차세대 무선 브로드 밴드로서, 시장이 요구하고 있는 5㎓대가 각광을 받고 있고, 또한 법개정에 의해 옥외에서도 사용이 인정되어 사용 범위가 크게 확대된다고 예상된다. 2.4㎓대에 비하여 전송 레이트 54Mbps로 더욱 대량의 정보를 교환할 수 있어, 고정밀한 동화상을 무압축으로 보내는 등의 기대가 커서, 그를 위한 기기의 개발, 네트워크의 구축이 시급하다.Wireless broadband by 2.4GHz is showing a big expansion to be symbolized by the recent increase of hot spots. The transmission rate is much higher than the transmission rate of 11 Mbps and the cellular phone, and it has begun to penetrate ordinary homes by wirelessly distributing the signal to the wireless liquid crystal television which is used in each room by wirelessizing the ADSL by the telephone line in the home. . In recent years, as a next-generation wireless broadband, five generations that the market demands have been in the spotlight, and it is expected that the use of the product will be greatly expanded in the outdoors due to the law revision. Compared to the 2.4GHz band, a large amount of information can be exchanged at a transmission rate of 54Mbps, and the expectation of sending a high-definition moving picture uncompressed is high. Therefore, it is urgent to develop a device and to build a network therefor.

5㎓대 브로드 밴드용 기기에는 2.4㎓대와 마찬가지로, 입출력 전환이나, 안테나 전환으로 GaAs 스위치 IC가 사용된다. 2.4㎓에 비하여 2배의 주파수가 되기 때문에, 기생 용량이 아이솔레이션의 악화에 크게 영향을 미치게 된다. 그 대책으로서, 2.4㎓대 스위치 IC에서는 사용하지 않은 분로 FET를 이용한 회로에서, OFF측 FET에 누설된 신호를 고주파 GND로 밀어낸다고 하는, 아이솔레이션을 향상하기 위한 수단이 필요 불가결하게 되었다.GaAs switch ICs are used for input / output switching and antenna switching as in the 2.4GHz band for 5GHz broadband devices. Since the frequency is twice that of 2.4 GHz, the parasitic capacitance greatly affects the deterioration of the isolation. As a countermeasure, in a circuit using a shunt FET not used in a 2.4 kV switch IC, a means for improving the isolation, which pushes the signal leaked to the OFF side FET to high frequency GND, becomes indispensable.

그러나 이 분로 FET는 게이트 폭이 작기 때문에, 기생 용량이 작고, 정전 파괴 전압이 낮아야 한다는 문제가 있었다.However, this shunt FET has a problem that the parasitic capacitance is low and the electrostatic breakdown voltage is low because the gate width is small.

도 1은 본 발명을 설명하기 위한 회로도.1 is a circuit diagram for explaining the present invention.

도 2는 본 발명을 설명하기 위한 개요도.2 is a schematic diagram for explaining the present invention.

도 3은 본 발명을 설명하기 위한 단면도.3 is a cross-sectional view for explaining the present invention.

도 4는 본 발명을 설명하기 위한 평면도.4 is a plan view for explaining the present invention.

도 5는 본 발명을 설명하기 위한 단면도.5 is a cross-sectional view for explaining the present invention.

도 6은 본 발명을 설명하기 위한 (a) 단면도, (b) 회로 개요도.6 is a (a) cross-sectional view and (b) circuit schematic diagram for explaining the present invention.

도 7은 본 발명을 설명하기 위한 단면도.7 is a cross-sectional view for explaining the present invention.

도 8은 본 발명을 설명하기 위한 단면도.8 is a cross-sectional view for explaining the present invention.

도 9는 본 발명을 설명하기 위한 단면도.9 is a cross-sectional view for explaining the present invention.

도 10은 본 발명을 설명하기 위한 단면도.10 is a cross-sectional view for explaining the present invention.

도 11은 본 발명을 설명하기 위한 단면도.11 is a cross-sectional view for explaining the present invention.

도 12는 본 발명을 설명하기 위한 단면도.12 is a cross-sectional view for explaining the present invention.

도 13은 본 발명을 설명하기 위한 평면도.13 is a plan view for explaining the present invention.

도 14는 본 발명을 설명하기 위한 (a) 단면도, (b) 단면도, (c) 회로 개요도.Fig. 14 is a (a) sectional view, (b) sectional view, and (c) circuit schematic diagram for explaining the present invention.

도 15는 본 발명의 디바이스 시뮬레이션의 단면 모델도.Fig. 15 is a cross-sectional model diagram of the device simulation of the present invention.

도 16은 본 발명의 전자 전류 밀도 분포도.16 is an electron current density distribution diagram of the present invention.

도 17은 본 발명의 홀 전류 밀도 분포도.17 is a hall current density distribution diagram of the present invention.

도 18은 본 발명의 재결합 밀도 분포도.18 is a recombination density distribution diagram of the present invention.

도 19는 본 발명의 (a) 구조의 전류 경로 개요도, (b) 구조의 전류 경로 개요도.Fig. 19 is a schematic diagram showing the current path of structure (a) of the present invention, and (b) the schematic diagram of current path of structure.

도 20은 본 발명의 전류-전압 특성도.20 is a current-voltage characteristic diagram of the present invention.

도 21은 본 발명의 시뮬레이션 결과.21 is a simulation result of the present invention.

도 22는 본 발명의 (a) 시뮬레이션 결과, (b) 시뮬레이션 결과, (cb) 구조의 전류 경로 개요도.Fig. 22 is a schematic diagram of current paths of (a) simulation result, (b) simulation result, and (cb) structure of the present invention.

도 23은 본 발명의 시뮬레이션 결과.23 is a simulation result of the present invention.

도 24는 본 발명의 (a) 시뮬레이션 결과, (b) 평면 개요도.Fig. 24 is a (a) simulation result of the present invention, (b) schematic plan view.

도 25는 본 발명의 (a) 단면 개요도, (b) 시뮬레이션 결과.25 is a (a) cross-sectional schematic diagram of the present invention, (b) a simulation result.

도 26은 본 발명의 (a) 평면 개요도, (b) 시뮬레이션 결과.Fig. 26 is a schematic plan view (a) and (b) simulation results of the present invention.

도 27은 본 발명의 c 구조의 전류 경로 개요도.Figure 27 is a schematic diagram of the current path of structure c of the present invention.

도 28은 본 발명의 평면 개요도.28 is a plan schematic view of the present invention.

도 29는 종래예를 설명하기 위한 (a) 회로도, (b) 평면도.29 is a (a) circuit diagram and (b) plan view for explaining a conventional example.

도 30은 종래예를 설명하기 위한 (a) 단면도, (b) 회로 개요도.30A and 30B are schematic diagrams illustrating a conventional example.

도 31은 종래예를 설명하기 위한 단면도.31 is a cross-sectional view for explaining a conventional example.

도 32는 종래예를 설명하기 위한 단면도.32 is a cross-sectional view for explaining a conventional example.

<도면의 주요 부분에 대한 부호의 설명><Explanation of symbols for the main parts of the drawings>

44, 144 : 채널 영역44, 144: channel area

51, 151 : GaAs 기판51, 151: GaAs substrate

52, 152 : 동작층52, 152: operating layer

53, 72, 153, 172 : 질화막53, 72, 153, 172: nitride film

54, 58, 63, 67, 71, 154, 158, 163, 167, 171 : 레지스트54, 58, 63, 67, 71, 154, 158, 163, 167, 171: resist

56, 156 : 소스 영역56, 156: source region

57, 157 : 드레인 영역57, 157: drain region

62, 162 : 배선62, 162: wiring

64, 164 : 오믹 금속층64, 164: ohmic metal layer

65, 165 : 제1 소스 전극65 and 165: first source electrode

66, 166 : 제1 드레인 전극66 and 166: first drain electrode

68, 168 : 게이트 금속층68, 168 gate metal layer

69, 169 : 게이트 전극69, 169: gate electrode

70, 170 : 제1 전극 패드70, 170: first electrode pad

74, 174 : 패드 금속층74,174: pad metal layer

75, 175 : 제2 소스 전극75, 175: second source electrode

76, 176 : 제2 드레인 전극76 and 176: second drain electrode

77, 177 : 제2 전극 패드77, 177: second electrode pad

100, 100a, 100b, 100c : 고농도 불순물 영역100, 100a, 100b, 100c: high concentration impurity region

120 : 산화막120: oxide film

130 : 정합 마크130: registration mark

160, 161 : 주변 n+형 영역160, 161: surrounding n + type region

200 : 보호 소자200: protection element

201 : 제1 n+형 영역201: first n + type region

202 : 제2 n+형 영역202: second n + type region

203 : 절연 영역203: insulation area

203a : 반절연 영역203a: semi-insulated area

203b : 절연화 영역203b: insulation region

204 : 금속 전극204: metal electrode

α1 : 제1 n+형 영역폭α1: first n + type region width

α2 : 제2 n+형 영역폭α2: second n + type region width

β : 절연 영역폭β: insulation area width

γ : 절연 영역폭γ: insulation area width

δ : 절연 영역 깊이δ: insulation area depth

I1 : 제1 전류 경로I1: first current path

I2 : 제2 전류 경로I2: second current path

I3 : 제3 전류 경로I3: third current path

300, 300a, 300b : 연장부300, 300a, 300b: extension part

본 발명의 주된 목적은, 기판 위의 절연 영역과, 상기 기판에 형성한 채널 영역 표면에 접속하는 소스 전극, 게이트 전극 및 드레인 전극을 형성한 제1 및 제2 FET와, 상기 제1 및 제2 FET의 소스 전극 혹은 드레인 전극에 공통으로 접속하는 공통 입력 단자와, 상기 제1 및 제2 FET의 드레인 전극 혹은 소스 전극에 각각 접속하는 제1 및 제2 출력 단자와, 상기 제1 및 제2 FET의 게이트 전극 중 어느 하나에 각각 접속하는 제1 및 제2 제어 단자와, 상기 양 제어 단자와 상기 게이트 전극을 접속하는 접속 수단과, 상기 제1 및 제2 출력 단자와 각각 소스 전극 또는 드레인 전극을 접속하고, 드레인 전극 또는 소스 전극을 고주파 GND 단자와 접속하고, 게이트 전극을 각각 제2 또는 제1 제어 단자와 접속한 제3 및 제4 FET로 이루어지는 스위치 회로 장치에서, 상기 제3 및 제4 FET 중 적어도 하나의 FET의 상기 게이트 전극 및 소스 전극 간 또는 상기 게이트 전극 및 드레인 전극 간에, 제1 고농도 불순물 영역과 제2 고농도 불순물 영역 간에 상기 절연 영역을 배치한 보호 소자를 병렬로 접속하고, 상기 게이트 전극과 소스 전극 간 또는 상기 게이트 전극과 드레인 전극 간에 외부로부터 인가되는 정전 에너지를 상기 보호 소자로 방전시켜, 상기 게이트 전극과 소스 전극 간 또는 상기 게이트 전극과 드레인 전극 간에 도달하는 정전 에너지를 상기 전극 간의 정전 파괴 전압을 넘지 않을 정도로 감쇠시키는 것이다.The main objects of the present invention are first and second FETs having an insulating region on a substrate, a source electrode, a gate electrode, and a drain electrode connected to a surface of a channel region formed on the substrate, and the first and second FETs. A common input terminal commonly connected to the source electrode or the drain electrode of the FET; first and second output terminals connected to the drain electrode or the source electrode of the first and second FETs; and the first and second FETs. First and second control terminals respectively connected to any one of the gate electrodes of &lt; RTI ID = 0.0 &gt;, &lt; / RTI &gt; connecting means for connecting the both control terminals and the gate electrode, and the first and second output terminals and the source electrode or the drain electrode, respectively. In the switch circuit device comprising third and fourth FETs connected to each other, a drain electrode or a source electrode connected to a high frequency GND terminal, and a gate electrode connected to a second or first control terminal, respectively; A protection element in which the insulating region is disposed in parallel between a first high concentration impurity region and a second high concentration impurity region between the gate electrode and the source electrode of the at least one FET of the FET, or between the gate electrode and the drain electrode, and The electrostatic energy applied from the outside between the gate electrode and the source electrode or between the gate electrode and the drain electrode is discharged to the protection element so that the electrostatic energy reaching between the gate electrode and the source electrode or between the gate electrode and the drain electrode is discharged. It is attenuated so as not to exceed the electrostatic breakdown voltage of the liver.

또한, 본 발명의 다른 목적은 상기 적어도 하나의 FET의 상기 게이트 전극 및 소스 전극 간 또는 상기 게이트 전극 및 드레인 전극 간의 정전 파괴 전압을 상기 보호 소자의 접속 전과 비교하여 20V 이상 향상시키는 것이다.Further, another object of the present invention is to improve the electrostatic breakdown voltage of the at least one FET between the gate electrode and the source electrode or between the gate electrode and the drain electrode by 20V or more compared with before the protection element is connected.

또한, 본 발명의 다른 목적은 상기 스위치 회로 장치의 정전 파괴 전압을 200V 이상으로 하는 것이다.Another object of the present invention is to make the electrostatic breakdown voltage of the switch circuit device 200 V or more.

또한, 본 발명의 다른 목적은 상기 보호 소자는 상기 적어도 하나의 출력 단자가 접속하는 본딩 패드 중 적어도 1변을 따라 배치되는 것이다.Another object of the present invention is to provide the protection element along at least one side of the bonding pads to which the at least one output terminal is connected.

또한, 본 발명의 다른 목적은 상기 제1 고농도 불순물 영역은 상기 적어도 하나의 제어 단자가 접속하는 본딩 패드 또는 본딩 패드에 접속하는 배선과 접속하는 것이다.Further, another object of the present invention is to connect the first high concentration impurity region with a bonding pad to which the at least one control terminal is connected, or with a wiring connecting to the bonding pad.

또한, 본 발명의 다른 목적은 상기 제1 고농도 불순물 영역은 상기 적어도하나의 제어 단자가 접속하는 본딩 패드와 상기 적어도 하나의 FET의 상기 게이트 전극을 접속하는 저항의 일부인 것이다.Another object of the present invention is that the first high concentration impurity region is part of a resistor connecting the bonding pad to which the at least one control terminal is connected and the gate electrode of the at least one FET.

또한, 본 발명의 다른 목적은 상기 제2 고농도 불순물 영역은 상기 적어도 하나의 출력 단자가 접속하는 본딩 패드 또는 본딩 패드에 접속하는 배선과 접속하는 것이다.Further, another object of the present invention is to connect the second high concentration impurity region with a bonding pad to which the at least one output terminal is connected, or a wiring to be connected to the bonding pad.

또한, 본 발명의 다른 목적은 제2 고농도 불순물 영역은 상기 적어도 하나의 출력 단자의 본딩 패드 또는 본딩 패드에 접속하는 배선의 주변 또는 상기 본딩 패드 또는 상기 배선의 아래쪽에 형성된 제3 고농도 불순물 영역의 일부인 것이다.Further, another object of the present invention is that the second high concentration impurity region is a portion of the third pad or the third high concentration impurity region formed around the bonding pad or bonding pad of the at least one output terminal or below the bonding pad or the wiring. will be.

또한, 본 발명의 다른 목적은 상기 절연 영역은 기판에 형성된 불순물 주입 영역인 것이다.In addition, another object of the present invention is that the insulating region is an impurity implantation region formed in the substrate.

또한, 본 발명의 다른 목적은 상기 절연 영역은 반절연 기판의 일부인 것이다.Another object of the present invention is that the insulating region is part of a semi-insulating substrate.

또한, 본 발명의 다른 목적은 상기 절연 영역의 불순물 농도는 1×1014㎝-3이하인 것이다.Another object of the present invention is that the impurity concentration of the insulating region is 1 × 10 14 cm −3 or less.

또한, 본 발명의 다른 목적은 상기 보호 소자의 제1 및 제2 고농도 불순물 영역은 정전 에너지를 통과시킬 수 있는 거리로 이격하는 것이다.In addition, another object of the present invention is to space the first and second high concentration impurity regions of the protection element at a distance through which electrostatic energy can pass.

또한, 본 발명의 다른 목적은 상기 제1 및 제2 고농도 불순물 영역의 불순물 농도는 모두 1×1017㎝-3이상인 것이다.Another object of the present invention is that the impurity concentrations of the first and second high concentration impurity regions are all 1 × 10 17 cm -3 or more.

또한, 본 발명의 다른 목적은 상기 절연 영역의 저항율은 1×103Ω·㎝ 이상인 것이다.Another object of the present invention is that the resistivity of the insulating region is 1 × 10 3 Ω · cm or more.

또한, 본 발명의 다른 목적은 상기 제1 및 제2 고농도 불순물 영역 중 적어도 한쪽은 금속 전극과 접속하고, 또한 상기 금속 전극은 상기 각 단자가 접속하는 본딩 패드 또는 해당 본딩 패드에 접속하는 배선 중 적어도 하나와 접속하는 것이다.Another object of the present invention is that at least one of the first and second high concentration impurity regions is connected to a metal electrode, and the metal electrode is at least one of a bonding pad connected to each terminal or a wiring connected to the bonding pad. To connect with one.

또한, 본 발명의 다른 목적은 상기 금속 전극은 상기 제1 및 제2 고농도 불순물 영역 중 적어도 한쪽과 쇼트키 접합을 형성하는 것이다.Another object of the present invention is to form a Schottky junction with the metal electrode at least one of the first and second high concentration impurity regions.

또한, 본 발명의 다른 목적은 상기 금속 전극은 제1 및/또는 제2 고농도 불순물 영역 단부로부터 0㎛ 내지 5㎛ 외측에서 상기 절연 영역 표면과 쇼트키 접합을 형성하는 것이다.Another object of the present invention is to form a Schottky junction with the surface of the insulating region from 0 μm to 5 μm outside the end of the first and / or second high concentration impurity region.

또한, 본 발명의 다른 목적은 상기 FET는 MESFET, 접합형 FET 또는 HEMT인 것이다.Another object of the present invention is that the FET is a MESFET, a junction FET or a HEMT.

또한, 본 발명의 다른 목적은 상기 보호 소자는 2개의 측면을 갖는 제1 고농도 불순물 영역과, 상기 제1 고농도 불순물 영역의 하나의 측면에 대향 배치되고, 해당 제1 고농도 불순물 영역보다도 그 폭이 충분히 넓은 제2 고농도 불순물 영역과, 상기 제1 및 제2 고농도 불순물 영역 주위에 배치되는 절연 영역과, 상기 제1 및 제2 고농도 불순물 영역의 대향면 간 및 해당 양 영역의 저면 부근 간의 상기 절연 영역에 형성되고, 전자 전류 및 홀 전류의 경로가 되는 제1 전류 경로와, 상기 제2 고농도 불순물 영역으로부터 상기 제1 및 제2 고농도 불순물 영역보다도 충분히 깊은 영역을 우회하여 상기 제1 고농도 불순물 영역의 다른 측면에 이르는 상기 절연 영역에 형성되고, 전자 전류 및 홀 전류의 경로가 되는 제2 전류 경로를 구비하는 것이다.Another object of the present invention is that the protection element is disposed opposite to one side of the first high concentration impurity region having two side surfaces and the first high concentration impurity region, and the width thereof is sufficiently wider than the first high concentration impurity region. Between the wide second high concentration impurity region, the insulating region disposed around the first and second high concentration impurity regions, and between the opposing surfaces of the first and second high concentration impurity regions and the vicinity of the bottom surface of the both regions. A second side of the first high concentration impurity region formed by bypassing a first current path that serves as a path for electron current and hole current, and a region deeper than the first and second high concentration impurity regions from the second high concentration impurity region; It is provided in the said insulating area | region to reach | attach, and it has the 2nd current path used as a path of an electron current and a hall current.

또한, 본 발명의 다른 목적은 상기 제1 고농도 불순물 영역에 연장부를 형성하고, 해당 연장부와 상기 제2 고농도 불순물 영역 간의 상기 절연 영역에, 전자 전류 및 홀 전류의 경로가 되는 제3 전류 경로를 형성하는 것이다.In addition, another object of the present invention is to form an extension in the first high concentration impurity region, and a third current path serving as a path of electron current and hole current in the insulating region between the extension and the second high concentration impurity region. To form.

또한, 본 발명의 다른 목적은 상기 보호 소자는 2개의 측면을 갖는 제1 고농도 불순물 영역과, 2개의 측면을 갖고, 상기 제1 고농도 불순물 영역과 동등한 폭으로 해당 영역과 상호 하나의 측면을 대향 배치한 제2 고농도 불순물 영역과, 상기 제1 및 제2 고농도 불순물 영역 주위에 배치되는 절연 영역과, 상기 제1 및 제2 고농도 불순물 영역의 대향면 간 및 해당 양 영역의 저면 부근 간의 상기 절연 영역에 형성되고, 전자 전류 및 홀 전류의 경로가 되는 제1 전류 경로와, 상기 제2 고농도 불순물 영역의 다른 측면으로부터, 상기 제1 및 제2 고농도 불순물 영역보다도 충분히 깊은 영역을 우회하여 상기 제1 고농도 불순물 영역의 다른 측면에 이르는 상기 절연 영역에 형성되고, 전자 전류 및 홀 전류의 경로가 되는 제2 전류 경로를 구비하는 것이다.In addition, another object of the present invention is that the protective element has a first high concentration impurity region having two side surfaces, and has two side surfaces, and one side opposite to the corresponding region in the same width as the first high concentration impurity region. Between the second high concentration impurity region, the insulating region disposed around the first and second high concentration impurity regions, and between the opposing surfaces of the first and second high concentration impurity regions and near the bottom surface of the two regions. A first current path which is formed and serves as a path for electron current and hole current, and a region deeper than the first and second high concentration impurity regions from another side of the second high concentration impurity region and bypasses the first high concentration impurity. It is provided with the 2nd current path formed in the said insulating area | region to the other side of an area | region and becomes a path | route of an electron current and a hall current.

또한, 본 발명의 다른 목적은 상기 제1 고농도 불순물 영역에 연장부를 형성하고, 해당 연장부와 상기 제2 고농도 불순물 영역 간의 상기 절연 영역에 전자 전류 및 홀 전류의 경로가 되는 제3 전류 경로를 형성하는 것이다.Another object of the present invention is to form an extension in the first high concentration impurity region and to form a third current path that is a path of electron current and hole current in the insulation region between the extension and the second high concentration impurity region. It is.

또한, 본 발명의 다른 목적은 상기 제2 고농도 불순물 영역에 연장부를 형성하고, 해당 연장부와 상기 제1 고농도 불순물 영역 간의 상기 절연 영역에, 전자전류 및 홀 전류의 경로가 되는 제3 전류 경로를 형성하는 것이다.In addition, another object of the present invention is to form an extension in the second high concentration impurity region, and a third current path serving as a path of electron current and hole current in the insulating region between the extension portion and the first high concentration impurity region. To form.

또한, 본 발명의 다른 목적은 상기 제1 고농도 불순물 영역은 5㎛ 이하의 폭인 것이다.In addition, another object of the present invention is that the first high concentration impurity region has a width of 5 μm or less.

또한, 본 발명의 다른 목적은 상기 제2 전류 경로는 상기 제1 전류 경로보다도 훨씬 높은 전도도 변조 효율을 갖는 것이다.Another object of the present invention is that the second current path has much higher conductivity modulation efficiency than the first current path.

또한, 본 발명의 다른 목적은 상기 제2 전류 경로를 통과하는 전류값은 상기 제1 전류 경로를 통과하는 전류값과 동등 이상인 것이다.In addition, another object of the present invention is that the current value passing through the second current path is equal to or greater than the current value passing through the first current path.

또한, 본 발명의 다른 목적은 제2 전류 경로는 상기 제1 고농도 불순물 영역의 상기 다른 측면으로부터 10㎛ 이상의 폭을 확보하여 형성되는 것이다.Another object of the present invention is that the second current path is formed by securing a width of 10 µm or more from the other side of the first high concentration impurity region.

또한, 본 발명의 다른 목적은 상기 제2 전류 경로는 상기 제1 및 제2 고농도 불순물 영역 바닥부로부터 깊이 방향으로 20㎛ 이상의 폭을 확보하여 형성되는 것이다.Another object of the present invention is that the second current path is formed by securing a width of 20 μm or more in the depth direction from the bottoms of the first and second high concentration impurity regions.

또한, 본 발명의 다른 목적은 상기 제2 전류 경로는 상기 정전기 에너지의 증가에 따라 전류 경로가 크게 넓어짐으로써 전도도 변조 효율이 향상하는 것이다.In addition, another object of the present invention is to improve conductivity modulation efficiency by widening the current path as the second current path increases with the electrostatic energy.

또한, 본 발명의 다른 목적은 상기 제1 고농도 불순물 영역과 제2 고농도 불순물 영역 간의 용량이 40fF 이하로, 상기 제1 및 제2 고농도 불순물 영역을 접속함으로써, 접속 전과 비교하여 정전 파괴 전압이 10배 이상 향상하는 것이다.In addition, another object of the present invention is that the capacitance between the first high concentration impurity region and the second high concentration impurity region is 40fF or less, and the first and second high concentration impurity regions are connected, whereby the electrostatic breakdown voltage is 10 times as compared with before connection. Is to improve over.

또한, 본 발명의 다른 목적은 상기 제3 전류 경로는 상기 제1 전류 경로 보다도 훨씬 높게 높은 전도도 변조 효율을 갖는 것이다.Another object of the present invention is that the third current path has a higher conductivity modulation efficiency than the first current path.

또한, 본 발명의 다른 목적은 상기 제3 전류 경로는 상기 연장부의 측면으로부터 10㎛ 이상의 폭을 확보하여 형성되는 것이다.Another object of the present invention is that the third current path is formed by securing a width of 10 μm or more from the side surface of the extension part.

또한, 본 발명의 다른 목적은 상기 제3 전류 경로는 상기 정전기 에너지의 증가에 따라 전류 경로가 크게 넓어짐으로써 전도도 변조 효율이 향상하는 것이다.In addition, another object of the present invention is to improve conductivity modulation efficiency by widening the current path as the third current path increases with the electrostatic energy.

또한, 본 발명의 다른 목적은 제1 고농도 불순물 영역과, 제2 고농도 불순물 영역과, 상기 제1 및 제2 고농도 불순물 영역의 주위에 접촉하여 배치된 절연 영역을 갖고 상기 제1 및 제2 고농도 불순물 영역 중 적어도 한쪽에서 상기 양 고농도 불순물 영역이 대향하는 면과 반대측의 상기 절연 영역을 10㎛ 이상 확보하는 것이다.Another object of the present invention is to provide a first high concentration impurity region, a second high concentration impurity region, and an insulating region disposed in contact with the periphery of the first and second high concentration impurity regions. In at least one of the regions, the insulating region on the opposite side to the surface on which the two high concentration impurity regions oppose is secured by 10 µm or more.

또한, 상기 보호 소자는 제1 고농도 불순물 영역과, 제2 고농도 불순물 영역과, 상기 제1 및 제2 고농도 불순물 영역 주위에 접촉하여 배치된 절연 영역을 갖고, 상기 제1 및 제2 고농도 불순물 영역이 대향하는 면의 연장 방향으로 상기 절연 영역을 10㎛ 이상 확보하는 것이다.In addition, the protection element has a first high concentration impurity region, a second high concentration impurity region, and an insulating region disposed in contact with the first and second high concentration impurity regions, and the first and second high concentration impurity regions The insulating region is ensured at 10 µm or more in the extending direction of the opposing surface.

<발명의 실시 형태><Embodiment of the invention>

이하에 본 발명의 실시 형태에 대하여 도 1 내지 도 14를 참조하여 설명한다.EMBODIMENT OF THE INVENTION Below, embodiment of this invention is described with reference to FIGS.

도 1은 본 실시 형태의 스위치 회로 장치를 설명하는 회로도로, 도 1의 (a)는 등가 회로도, 도 1의 (b)는 칩 패턴을 따른 회로 개요도이다.1 is a circuit diagram illustrating a switch circuit device of the present embodiment, FIG. 1A is an equivalent circuit diagram, and FIG. 1B is a circuit schematic diagram along a chip pattern.

5㎓대 브로드 밴드용 기기에는 2.4㎓대와 마찬가지로, 입출력 전환이나 안테나 전환에 GaAs 스위치 IC가 사용된다. 2.4㎓에 비하여 2배의 주파수가 되기 때문에, 기생 용량이 아이솔레이션의 악화에 크게 영향을 미친다. 그 대책으로서, 2.4㎓대 스위치 IC에서는 사용하지 않은 분로 FET를 이용한 회로에서 OFF측 FET에 누설된 신호를 GND로 밀어낸다고 하는, 아이솔레이션을 향상하기 위한 수단을 형성하는 것이다.As in the 2.4GHz band, GaAs switch ICs are used for input / output switching and antenna switching in the 5GHz band equipment. Since the frequency is twice that of 2.4 GHz, the parasitic capacity greatly affects the deterioration of the isolation. As a countermeasure, a means for improving the isolation is provided in which a signal leaked to the OFF side FET is pushed to GND in a circuit using a shunt FET which is not used in a 2.4 kV switch IC.

이 회로에서는 스위치를 행하는 FET1과 FET2의 출력 단자 OUT-1과 OUT-2와 접지 간에 분로 FET3, FET4를 접속하고, 이 분로 FET3, FET4의 게이트에는 FET2와 FET1로의 제어 단자 Ctl-2, Ctl-1의 상보 신호를 인가하고 있다. 그 결과, FET1이 ON일 때는 분로 FET4가 ON하고, FET2 및 분로 FET3이 OFF하고 있다.In this circuit, the shunt FETs 3 and FET 4 are connected between the output terminals OUT-1 and OUT-2 of the FET 1 and FET 2 which are switched, and the ground, and the control terminals Ctl-2 and Ctl- to the gates of the shunt FET 3 and FET 4 are connected. A complementary signal of 1 is applied. As a result, when FET1 is ON, shunt FET4 is ON and FET2 and shunt FET3 are OFF.

이 회로에서, 공통 입력 단자 IN-출력 단자 OUT-1의 신호 경로가 온하고, 공통 입력 단자 IN-출력 단자 OUT-2의 신호 경로가 오프한 경우에는, 분로 FET4가 온하고 있기 때문에 출력 단자 OUT-2로의 입력 신호의 누설은 접지된 외부 부착의 컨덴서 C를 통하여 접지에 밀어내어, 분로 FET가 없던 종래예에 비하여 아이솔레이션을 향상시킬 수 있다.In this circuit, when the signal path of the common input terminal IN-output terminal OUT-1 is on and the signal path of the common input terminal IN-output terminal OUT-2 is off, the shunt FET4 is on, so the output terminal OUT is turned on. The leakage of the input signal to -2 is pushed to ground through the grounded external capacitor C, which can improve the isolation compared to the prior art without the shunt FET.

이 회로에서, 제어 단자 Ctl-1은 저항 R1을 통하여 FET1의 게이트 전극에 접속하고, 저항 R4를 통하여 FET4의 게이트 전극에 접속하고 있다. 또한, 제어 단자 Ctl-2는 저항 R2를 통하여 FET2의 게이트 전극에 접속하고, 저항 R3을 통하여 FET3의 게이트 전극에 접속하고 있다. 분로 FET3의 소스 전극(또는 드레인 전극)은 출력 단자 OUT-1에 접속하고, 분로 FET4의 소스 전극(또는 드레인 전극)은 출력 단자 OUT-2에 접속한다.In this circuit, the control terminal Ctl-1 is connected to the gate electrode of the FET1 via the resistor R1 and to the gate electrode of the FET4 through the resistor R4. The control terminal Ctl-2 is connected to the gate electrode of the FET2 via the resistor R2 and to the gate electrode of the FET3 through the resistor R3. The source electrode (or drain electrode) of the shunt FET3 is connected to the output terminal OUT-1, and the source electrode (or drain electrode) of the shunt FET4 is connected to the output terminal OUT-2.

본 발명의 실시 형태에서는 분로 FET의 게이트-소스 단자(또는 드레인 단자 간)와의 사이에, 병렬로 보호 소자(200)를 접속하는 것이다. 즉, FET3에 접속하는출력 단자 OUT-1-제어 단자 Ctl-2 간 및 FET4에 접속하는 출력 단자 OUT-2-제어 단자 Ctl-1 간이다.In the embodiment of the present invention, the protection element 200 is connected in parallel between the gate-source terminal (or between the drain terminals) of the shunt FET. That is, between the output terminal OUT-1- control terminal Ctl-2 connected to FET3, and between the output terminal OUT-2- control terminal Ctl-1 connected to FET4.

정전 파괴로부터의 보호는 약한 접합인 게이트 전극의 쇼트키 접합에 걸리는 정전 에너지를 경감하면 된다. 본 실시 형태는 분로 FET3 및 FET4의, 소스(또는 드레인)-게이트 단자 간에 병렬로 보호 소자(200)를 접속하여, 대응하는 2단자간으로부터 인가되는 정전 에너지에 대하여, 그것을 일부 방전하기 위한 바이패스로 되는 경로를 형성함으로써, 정전 파괴로부터 약한 접합을 보호하는 것이다.In order to protect against electrostatic breakdown, the electrostatic energy applied to the Schottky junction of the gate electrode which is a weak junction may be reduced. The present embodiment connects the protection element 200 in parallel between the source (or drain) and gate terminals of the shunt FET3 and FET4, and bypasses the discharge to partially discharge the electrostatic energy applied from the corresponding two terminals. By forming a path, the weak junction is protected from electrostatic breakdown.

즉, 정전 파괴 강도가 가장 약한 FET 채널 영역(44) 상의 게이트 쇼트키 접합에 이르는 정전 에너지를 감소시키고, FET3, FET4를 정전 파괴로부터 보호할 수 있다.That is, the electrostatic energy leading to the gate Schottky junction on the FET channel region 44 with the weakest electrostatic breakdown strength can be reduced, and FET3 and FET4 can be protected from electrostatic breakdown.

여기서 보호 소자(200)에 대하여 도 2를 이용하여 설명한다.Here, the protection element 200 will be described with reference to FIG. 2.

본 명세서에서의 보호 소자(200)는, 도 2와 같이, 근접하는 제1 고농도 불순물 영역(201)과 제2 고농도 불순물 영역(202)의 2단자 간에 절연 영역(203)을 배치한 소자이다. 제1 및 제2 고농도 불순물 영역(201, 202)은 기판(201)에 이온 주입 및 확산에 의해 형성된다. 본 명세서에 있어서는, 이후 이들 고농도 불순물 영역을 제1 n+형 영역(201), 제2 n+형 영역(202)으로서 설명한다. 제1 및 제2 n+형 영역(201, 202)은 정전 에너지를 통과시키는 거리, 예를 들면 4㎛ 정도 이격하여 형성되고, 그 불순물 농도는 모두 1×1017㎝-3이상이다. 또한, 제1 및 제2 n+형 영역(201, 202) 사이에는 절연 영역(203)이 접촉하여 배치된다. 여기서, 절연 영역(203)과는 전기적으로 완전한 절연은 아니고, 반절연성 기판의 일부, 또는 기판(201)에 불순물을 이온 주입하여 절연화한 절연화 영역이다. 또한, 절연 영역(203)의 불순물 농도는 1×1014㎝-3이하 정도, 저항율은 1×103Ω·㎝ 이상이 바람직하다.As shown in FIG. 2, the protection element 200 in this specification is an element in which an insulating region 203 is disposed between two terminals of an adjacent first high concentration impurity region 201 and a second high concentration impurity region 202. The first and second high concentration impurity regions 201 and 202 are formed by ion implantation and diffusion in the substrate 201. In the present specification, these high concentration impurity regions are described as the first n + type region 201 and the second n + type region 202. The first and second n + type regions 201 and 202 are formed at a distance for passing electrostatic energy, for example, about 4 m apart, and the impurity concentrations are all 1 × 10 17 cm −3 or more. In addition, the insulating region 203 is disposed in contact between the first and second n + type regions 201 and 202. Here, the insulating region 203 is not electrically insulated, but is an insulating region in which a part of the semi-insulating substrate or the substrate 201 is insulated by implanting impurities. In addition, the impurity concentration of the insulating region 203 is preferably about 1 × 10 14 cm −3 or less and the resistivity of 1 × 10 3 Ω · cm or more.

절연 영역(203) 양단에 접촉하여 고농도 불순물 영역(201, 202)을 배치하고, 2개의 고농도 불순물 영역(201, 202)의 이격 거리를 4㎛ 정도로 하면, 2개의 고농도 불순물 영역(201, 202)이 각각 접속하는 FET의 2단자 사이를 향하여 외부로부터 인가되는 정전 에너지를 절연 영역(203)을 통하여 방전할 수 있다.When the high concentration impurity regions 201 and 202 are disposed in contact with both ends of the insulating region 203 and the separation distance between the two high concentration impurity regions 201 and 202 is about 4 µm, the two high concentration impurity regions 201 and 202 are formed. Electrostatic energy applied from the outside toward the two terminals of the FETs to be connected to each other can be discharged through the insulating region 203.

이 2개의 n+형 영역의 이격 거리 4㎛는 정전 에너지를 통과시키는 데 적당한 거리로, 10㎛ 이상 이격하면 보호 소자 간에서의 방전이 확실하지는 않다. n+형 영역의 불순물 농도 및 절연 영역의 저항값도 마찬가지이다.The distance of 4 m of the two n + type regions is a suitable distance for passing the electrostatic energy, and when the distance is 10 m or more, the discharge between the protection elements is not certain. The same applies to the impurity concentration of the n + type region and the resistance value of the insulating region.

통상의 FET 동작으로서는 정전기와 같이 높은 전압이 인가되지 않기 때문에, 4㎛의 절연 영역을 신호가 통하는 것은 아니다. 또한 마이크로파와 같은 고주파라도 마찬가지로 4㎛의 절연 영역을 신호가 통하지 않는다. 따라서 통상의 동작에서는 보호 소자는 특성에 아무런 영향을 미치게 하지 않기 때문에, 존재하지 않은 것과 동일하다. 그러나 정전기는 순간적으로 높은 전압이 인가되는 현상으로, 그 때에는 4㎛의 절연 영역을 정전 에너지가 통하고, 고농도 불순물 영역 간에서 방전한다. 또한 절연 영역의 두께가 10㎛ 이상이 되면, 정전기에 있어서도 저항이 커서 방전하기 어려워진다.In a normal FET operation, since no high voltage is applied, such as static electricity, signals do not pass through an insulating region of 4 mu m. In addition, even at high frequencies such as microwaves, signals do not pass through an insulating region of 4 m. Therefore, in the normal operation, since the protection element has no influence on the characteristics, it is the same as that which does not exist. However, static electricity is a phenomenon in which a high voltage is instantaneously applied, at which time electrostatic energy passes through an insulating region of 4 µm, and is discharged between high concentration impurity regions. In addition, when the thickness of the insulating region is 10 µm or more, the resistance is large even in static electricity, making it difficult to discharge.

이들, 제1 n+형 영역(201) 및 제2 n+형 영역(202)을 피보호 소자가 되는 스위치 회로 장치를 구성하는 FET의 2개의 단자 간에 병렬로 접속한다. 제1 및 제2 n+형 영역(201, 202)은 그대로 보호 소자(200)의 단자로 해도 되고, 더욱 금속 전극(204)을 형성해도 된다.The first n + type region 201 and the second n + type region 202 are connected in parallel between two terminals of the FET constituting a switch circuit device to be a protected element. The first and second n + type regions 201 and 202 may be the terminals of the protection element 200 as it is, or the metal electrode 204 may be further formed.

도 3에 보호 소자(200)에 금속 전극(204)을 형성하는 경우를 나타낸다. 이 금속 전극(204)은 피보호 소자인 FET3, FET4의 단자와 접속하는 본딩 패드, 또는 본딩 패드에 접속하는 배선과 접속한다. 또한, 일례로서 반절연 기판(51)에 보호 소자(200) 및 금속 전극(204)을 형성하는 경우를 설명한다. 즉 보호 소자(200)의 절연 영역(203)은 반절연 기판(51)의 일부이지만, 이에 한하지 않고, 불순물에 의해 절연화된 영역이어도 된다. 이 경우, 금속 전극(204)이 쇼트키 접합을 형성하는 기판 표면도 불순물에 의해 절연화된 영역으로 한다.3 illustrates a case where the metal electrode 204 is formed in the protection element 200. The metal electrode 204 is connected to a bonding pad connected to terminals of FET3 and FET4 which are protected elements, or a wiring connected to the bonding pad. In addition, the case where the protection element 200 and the metal electrode 204 are formed in the semi-insulating board 51 is demonstrated as an example. That is, although the insulating region 203 of the protection element 200 is a part of the semi-insulating substrate 51, it is not limited to this, but may be a region insulated by impurities. In this case, the surface of the substrate on which the metal electrode 204 forms a Schottky junction is also a region insulated with impurities.

도 3의 (a)는 금속 전극(204)이 제1 n+형 영역(201) 및/또는 제2 n+형 영역(202) 표면과 쇼트키 접합을 형성하는 것이다. 마스크 정합 정밀도 및 양 n+영역(201, 202)의 저항분을 고려하여, 절연 영역(203) 단부로부터 0.1㎛ 내지 5㎛ 이격하여, 제1, 제2 n+형 영역(201, 202) 표면에 형성된다. 5㎛ 이상 이격하면 저항분이 커서 정전기가 통하기 어려워진다. 금속 전극(204)은 제1, 제2 n+형 영역(201, 202) 상에만 형성되어도 되고, 그 일부가 반절연 기판(51)에 연장되어기판 표면과 쇼트키 접합을 형성해도 된다.3A illustrates that the metal electrode 204 forms a Schottky junction with the surface of the first n + type region 201 and / or the second n + type region 202. Taking into account the mask matching accuracy and resistance of both n + regions 201 and 202, the surfaces of the first and second n + type regions 201 and 202 are separated from the end of the insulating region 203 by 0.1 μm to 5 μm. Is formed. If the distance is 5㎛ or more, the resistance is large, it is difficult to pass static electricity. The metal electrode 204 may be formed only on the first and second n + type regions 201 and 202, and a part thereof may extend on the semi-insulating substrate 51 to form a Schottky junction with the substrate surface.

또한, 도 3의 (b)와 같이, 금속 전극(204)은 제1 및/또는 제2 n+형 영역(201, 202)과는 직접 접속하지 않고, 금속 전극(204)은 제1 및/또는 제2 n+형 영역(201, 202) 단부로부터 0㎛ 내지 5㎛ 정도 외측에서 기판(51)과 쇼트키 접합을 형성하는 구조라도 된다. 즉, 도 3의 (b), (c), (d)와 같이 제1, 제2 n+형 영역(201, 202)과 금속 전극(204)은 접할 필요는 없고, 5㎛ 이내이면 반절연 기판을 통하여 n+형 영역과 금속 전극(204)과는 충분한 접속을 확보할 수 있다.In addition, as shown in FIG. 3B, the metal electrode 204 is not directly connected to the first and / or second n + type regions 201 and 202, and the metal electrode 204 is connected to the first and / or the first and / or second regions. Alternatively, the structure may be such that a Schottky junction is formed with the substrate 51 outside the ends of the second n + type regions 201 and 202 from about 0 μm to 5 μm. That is, the first and second n + type regions 201 and 202 and the metal electrode 204 do not need to be in contact with each other as shown in FIGS. 3B, 3C, and 3D. Sufficient connection between the n + type region and the metal electrode 204 can be ensured through the substrate.

또한, 이들 금속 전극(204)은 스위치 회로 장치의 각 단자가 접속하는 본딩 패드의 일부 또는 본딩 패드에 접속하는 배선의 일부라도 되고, 또한 후술하지만 이들을 이용함으로써, 보호 소자(200)를 접속함으로써 칩 면적의 증대를 방지할 수 있다.In addition, these metal electrodes 204 may be a part of bonding pads to which each terminal of the switch circuit device is connected or a part of wiring to be connected to the bonding pads, and will be described later, but by using them, the chip is connected by connecting the protection element 200. The increase in area can be prevented.

도 4는 도 1의 스위치 회로 장치를 집적화한 화합물 반도체 스위치 회로 장치의 일례를 도시하는 평면도이다.4 is a plan view illustrating an example of a compound semiconductor switch circuit device in which the switch circuit device of FIG. 1 is integrated.

기판은, 예를 들면 화합물 반도체 기판(51)(예를 들면, GaAs)으로, 이 기판에 스위치를 행하는 FET1 및 FET2(모두 게이트 폭 500㎛)를 좌우의 중앙부에 배치하고, 그 아래쪽으로 분로 FET3 및 분로 FET4(모두 게이트 폭 300㎛)를 배치하고, 각 FET의 게이트 전극에 저항 R1, R2, R3, R4가 접속되어 있다. 또한 공통 입력 단자 IN, 출력 단자 OUT-1, OUT-2, 제어 단자 Ctl-1, Ctl-2, 접지 단자 GND에 대응하는 전극 패드 I, O1, O2, C1, C2, G가 기판의 주변에 형성되어 있다. 스위치를 행하는 FET1 및 FET2를 형성하고, 또한 분로 FET3 및 분로 FET4의 소스 전극(혹은 드레인 전극)은 FET1 및 FET2에 접속되고, 분로 FET3 및 분로 FET4의 드레인 전극(혹은 소스 전극)은 고주파 접지에 대응하는 전극 패드 G에 접속되어 있다. 또한, 여기서의 도시는 생략하지만 전극 패드 G는 외부 부착의 컨덴서 C를 통하여 접지 단자 GND에 접속한다. 또, 점선으로 나타낸 제2층째의 배선은 각 FET의 게이트 전극 형성 시에 동시에 형성되고, 반절연 기판(51) 표면과 쇼트키 접합을 형성하는 게이트 금속층(68)(Pt/Mo/Ti/Pt/Au)으로, 실선으로 나타낸 제3층째의 배선은 각 소자의 접속 및 패드의 형성을 행하는 패드 금속층(77)(Ti/Pt/Au)이다. 제1층째의 기판에 오믹에 접촉하는 오믹 금속층(AuGe/Ni/Au)은 각 FET의 소스 전극, 게이트 전극 및 각 저항 양단의 추출 전극을 형성하는 것으로, 도 4에서는 패드 금속층과 중첩되기 때문에 도시되어 있지 않다.The substrate is, for example, a compound semiconductor substrate 51 (e.g., GaAs), and FET1 and FET2 (both with a gate width of 500 mu m) for switching to the substrate are disposed at the centers on the left and right, and the shunt FET3 is downward. And shunt FET4 (all gate widths are 300 mu m), and resistors R1, R2, R3, and R4 are connected to the gate electrode of each FET. In addition, electrode pads I, O1, O2, C1, C2, and G corresponding to the common input terminal IN, output terminal OUT-1, OUT-2, control terminal Ctl-1, Ctl-2, and ground terminal GND are located near the substrate. Formed. FET1 and FET2 for switching are formed, and source electrodes (or drain electrodes) of shunt FET3 and shunt FET4 are connected to FET1 and FET2, and drain electrodes (or source electrodes) of shunt FET3 and shunt FET4 correspond to high frequency grounding. It is connected to electrode pad G. In addition, although illustration is abbreviate | omitted, the electrode pad G is connected to the ground terminal GND through the capacitor C of an external attachment. The second layer wiring shown by the dotted line is simultaneously formed at the time of forming the gate electrode of each FET, and the gate metal layer 68 (Pt / Mo / Ti / Pt) forming a Schottky junction with the surface of the semi-insulating substrate 51 is formed. / Au), the wiring of the 3rd layer shown by the solid line is the pad metal layer 77 (Ti / Pt / Au) which connects each element and forms a pad. The ohmic metal layer (AuGe / Ni / Au) in contact with ohmic on the substrate of the first layer forms a source electrode, a gate electrode, and an extraction electrode across each resistor of each FET, and is shown in FIG. 4 because it overlaps with the pad metal layer. It is not.

도 4에서, FET1(FET2도 마찬가지임)은 하측으로 연장하는 6개의 빗살 모양의 제3층째의 패드 금속층(77)이 출력 단자 OUT-1(OUT-2)에 접속되는 소스 전극(75)(혹은 드레인 전극)으로, 이 아래에 제1층째 오믹 금속층에서 형성되는 소스 전극(65)(혹은 드레인 전극)이 있다. 또한 상측으로부터 연장하는 빗살 모양의 6개의 제3층째의 패드 금속층(77)이 공통 입력 단자 IN에 접속되는 드레인 전극(76)(혹은 소스 전극)으로, 이 아래에 제1층째의 오믹 금속층에서 형성되는 드레인 전극(66)(혹은 소스 전극)이 있다. 이 양 전극은 빗살 무늬를 맞물리게 한 형상으로 배치되고, 그 사이에 제2층째의 게이트 금속층(68)으로 형성되는 게이트전극(69)이 빗살 무늬 형상으로 배치되고, FET의 채널 영역을 구성한다.In Fig. 4, FET1 (as well as FET2) is the source electrode 75 (with six comb-shaped third pad metal layers 77 extending downward) connected to output terminals OUT-1 (OUT-2) ( Or as a drain electrode, there is a source electrode 65 (or drain electrode) formed below the first ohmic metal layer. In addition, the six comb-shaped third pad metal layers 77 extending from the upper side are drain electrodes 76 (or source electrodes) connected to the common input terminal IN, and are formed below the ohmic metal layers of the first layer. There is a drain electrode 66 (or a source electrode). The two electrodes are arranged in the shape of meshing the comb teeth, and the gate electrode 69 formed of the second gate metal layer 68 is arranged in the shape of a comb teeth, and constitutes a channel region of the FET.

또한, 분로 FET인 FET3(FET4도 마찬가지임)은, 하측으로부터 연장하는 빗살 모양의 4개의 제3층째의 패드 금속층(77)이 접지 단자 GND에 접속되는 소스 전극(75)(혹은 드레인 전극)으로, 이 아래에 제1층째 오믹 금속층에서 형성되는 소스 전극(65)(혹은 드레인 전극)이 있다. 또한 상측으로부터 연장하는 빗살 모양의 4개의 제3층째의 패드 금속층(77)이 출력 단자 OUT-1(OUT-2)에 접속되는 드레인 전극(76)(혹은 소스 전극)으로, 이 아래에 제1층째의 오믹 금속층에서 형성되는 드레인 전극(66)(혹은 소스 전극)이 있다. 이 양 전극은 빗살 무늬를 맞물리게 한 형상으로 배치되고, 그 사이에 제2층째의 게이트 금속층(68)으로 형성되는 게이트 전극(69)이 빗살 무늬 형상으로 배치되어, 채널 영역을 구성하고 있다.In addition, FET3 (the same applies to FET4) as the shunt FET is a source electrode 75 (or a drain electrode) to which the fourth comb-shaped pad metal layer 77 extending from the bottom side is connected to the ground terminal GND. Below this, there is a source electrode 65 (or drain electrode) formed from the first layer ohmic metal layer. In addition, the fourth comb-shaped third pad metal layers 77 extending from the upper side are the drain electrodes 76 (or source electrodes) connected to the output terminals OUT-1 (OUT-2). There is a drain electrode 66 (or source electrode) formed from the ohmic metal layer of the layer. The two electrodes are arranged in a shape in which a comb pattern is engaged, and a gate electrode 69 formed of the second gate metal layer 68 is disposed in a comb pattern shape to form a channel region therebetween.

또한, 제어 단자 Ctl-1은 저항 R1을 통하여 FET1의 게이트 전극에 접속하고, 저항 R4를 통하여 FET4의 게이트 전극에 접속한다. 또, 제어 단자 Ctl-2는 저항 R2를 통하여 FET2의 게이트 전극에 접속하고, 저항 R3을 통하여 FET3의 게이트 전극에 접속하고 있다. 이들 저항 R1∼R4는, 예를 들면 n+형의 불순물 확산 영역으로, 그 불순물 농도는 1×1017㎝-3이상이다.In addition, the control terminal Ctl-1 is connected to the gate electrode of the FET1 through the resistor R1, and to the gate electrode of the FET4 through the resistor R4. The control terminal Ctl-2 is connected to the gate electrode of the FET2 via the resistor R2 and to the gate electrode of the FET3 through the resistor R3. These resistors R1 to R4 are, for example, n + type impurity diffusion regions, and the impurity concentration is 1 × 10 17 cm −3 or more.

또한, 각 FET의 게이트 전극(69) 근방의 기판 표면에는, 예를 들면 n+형의 고농도 불순물 영역(100a)을 형성한다. 구체적으로는, FET1의 빗살 모양의 게이트 전극(69)의 선단 부분(69a) 및 FET2의 빗살 모양의 게이트 전극(69)의 선단 부분(69a)이 대향 배치되는 FET3 및 FET4와 적어도 인접하는 부분이다. 여기서 게이트 전극의 선단 부분(69a)은 빗살 모양의 게이트 전극(69)을 묶인 측과 반대 측을 말하며, 또한 게이트 전극(69)이 채널 영역으로부터 연장되고, 기판과 쇼트키 접합을 형성하고 있는 영역이다. 고농도 불순물 영역(100a)은 각 게이트 전극 선단 부분(69a)으로부터 약 4㎛의 이격 거리에서 배치된다.Further, for example, an n + type high concentration impurity region 100a is formed on the substrate surface near the gate electrode 69 of each FET. Specifically, the tip portion 69a of the comb-shaped gate electrode 69 of FET1 and the tip portion 69a of the comb-shaped gate electrode 69 of FET2 are at least adjacent to FET3 and FET4 disposed to face each other. . Here, the tip portion 69a of the gate electrode refers to the side opposite to the side where the comb-shaped gate electrode 69 is tied, and the region in which the gate electrode 69 extends from the channel region and forms a Schottky junction with the substrate. to be. The high concentration impurity region 100a is disposed at a distance of about 4 μm from each gate electrode tip portion 69a.

또한, 고농도 불순물 영역(100a)은 FET1 및 FET2와 대향 배치되는 FET3의 게이트 전극 선단 부분(69a)과 FET4의 게이트 전극 선단 부분(69a)으로부터도 4㎛의 이격 거리에서 배치되어 있다. 즉, 본 실시 형태의 패턴에서는 고농도 불순물 영역(100a)은 스위치의 동작을 행하는 FET1, FET2와, 대향 배치되는 분로 FET인 FET3, FET4 간에 형성된다.The high concentration impurity region 100a is also arranged at a distance of 4 占 퐉 from the gate electrode tip portion 69a of FET3 disposed opposite to FET1 and FET2 and the gate electrode tip portion 69a of FET4. That is, in the pattern of this embodiment, the high concentration impurity region 100a is formed between FET1 and FET2 which operate a switch, and FET3 and FET4 which are shunt FETs which oppose.

이 고농도 불순물 영역(100a)에 의해 기판과 쇼트키 접합을 형성하는 게이트 전극(69)으로부터 상기 기판에 연장되는 공핍층의 확대를 억제할 수 있다. 기판과 쇼트키 접합을 형성하는 금속층에서는 그 금속층을 전해지는 고주파 신호에 따라, 기판에 넓어지는 공핍층의 전계가 변동함으로써, 공핍층이 도달하는 인접한 전극 등에 고주파 신호가 누설되는 경우가 있다.This high concentration impurity region 100a can suppress the expansion of the depletion layer extending from the gate electrode 69 forming the Schottky junction with the substrate. In the metal layer forming the Schottky junction with the substrate, the electric field of the depletion layer widening on the substrate varies with the high frequency signal transmitted to the metal layer, so that the high frequency signal may leak to an adjacent electrode or the like where the depletion layer reaches.

그러나, 게이트 전극(69)이 인접하도록 배치된 FET1과 FET3 및 EFT2와 FET4 사이의 기판(51) 표면에 n+형의 고농도 불순물 영역(100a)이 형성되면, 불순물이 도핑되어 있지 않은 기판(51)(반절연성이지만, 기판 저항값은 1×107∼1×108Ω·㎝) 표면과 달리, 불순물 농도가 높아진다(이온종 29Si+로 농도는 1∼5×1018㎝-3). 이에 따라 각 FET의 게이트 전극(69)은 분리되고, 인접하는 FET(소스 영역, 드레인영역, 채널 영역의 불순물 영역이나 게이트 전극)로의 공핍층이 연장되지 않기 때문에, 인접하는 FET는 서로의 이격 거리를 대폭 근접하여 형성하는 것이 가능해진다.However, when the n + type high concentration impurity region 100a is formed on the surface of the substrate 51 between FET1 and FET3 and EFT2 and FET4 where the gate electrode 69 is adjacent, the substrate 51 which is not doped with impurities. (Although it is semi-insulating, the substrate resistance is 1 × 10 7 to 1 × 10 8 Ω · cm), unlike the surface, the impurity concentration is high (the concentration of the ion species 29Si + is 1 to 5 × 10 18 cm −3 ). As a result, the gate electrodes 69 of the respective FETs are separated, and since the depletion layer to the adjacent FETs (the source region, the drain region, the impurity region or the gate electrode of the channel region) does not extend, the adjacent FETs are separated from each other. It is possible to form a substantially close proximity.

이와 같이 고농도 불순물 영역(100a)을 형성함으로써, FET1 및 FET2의 게이트 전극으로부터 기판에 넓어지는 공핍층이 인접하여 대향 배치된 FET3 및 FET4의 게이트 전극, 소스 영역 및 드레인 영역, 채널 영역에 도달하는 것을 방지하고, 고주파 신호의 누출을 억제할 수 있다.By forming the high concentration impurity region 100a as described above, it is possible to prevent the depletion layer widening from the gate electrodes of FET1 and FET2 to the substrate to reach the gate electrode, source region and drain region, and channel region of FET3 and FET4 adjacently disposed. And leakage of a high frequency signal can be suppressed.

구체적으로는, 게이트 전극(69)의 선단 부분(69a)으로부터 고농도 불순물 영역(100a)까지의 이격 거리를 4㎛로 하면, 소정의 아이솔레이션을 확보하기 위해서는 충분하다.Specifically, if the separation distance from the tip portion 69a of the gate electrode 69 to the high concentration impurity region 100a is 4 m, it is sufficient to secure a predetermined isolation.

이 고농도 불순물 영역(100a)의 불순물 농도도, 저항 R1∼R4와 마찬가지로 1×1017㎝-3이상이다. 또한, 도 4와 같이 그 일부가 본딩 패드 또는 본딩 패드에 접속하는 배선 등의 금속층과 접속하고, DC 전위, GND 전위 또는 고주파 GND 전위가 인가되면, 아이솔레이션의 향상에 의해 효과적이다.The impurity concentration of the high concentration impurity region 100a is also 1 × 10 17 cm -3 or more, similarly to the resistors R1 to R4. In addition, as shown in FIG. 4, when a part thereof is connected to a bonding layer or a metal layer such as a wiring connected to the bonding pad and a DC potential, a GND potential, or a high frequency GND potential is applied, the isolation is effectively improved.

또한, 기판과 쇼트키 접합을 형성하는 게이트 금속층(68)으로 이루어지는 전극 패드(70) 및 배선(62)의 근방에도 고농도 불순물 영역(100b)을 배치한다. 또한 하나의 FET의 게이트 전극이 게이트 금속층(68)으로 이루어지는 전극 패드 및 배선(62)과 인접하는 영역에도 고농도 불순물 영역(100c)을 형성한다. 이에 의해, 기판과 쇼트키 접합을 형성하는 게이트 전극(68), 전극 패드(70) 및 배선(62)으로부터 기판에 넓어지는 공핍층에 의해 고주파 신호가 누출하는 것을 억제할 수 있다.Further, a high concentration impurity region 100b is also disposed in the vicinity of the electrode pad 70 and the wiring 62 formed of the gate metal layer 68 forming the schottky junction with the substrate. In addition, the highly-concentrated impurity region 100c is also formed in the region where the gate electrode of one FET is adjacent to the electrode pad and wiring 62 made of the gate metal layer 68. Thereby, leakage of the high frequency signal by the depletion layer which spreads to the board | substrate from the gate electrode 68, electrode pad 70, and wiring 62 which form a schottky junction with a board | substrate can be suppressed.

또한, 고농도 불순물 영역(100a∼100c)은 그 배치되는 장소를 명확히 하기 위해서 부호를 바꾸고 있을 뿐이고, 본 실시 형태에서 아이솔레이션을 향상시키는 효과로서는 동일한 구성 요소이다. 즉, 고농도 불순물 영역(100b, 100c)의 불순물 농도는 고농도 불순물 영역(100a)과 마찬가지로 1×1017㎝-3이상이다. 또한, 도시는 생략하지만, 이 고농도 불순물 영역(100b, 100c)에도 금속 전극을 접속하고 금속 전극을 GND에 접속하면 아이솔레이션 향상에 효과적이다.Incidentally, the high concentration impurity regions 100a to 100c have only been changed in order to clarify their placement, and in the present embodiment, they are the same as the effect of improving the isolation. That is, the impurity concentration of the high concentration impurity regions 100b and 100c is 1 × 10 17 cm −3 or more, similarly to the high concentration impurity region 100a. Although not shown, connecting the metal electrode to the high concentration impurity regions 100b and 100c and connecting the metal electrode to GND is effective for improving the isolation.

본 실시 형태의 특징은 n+형 불순물의 확산 영역인 저항과, 고농도 불순물 영역(100)의 일부를 이용하여 분로 FET의 소스 단자 S(또는 드레인 단자 D)-게이트 단자 G 사이에 병렬로 보호 소자(200)를 접속하는 것이다.A characteristic feature of the present embodiment is a protection element in parallel between the source terminal S (or drain terminal D) and the gate terminal G of the shunt FET by using a portion which is a diffusion region of n + type impurity and a part of the highly concentrated impurity region 100. It is to connect the (200).

상술한 바와 같이 FET에서, 가장 정전 파괴 전압이 낮은 것은 게이트 단자 G와 동작층(52)과의 쇼트키 접합 부분이다. 즉, 게이트-드레인 단자 간, 또는 게이트-소스 단자 간에 인가된 정전 에너지가 게이트 쇼트키 접합에 도달했을 때, 도달한 정전 에너지가 채널 영역의 게이트 전극과 소스 전극 간, 또는 게이트 전극과 드레인 전극 간의 정전 파괴 전압을 상회하는 경우, 게이트 쇼트키 접합이 파괴에 이른다.As described above, in the FET, the lowest electrostatic breakdown voltage is the Schottky junction portion of the gate terminal G and the operating layer 52. That is, when the electrostatic energy applied between the gate-drain terminals or between the gate-source terminals reaches the gate schottky junction, the reached electrostatic energy is between the gate electrode and the source electrode of the channel region, or between the gate electrode and the drain electrode. If the electrostatic breakdown voltage is exceeded, the gate Schottky junction leads to breakdown.

여기서, FET3측과 FET4측은 대칭으로, 전혀 마찬가지이기 때문에, FET3측을 예로 들어 설명한다.Here, since the FET3 side and the FET4 side are symmetrical and completely the same, the FET3 side will be described as an example.

정전 에너지를 감쇠시키는 하나의 방법으로서, R3의 저항값을 크게 하는 방법이 생각되지만, R3을 너무 크게 하면, 스위치 회로 장치의 스위칭 시간이 너무 커진다. 그래서, 본 실시 형태에서는 보호 소자(200)를 이용하여 정전 에너지를 감쇠시키는 것으로 하였다.As one method of attenuating the electrostatic energy, a method of increasing the resistance value of R3 is considered. However, if R3 is made too large, the switching time of the switch circuit device becomes too large. Therefore, in the present embodiment, the electrostatic energy is attenuated using the protection element 200.

여기서, 상술한 바와 같이 저항 R1∼R4는 n+형 불순물 영역에서 형성되어 있다. 또한, 각 전극 패드(70)의 주변에는 각 전극 패드(70)로부터 고주파 신호가 누설되지 않도록, 아이솔레이션 대책으로서, 고농도 불순물 영역(100b)이 배치되어 있다.Here, as described above, the resistors R1 to R4 are formed in the n + type impurity region. In addition, a high concentration impurity region 100b is disposed around each electrode pad 70 so as to prevent leakage of a high frequency signal from each electrode pad 70.

즉, 저항 R3과 출력 단자 패드 O1의 이격 거리를 4㎛ 정도까지 근접하여 배치함으로써, 저항 R3을 구성하는 n+형 영역과, 근접하는 고농도 불순물 영역(100b)은 반절연성 기판(51)을 협지하여 보호 소자(200)가 된다. 즉, 제어 단자 패드 C2와 FET3의 게이트 전극(69)과의 접속 수단인 저항 R3의 일부가, 예를 들면 제1 n+형 영역(201)이고, 출력 단자 패드 O1 주변의 고농도 불순물 영역(100b)의 일부가, 예를 들면 제2 n+형 영역(202)이다. 또한, 보호 소자(200)의 제1 n+형 영역(201)이 제어 단자 패드 C2와 접속하고, 제2 n+형 영역(202)은 출력 단자 패드 O2와 접속한다. 즉, 제어 단자 Ctl-2-출력 단자 OUT-1 간, 즉 FET3의 소스-게이트 단자 간(또는 드레인-게이트 단자 간)에 병렬로 보호 소자(200)를 접속하게 된다.That is, by disposing the separation distance between the resistor R3 and the output terminal pad O1 to about 4 μm, the n + type region constituting the resistor R3 and the adjacent high concentration impurity region 100b sandwich the semi-insulating substrate 51. Thus, the protection element 200 is obtained. In other words, a part of the resistor R3 that is a connection means between the control terminal pad C2 and the gate electrode 69 of the FET3 is, for example, the first n + type region 201, and the high concentration impurity region 100b around the output terminal pad O1. Is a second n + type region 202, for example. In addition, the first n + type region 201 of the protection element 200 is connected to the control terminal pad C2, and the second n + type region 202 is connected to the output terminal pad O2. In other words, the protection element 200 is connected in parallel between the control terminal Ctl-2-output terminal OUT-1, that is, between the source-gate terminal (or between the drain-gate terminal) of the FET3.

이 보호 소자(200)에 의해 게이트 전극과 소스 전극 간 또는 상기 게이트 전극과 드레인 전극 간에 외부로부터 인가되는 정전 에너지를 보호 소자(200)의 2개의 n+형 영역(201, 202) 간에서 방전시킬 수 있다. 즉, 게이트 전극과 소스 전극 간 또는 게이트 전극과 드레인 전극 간에 도달하는 정전 에너지를 양 전극 간의 정전 파괴 전압을 넘지 않을 정도로 감쇠시킬 수 있다. 구체적으로는, 분로 FET(FET3 및 FET4)의 게이트 전극 및 소스 전극 간 또는 게이트 전극 및 드레인 전극 간의 정전 파괴 전압을, 보호 소자(200)의 접속 전과 비교하여 20V 이상 향상시키고, 스위치 회로 장치로서의 정전 파괴 전압을 200V 이상으로 할 수 있다.The protection element 200 discharges electrostatic energy applied from the outside between the gate electrode and the source electrode or between the gate electrode and the drain electrode between the two n + type regions 201 and 202 of the protection element 200. Can be. That is, the electrostatic energy reaching between the gate electrode and the source electrode or between the gate electrode and the drain electrode can be attenuated to a degree not exceeding the electrostatic breakdown voltage between both electrodes. Specifically, the electrostatic breakdown voltage between the gate electrode and the source electrode of the shunt FETs FET3 and FET4, or between the gate electrode and the drain electrode is increased by 20 V or more as compared with before the protection element 200 is connected, and the electrostatic as a switch circuit device. The breakdown voltage can be 200 V or more.

여기서, 제1 n+형 영역(201)은 도시는 생략하지만 제어 단자 패드 C2 또는 제어 단자 패드 C2에 접속하는 배선과 접속해도 된다. 또한, 제2 n+형 영역은 출력 단자 패드 O2에 접속하는 배선과 접속해도 된다.Here, although not illustrated, the first n + type region 201 may be connected to a wiring connected to the control terminal pad C2 or the control terminal pad C2. In addition, you may connect the 2nd n + type area | region with the wiring connected to the output terminal pad O2.

또한, 보호 소자(200)는 출력 단자 패드 O1에 근접하고, 출력 단자 패드 O1의 1변을 따라 배치된다. 또한, 보호 소자(200)는 신호가 인가되는 제어 단자 패드 C2로부터 채널 영역에 이르는 경로 도중에 접속할 수 있다. 이에 의해, 스위치 회로 장치의 출력 단자 OUT-1과 제어 단자 Ctl-2 사이에 인가된 정전 에너지를 FET3의 소스 전극(또는 드레인 전극)-게이트 전극 간에 도달하기 전에, 그 도달 과정에서 감쇠시킬 수 있다.In addition, the protection element 200 is adjacent to the output terminal pad O1 and is disposed along one side of the output terminal pad O1. In addition, the protection element 200 may be connected in the middle of the path from the control terminal pad C2 to which the signal is applied to the channel region. Thereby, the electrostatic energy applied between the output terminal OUT-1 and the control terminal Ctl-2 of the switch circuit device can be attenuated in the reaching process before reaching between the source electrode (or drain electrode) and the gate electrode of the FET3. .

여기서, 보호 소자(200)가 패드를 따라 근접하고 있는 거리는 긴 쪽이 보다 많은 정전 에너지를 감쇠시킬 수 있기 때문에, 10m 이상이 바람직하다.Here, since the longer side can attenuate more electrostatic energy, the distance which the protection element 200 adjoins along the pad is 10 m or more.

도 4에서는 보호 소자(200)는 출력 단자 패드 O1의 1변을 따라 배치한 도 4를 도시하였지만, 예를 들면 저항 R3을 곡절하고, 출력 단자 패드 O1의 2변을 따라 L자 형상으로 배치하면, 패드와 근접하여 배치하는 보호 소자(200)의 길이를 절약할 수 있기 때문에 정전 에너지의 감쇠에 의해 효과적이다. 한편 도 4와 같이, 예를 들면 출력 단자 패드 O1과 칩의 스크라이브 라인 사이에 배치하면, 보호 소자(200)를 접속함으로써 칩 내의 유효 면적을 저감시키지 않는다.In FIG. 4, the protection element 200 is illustrated in FIG. 4 along one side of the output terminal pad O1, but for example, when the resistor R3 is bent and disposed in an L shape along the two sides of the output terminal pad O1. Since the length of the protection element 200 disposed close to the pad can be saved, the electrostatic energy is attenuated effectively. On the other hand, as shown in FIG. 4, for example, when disposed between the output terminal pad O1 and the scribe line of the chip, the effective area in the chip is not reduced by connecting the protection elements 200.

도 5는 전극 패드 부근의 A-A선 단면도를 도시한다. 또한, 스위치 회로 장치를 구성하는 각 전극 패드는 모두 마찬가지의 구성이다.5 shows a cross-sectional view taken along the line A-A near the electrode pad. In addition, each electrode pad which comprises a switch circuit apparatus is the same structure.

도 5와 같이 전극 패드(70)의 가장 아래의 게이트 금속층(68)은 GaAs 반절연성 기판과 쇼트키 접합을 형성하고 있고, 그 근방에 형성된 고농도 불순물 영역(100b)과 각 전극 패드는 기판(51)을 통하여 접속하고 있다. 즉 저항 R3의 일부와, 제3 고농도 불순물 영역이 되는 고농도 불순물 영역(100b)의 일부가 반절연성 기판(51)을 협지하여 보호 소자(200)가 되고, 예를 들면 제2 n+형 영역(202)이 반절연 기판(51)(절연 영역(203))을 통하여 금속 전극(204)과 접속하는 구조이다. 고농도 불순물 영역(100b)의 단부로부터 0㎛ 내지 5㎛ 외측으로 이격하여 금속 전극(204)이 기판 표면과 쇼트키 접합을 형성한다. 이 경우 금속 전극(204)은 게이트 금속층(68)으로 이루어지는 출력 단자 패드 O2의 일부이지만, 출력 단자 패드 O2에 접속하는 배선의 일부라도 된다(도 3의 (b) 참조). 또한, 이 접속예는 일례로서, 도 3에 도시하는 모든 접속 형태가 생각된다.As shown in FIG. 5, the bottom gate metal layer 68 of the electrode pad 70 forms a Schottky junction with a GaAs semi-insulating substrate, and the high concentration impurity region 100b formed in the vicinity thereof and each electrode pad are formed of a substrate 51. Is connected via That is, a part of the resistor R3 and a part of the high concentration impurity region 100b serving as the third high concentration impurity region sandwich the semi-insulating substrate 51 to form the protection element 200. For example, the second n + type region ( The structure 202 is connected to the metal electrode 204 via the semi-insulating substrate 51 (insulating region 203). The metal electrode 204 forms a Schottky junction with the substrate surface spaced outward from 0 μm to 5 μm from the end of the high concentration impurity region 100b. In this case, although the metal electrode 204 is a part of the output terminal pad O2 which consists of the gate metal layer 68, it may be a part of wiring connected to the output terminal pad O2 (refer FIG. 3 (b)). In addition, this connection example is an example, and all the connection forms shown in FIG. 3 are considered.

도 6에는 도 4의 스위치 회로 장치의 일부의 단면도 및 회로 개요도를 도시한다. 도 6의 (a)는 도 4의 B-B선 단면도로 1조의 FET를 도시한다. 또한, 스위치 회로 장치를 구성하는 각 전극 패드 및 스위치 동작을 행하는 FET1, FET2 및 분로 FET인 FET3, FET4는 전부 마찬가지의 구성이다.6 is a cross-sectional view and a circuit schematic diagram of a part of the switch circuit device of FIG. 4. FIG. 6A shows a set of FETs along the line B-B in FIG. 4. The electrode pads constituting the switch circuit device and the FET1, FET2, and the shunt FETs FET3, FET4, which perform the switch operation, all have the same configuration.

도 6의 (a)와 같이, 기판(51)에는 n형 이온 주입층에 의한 동작층(52)과 그 양측에 소스 영역(56) 및 드레인 영역(57)을 형성하는 n+형의 불순물 영역이 형성되고, 동작층(52)에는 게이트 전극(69)이 형성되고, 불순물 영역에는 제1층째의 오믹 금속층에서 형성되는 드레인 전극(66) 및 소스 전극(65)이 형성된다. 또한 상술한 바와 같이 3층째의 패드 금속층(77)으로 형성되는 드레인 전극(76) 및 소스 전극(75)이 형성되고, 각 소자의 배선 등을 행하고 있다.As shown in FIG. 6A, the substrate 51 has an operating layer 52 formed by an n-type ion implantation layer and an n + -type impurity region that forms source and drain regions 56 and drain regions 57 on both sides thereof. The gate electrode 69 is formed in the operation layer 52, and the drain electrode 66 and the source electrode 65 formed in the ohmic metal layer of the first layer are formed in the impurity region. As described above, the drain electrode 76 and the source electrode 75 formed of the pad metal layer 77 of the third layer are formed, and wiring of each element is performed.

본 실시 형태에서는, 도 4와 같이, FET3(FET4)의 소스 단자 S(또는 드레인 단자 D)-게이트 단자 G의 2 단자 간에 병렬로, 즉 출력 단자 OUT-1-제어 단자 Ctl-2 사이에, 보호 소자(200)를 접속한다. 이에 의해, 대응하는 2단자 사이로부터 인가되는 정전 에너지에 대하여, 그것을 일부 방전하기 위한 바이패스가 되는 경로가 되기 때문에, 약한 접합인 FET3의 게이트 전극(69) 쇼트키 접합에 걸리는 정전 에너지를 경감할 수 있다.In this embodiment, as shown in FIG. 4, in parallel between two terminals of the source terminal S (or the drain terminal D) and the gate terminal G of the FET3 (FET4), that is, between the output terminal OUT-1-control terminal Ctl-2, The protection element 200 is connected. As a result, the electrostatic energy applied from the corresponding two terminals becomes a bypass path for partially discharging the electrostatic energy. Therefore, the electrostatic energy applied to the Schottky junction of the gate electrode 69 of the FET3, which is a weak junction, can be reduced. Can be.

또한, 본 실시 형태에서는 종래의 FET가 Ti에서 채널 영역과 쇼트키 접합을 형성하고 있는 데 대하여, 본 실시 형태의 게이트 전극(69)은 Pt를 매립한 게이트 전극(69)으로 하고, FET의 포화 전류값을 올리고, ON 저항값을 내리고 있다. 또한, 드레인 전극(66) 및 소스 전극(65)의 주위를 덮는 질화막 위에, 드레인전극(66) 및 소스 전극(65)을 따라 산화막(120)이 형성된다.In the present embodiment, the conventional FET forms a Schottky junction with a channel region in Ti, whereas the gate electrode 69 of the present embodiment is a gate electrode 69 in which Pt is embedded, and the FET is saturated. The current value is increased and the ON resistance value is decreased. Further, an oxide film 120 is formed along the drain electrode 66 and the source electrode 65 on the nitride film covering the drain electrode 66 and the source electrode 65.

이 산화막(120)은, 후술하지만, 본 실시 형태의 FET를 제조하는 공정에서 필요해지기 때문에 게이트 전극(69)의 마스크 정합 정밀도를 향상시키기 위해, FET의 소스 영역(56), 드레인 영역(57)을 형성하는 n+형 영역 상에 형성된다. 그 제법 상, 소스 전극(65) 및 드레인 전극(66)을 따라 2개씩 형성되는 각 산화막(120)은, 하나의 측면이 소스 영역(56) 또는 드레인 영역(57)의 단부와 거의 일치하고 있고, 다른 측면이 소스 전극(65) 또는 드레인 전극(66)의 단부와 거의 일치하고 있다. 이 산화막(120)을 형성함으로써 마스크 정합 정밀도가 향상하고, 소스-드레인 영역 간의 거리 및 소스-드레인 전극 간의 거리가 종래부터도 축소한다. 즉 FET의 포화 전류값을 올려, ON 저항값을 내리고 있다.Although the oxide film 120 will be described later, in order to improve the mask matching accuracy of the gate electrode 69 because it is required in the process of manufacturing the FET of the present embodiment, the source region 56 and the drain region 57 of the FET are improved. It is formed on the n + type region forming a. In the manufacturing method, each side of each oxide film 120 formed along the source electrode 65 and the drain electrode 66 has one side substantially coinciding with the end of the source region 56 or the drain region 57. The other side almost coincides with the end of the source electrode 65 or the drain electrode 66. By forming this oxide film 120, the mask matching accuracy is improved, and the distance between the source and drain regions and the distance between the source and drain electrodes are conventionally reduced. That is, the saturation current value of the FET is raised to decrease the ON resistance value.

소스 영역(56)과 드레인 영역(57) 간의 채널 영역(44)(동작층(52))에 있는 게이트 전극(69)의 길이 Lg는 통상 단채널 효과가 발생하지 않은 0.5㎛로 설계된다. 게이트 폭 Wg는, 소스 영역(56) 및 드레인 영역(57)을 따라 채널 영역(44)(동작층(52))에 있는 게이트 전극(69)의 폭(빗살 무늬의 총합)을 말하고, 스위치 동작을 행하는 FET의 게이트 폭 Wg가 종래 600㎛이던 부분을 500㎛로 수축하였다. 또, 분로 FET의 게이트 폭 Wg는 300㎛이다.The length Lg of the gate electrode 69 in the channel region 44 (operation layer 52) between the source region 56 and the drain region 57 is usually designed to be 0.5 mu m without the short channel effect occurring. The gate width Wg refers to the width (total of a comb) of the gate electrode 69 in the channel region 44 (operation layer 52) along the source region 56 and the drain region 57, and the switch operation. The portion of the gate width Wg of the FET to perform the conventional shrinkage was reduced to 500 µm. The gate width Wg of the shunt FET is 300 µm.

이와 같이, FET 자신의 게이트 폭 Wg를 작게 함으로써, FET의 OFF 용량을 감소시키고, 아이솔레이션을 향상시킬 수도 있다. 그러나, 일반적으로는 FET의 게이트 폭 Wg를 종래의 600㎛로부터 500㎛로 작게 하면 포화 전류값이 내려가고, ON 저항값이 오르게 된다. 그래서, 게이트 폭 Wg를 축소해도 종래와 같은 포화 전류값, ON 저항값을 유지하기 때문에, 기본 소자로서의 FET의 능력을 향상시킬 필요가 있다. 본 실시 형태에서는 종래 Ti의 쇼트키 접합에 의한 게이트 전극이던 것을, Pt를 매립한 게이트 전극의 FET로 한다.In this way, by decreasing the gate width Wg of the FET itself, the OFF capacitance of the FET can be reduced, and the isolation can be improved. However, in general, when the gate width Wg of the FET is made smaller from 600 µm to 600 µm, the saturation current value is lowered and the ON resistance value is increased. Therefore, even if the gate width Wg is reduced, the same saturation current value and ON resistance value as in the prior art are maintained. Therefore, it is necessary to improve the capability of the FET as a basic element. In this embodiment, what is conventionally the gate electrode by the Schottky junction of Ti is FET of the gate electrode in which Pt was embedded.

게이트 전극(69)은 최하층으로부터, Pt/Mo/Ti/Pt/Au의 다층 증착 금속층으로, Pt층의 일부를 동작층에 매립한 전극 구조이다. 매립을 위한 열 처리 후, 원래 최하층에 Pt가 있는 부분은 주로 PtGa가 되고, GaAs에 Pt가 확산한 부분은 주로 PtAs2가 된다.The gate electrode 69 is a multilayer deposited metal layer of Pt / Mo / Ti / Pt / Au from the lowest layer, and has an electrode structure in which a part of the Pt layer is embedded in the operation layer. After the heat treatment for embedding, the portion where Pt is originally located in the lowermost layer is mainly PtGa, and the portion where Pt is diffused in GaAs is mainly PtAs 2 .

GaAs FET의 채널 영역과 쇼트키 접합을 형성하는 금속으로서, pt는 Ti에 비하여 GaAs에 대한 배리어 높이가 높기 때문에, Ti에서 쇼트키 접합을 형성하는 종래의 FET에 비하여 Pt 매립 게이트 FET는 높은 포화 전류값과 낮은 ON 저항값이 얻어진다. 또한 Pt 매립 게이트 FET는 게이트 전극의 일부를 채널 영역에 매립함으로써, 게이트 전극 바로 아래의 전류가 흐르는 부분이 채널 영역 표면으로부터 내려간다. 즉 채널 영역은 미리 원하는 FET 특성이 얻어지도록 게이트 전극의 매설분을 고려하여 깊게 형성되어 있기 때문에, 표면 자연 공핍층 영역으로부터 떨어져 있어, 결정이 양호한 저저항 영역을 전류가 흐르는 것 같은 채널 영역의 설계로 되어 있다. 이상의 이유에 의해서도 Ti 게이트 FET에 비하여 Pt 매립 게이트 FET는 포화 전류값, ON 저항값이나 고주파 왜곡 특성이 대폭 개선된다.As the metal forming the Schottky junction with the channel region of the GaAs FET, pt has a higher barrier height for GaAs compared to Ti, so that the Pt buried gate FET has a higher saturation current than the conventional FET forming the Schottky junction at Ti. Value and a low ON resistance value are obtained. Also, in the Pt buried gate FET, a part of the gate electrode is buried in the channel region, whereby a portion of the current directly below the gate electrode flows down from the channel region surface. In other words, the channel region is deeply formed in consideration of the embedding of the gate electrode so as to obtain desired FET characteristics in advance, so that the channel region is separated from the surface natural depletion layer region and the current flows through the low resistance region having a good crystal. It is. For the above reason, the saturation current value, the ON resistance value and the high frequency distortion characteristics of the Pt buried gate FET are significantly improved as compared to the Ti gate FET.

또한, 본 실시 형태의 FET는 종래에 비하여, 게이트 전극 형성의 마스크 정합 정밀도를 향상시키고, 제조 프로세스를 고안함으로써 소스-드레인 간의 거리를 단축하고, 기본 소자로서의 특성을 점점 더 향상시키고 있다. 그러나, 그 때문에, 제조 공정에서 소스 영역(56) 및 드레인 영역(57)이 되는 n+형 영역 상에 마스크 정합용의 산화막(120)을 동시에 형성하고, 또한 게이트 전극(69)을 Pt층의 매립으로 형성되어 있다. 이 때문에, 후술하지만, 종래예에서 나타낸 전극 패드(70) 및 배선(62)과 접촉하는 주변 n+형 영역(160, 161)을 형성할 수 없는 것으로 된다.In addition, the FET of the present embodiment improves the mask matching accuracy of gate electrode formation, devises a manufacturing process, and shortens the distance between the source and the drain, and improves the characteristics as a basic element more and more than in the prior art. However, therefore, in the manufacturing process, the oxide film 120 for mask matching is simultaneously formed on the n + type region which becomes the source region 56 and the drain region 57, and the gate electrode 69 is formed of the Pt layer. It is formed of landfill. For this reason, although mentioned later, the peripheral n + type | mold area | regions 160 and 161 which contact with the electrode pad 70 and wiring 62 shown by the conventional example cannot be formed.

그 때문에, 칩 상의 하나의 전극 패드(70) 및 배선(62)이 되는 게이트 금속층(68)으로부터 기판에 연장되는 공핍층의 확대를 억제하기 위해서, 해당 게이트 금속층(68)과, FET나 다른 게이트 금속층(68)(다른 배선(62) 및 다른 전극 패드(70)), 불순물 확산 영역으로 이루어지는 저항 R1∼R4 중 어느 하나가 적어도 인접하는 부분, 또는 하나의 FET의 게이트 전극과, 게이트 금속층(68), 저항 R1∼R4가 적어도 인접하는 부분에, 게이트 금속층(68)과 접촉하지 않은 고농도 불순물 영역(100b, 100c)을 형성하고 있다.Therefore, in order to suppress the expansion of the depletion layer extending from the gate metal layer 68 serving as one electrode pad 70 and the wiring 62 on the chip to the substrate, the gate metal layer 68 and the FET or another gate are prevented. The metal layer 68 (the other wiring 62 and the other electrode pad 70), the part in which at least one of the resistors R1 to R4 formed of the impurity diffusion region is adjacent, or the gate electrode of one FET, and the gate metal layer 68 ), And the heavily doped impurity regions 100b and 100c not in contact with the gate metal layer 68 are formed in at least adjacent portions of the resistors R1 to R4.

또한, 근접하는 FET 사이에 고농도 영역(100a)을 형성함으로써, 아이솔레이션을 향상시키고, 각 FET 사이의 이격 거리를 대폭 저감할 수 있다.In addition, by forming the high concentration region 100a between adjacent FETs, the isolation can be improved and the separation distance between the respective FETs can be significantly reduced.

또한, FET를 형성하기 위해서 마스크 정합용 산화막(120)을 형성함으로써, 게이트 전극(69)과 소스 영역(56) 또는 드레인 영역(57)과의 마스크 오정렬에 최대로 0.1㎛ 확보하면 되고, 종래에는 0.2㎛ 확보해야만 하기 때문에, 그 차이 0.1㎛분, 게이트 전극(69)과 소스 영역(56) 또는 드레인 영역(57) 간 거리를 수축할 수있다. 구체적으로는, 소스 영역(56) 및 드레인 영역(57)과 게이트 전극(69) 간 거리를 0.6㎛로부터 0.5㎛로 축소할 수 있고, 또한 마찬가지의 이유에 의해 소스 영역(56)단-소스 전극(65)단 거리 및 드레인 영역(57)단-드레인 전극(66)단 거리를 0.4㎛로부터 0.3㎛로 축소할 수 있다.In addition, by forming the mask matching oxide film 120 to form the FET, the mask misalignment between the gate electrode 69 and the source region 56 or the drain region 57 may be secured at a maximum of 0.1 µm. Since 0.2 micrometer must be ensured, the distance between the gate electrode 69 and the source region 56 or the drain region 57 can be reduced by 0.1 micrometer. Specifically, the distance between the source region 56 and the drain region 57 and the gate electrode 69 can be reduced from 0.6 mu m to 0.5 mu m, and for the same reason, the source region 56 end-source electrode (65) The end distance and the drain region 57 end-drain electrode 66 end distance can be reduced from 0.4 mu m to 0.3 mu m.

즉, 소스 영역(56), 드레인 영역(57)과 게이트 전극(69)의 마스크 정합 정밀도를 향상하고, 소스 영역(56), 드레인 영역(57)과 게이트 전극(69)의 거리를 각각 0.1㎛ 단축할 수 있다. 또한, 소스 영역(56)과 소스 전극(65) 간, 드레인 영역(57)과 드레인 전극(66) 간의 마스크 정합 정밀도를 향상하고, 소스 영역(56)단-소스 전극(65) 단 거리 및 드레인 영역(57) 단-드레인 전극(66)단 거리를 각각 0.1㎛ 단축할 수 있다. 따라서, 토탈 소스 전극-드레인 전극 간 거리를 0.4㎛ 단축할 수 있기 때문에, 포화 전류값의 향상 및, ON 저항값의 저감을 실현할 수 있다. 이 효과와 설명한 Ti 쇼트키 게이트 FET로부터 Pt 매립 게이트 FET로의 변경의 효과를 맞추어서, 스위치 동작을 행하는 FET의 게이트 폭 Wg를 500㎛로 저감해도, 종래와 같이 포화 전류값 및 ON 저항값을 확보할 수 있다. 이와 같이, 게이트 폭 Wg 저감에 의한 아이솔레이션 향상에 크게 기여하고 있다.That is, the mask matching accuracy of the source region 56, the drain region 57 and the gate electrode 69 is improved, and the distance between the source region 56, the drain region 57 and the gate electrode 69 is 0.1 μm, respectively. It can be shortened. In addition, the mask matching accuracy between the source region 56 and the source electrode 65 and between the drain region 57 and the drain electrode 66 is improved, and the source region 56 end-source electrode 65 short distance and drain are improved. The distance between the end portions of the regions 57 and the drain electrode 66 can be shortened by 0.1 mu m. Therefore, since the distance between the total source electrode and the drain electrode can be shortened by 0.4 µm, the saturation current value can be improved and the ON resistance value can be realized. In keeping with this effect and the effect of the change from the Ti Schottky gate FET to the Pt buried gate FET, even if the gate width Wg of the FET performing the switch operation is reduced to 500 µm, the saturation current value and the ON resistance value can be secured as in the prior art. Can be. In this way, it contributes greatly to the isolation improvement by reducing the gate width Wg.

또한, FET의 기본 소자로서의 성능을 향상하기 위해, 그 제조 프로세스 상 전극 패드(70) 및 배선(62) 아래에 형성하는 주변 n+형 영역(160, 161)이 형성할 수 없게 되지만, 전극 패드(70) 및 배선(62)의 근방에 고농도 불순물 영역(100b, 100c)을 형성함으로써, 종래와 같이 소정의 아이솔레이션을 확보할 수 있다.Further, in order to improve the performance as a basic element of the FET, the peripheral n + type regions 160 and 161 formed under the electrode pad 70 and the wiring 62 cannot be formed in the manufacturing process, but the electrode pad By forming the high concentration impurity regions 100b and 100c in the vicinity of the 70 and the wiring 62, it is possible to secure a predetermined isolation as in the prior art.

본 실시 형태에서는, 도 6의 (b)와 같이 이들의 고농도 불순물 영역(100b)과 저항 R3, R4를 이용하여 보호 소자(200)로 하고, 약한 접합인 분로 FET3 및 FET4의 소스(또는 드레인) 단자-게이트 단자 간을 보호할 수 있다. 즉, 스위치 회로 장치의 필요 구성 요소를 이용하여, 또한 보호 소자(200)를 접속하기 위한 스페이스를 특별히 확보하지 않고, 스위치 회로 장치의 정전 파괴 전압을 대폭 향상시킬 수 있는 것이다.In this embodiment, as shown in Fig. 6B, the high concentration impurity regions 100b and the resistors R3 and R4 are used as the protection elements 200, and the source (or drain) of the shunt FET3 and FET4 are weak junctions. The terminal-gate terminal can be protected. That is, the electrostatic breakdown voltage of the switch circuit device can be significantly improved by using the necessary components of the switch circuit device without further securing a space for connecting the protection element 200.

이상으로 설명한 바와 같이, 본 실시 형태에서는 FET의 동작층은 이온 주입에 의해 형성되어 있고, 게이트 금속층(68)은 반절연 기판(51) 표면과 쇼트키 접합을 형성하고 있다. 예를 들면, 동일한 화합물 반도체라도 에피택셜층에 의해 FET의 동작층이 형성되어 있는 경우, 이온 주입에 의해 절연화한 영역에서 분리를 행할 필요가 있고, 그 경우에는 게이트 금속층(68)은 절연 영역과 쇼트키 접합을 형성한다. 절연 영역의 불순물 농도는 1×1014㎝-3이하로, 저항율은 1×103Ω·㎝ 이상이다. 본 실시 형태에서 FET를 에피택셜층에 의해 형성한 경우에는 FET의 채널 영역(44), 저항 R1∼R4, 저항과 게이트 전극 또는 저항과 전극 패드와의 컨택트 부분, 고농도 불순물 영역(100), 제1 n+형 영역(201), 제2 n+형 영역(202) 이외의 부분이 절연 영역이 된다. 또한 이온 주입에 의한 절연 영역에서의 분리는 화합물 반도체에 한하지 않고 Si 반도체라도 마찬가지이다. 본 명세서에서는 이러한 반절연 기판의 일부 및 기판에 불순물 주입에 의해 절연화된 영역을 총칭하여 절연 영역으로 한다.As described above, in the present embodiment, the operation layer of the FET is formed by ion implantation, and the gate metal layer 68 forms a Schottky junction with the surface of the semi-insulating substrate 51. For example, even when the same compound semiconductor is formed with an epitaxial layer on the operation layer of the FET, it is necessary to perform separation in an insulated region by ion implantation, in which case the gate metal layer 68 is an insulating region. To form a Schottky junction. The impurity concentration of the insulating region is 1 × 10 14 cm −3 or less, and the resistivity is 1 × 10 3 Ω · cm or more. In the present embodiment, when the FET is formed by the epitaxial layer, the channel region 44 of the FET, the resistors R1 to R4, the contact portion of the resistor and the gate electrode or the resistor and the electrode pad, the high concentration impurity region 100, Portions other than the 1 n + type region 201 and the second n + type region 202 become an insulating region. The separation in the insulating region by ion implantation is not limited to the compound semiconductor, but also to the Si semiconductor. In this specification, a part of such a semi-insulated substrate and a region insulated by impurity implantation into the substrate are collectively referred to as an insulating region.

또한, 상기한 각 FET는 MESFET을 예로 들어 설명하였지만, 접합형 FET 또는 HEMT라도 된다.In addition, although each of the above-described FETs has been described taking MESFETs as an example, a junction type FET or a HEMT may be used.

다음에, 본 발명의 반도체 장치의 제조 방법을 상기한 스위치 회로 장치를 예로 들어 도 7 내지 도 12를 참조하여 설명한다.Next, the manufacturing method of the semiconductor device of the present invention will be described with reference to Figs.

또한, 여기서는 하나의 전극 패드에 대하여 설명한다. 예를 들면, 이하의 제조 방법에 의해 도 4에 도시하는 스위치 회로 장치를 제조하는 경우, 공통 입력 단자용 전극 패드, 제1 및 제2 제어 단자용 전극 패드, 제1 및 제2 출력 단자용 전극 패드는 모두 마찬가지로 형성된다. 또한, 고농도 불순물 영역(100a∼100c)은 동일 구성 요소로, 그 배치도 다양하기 때문에 이하 고농도 불순물 영역(100)으로서 설명한다.In addition, one electrode pad is demonstrated here. For example, when manufacturing the switch circuit device shown in FIG. 4 by the following manufacturing method, the electrode pad for common input terminals, the electrode pad for 1st and 2nd control terminals, and the electrode for 1st and 2nd output terminals The pads are all formed as well. In addition, since the high concentration impurity regions 100a to 100c are the same components and their arrangements are varied, the high concentration impurity regions 100 will be described below.

본 발명의 제조 방법은, 기판 표면에 동작층을 형성하는 공정과, 상기 기판 표면에 일 도전형 불순물을 주입 확산하여, 상기 동작층에 접하여 소스 및 드레인 영역을 형성하고, 동시에 기판과 쇼트키 접합을 형성하는 게이트 금속층이 형성되는 영역의 근방에 고농도 불순물 영역을 형성하는 공정과, 상기 소스 영역, 드레인 영역 및 고농도 불순물 영역 상에 절연막을 형성하는 공정과, 상기 절연막에 마스크 정합을 행하는 포토리소그래피 공정에 의해 상기 소스 및 드레인 영역에 오믹 금속층을 부착하고 제1 소스 및 제1 드레인 전극을 형성하는 공정과, 상기 절연막에 마스크 정합을 행하는 포토리소그래피 공정에 의해 상기 동작층 및 상기 기판 표면과 쇼트키 접합을 형성하는 게이트 금속층을 부착하여 게이트 전극 및 제1 전극 패드 및 배선을 형성하는 공정과, 상기 제1 소스 및 제1 드레인 전극과 상기제1 전극 패드 상에 패드 금속층을 부착하고 제2 소스 및 제2 드레인 전극과 제2 전극 패드를 형성하는 공정으로 구성된다.The manufacturing method of the present invention comprises the steps of forming an operation layer on the surface of the substrate, and implanting and diffusing one conductive impurity on the surface of the substrate to form source and drain regions in contact with the operation layer, and simultaneously to the substrate and the Schottky junction. Forming a high concentration impurity region in the vicinity of a region where the gate metal layer forming the gate metal layer is formed; forming an insulating film on the source region, the drain region, and the high concentration impurity region; and photolithography step of performing mask matching on the insulating film. Attaching an ohmic metal layer to the source and drain regions to form a first source and a first drain electrode, and a photolithography process for performing mask matching to the insulating film, and a Schottky junction with the operation layer and the substrate surface. Forming a gate electrode, a first electrode pad, and a wiring by attaching a gate metal layer forming a gate electrode Is of a step, a step of attaching the first source and first drain electrode and the pad metal layer on the first electrode pad to form the second source and second drain electrode and the second electrode pad.

제1 공정: 우선, 도 7에 도시한 바와 같이, 기판(51) 표면에 동작층(52)을 형성한다.First Step: First, as shown in FIG. 7, the operation layer 52 is formed on the surface of the substrate 51.

즉, GaAs 등으로 형성되는 화합물 반도체 기판(51) 전면을 약 100Å로부터 200Å의 두께의 스루 이온 주입용 실리콘 질화막(53)으로 피복한다. 다음에, 칩의 최외주 또는 소정 영역의 GaAs를 에칭하여 정합 마크(도시하지 않음)를 형성하고, 예정된 동작층(52) 상의 레지스트층(54)을 선택적으로 창 개방하는 포토리소그래피 프로세스를 행한다. 그 후, 이 레지스트층(54)을 마스크로하여 예정된 동작층(52)으로 동작층을 선택하기 위해 p-형을 제공하는 불순물(24Mg+)의 이온 주입 및 n형을 제공하는 불순물(29Si+)의 이온 주입을 행한다. 그 결과, 비도핑의 기판(51)에는 p-형 영역(55)과, 그 위에 n형 동작층(52)이 형성된다. 다음에 어닐링용 실리콘 질화막을 약 500Å를 피착한다.That is, the entire surface of the compound semiconductor substrate 51 formed of GaAs or the like is covered with a silicon nitride film 53 for through ion implantation having a thickness of about 100 GPa to 200 GPa. Next, GaAs in the outermost circumference or predetermined region of the chip is etched to form a registration mark (not shown), and a photolithography process is performed to selectively open the resist layer 54 on the predetermined operation layer 52. Then, using this resist layer 54 as a mask, ion implantation of impurities 24Mg + providing p − to select the operation layer into the predetermined operating layer 52 and impurities 29 Si + providing n type. Ion implantation). As a result, a p − type region 55 and an n type operation layer 52 are formed on the undoped substrate 51. Next, about 500 microseconds of annealing silicon nitride film is deposited.

제2 공정: 다음에 도 8에 도시한 바와 같이, 상기 기판 표면에 일 도전형 불순물을 주입 확산하여, 상기 동작층에 접하여 소스 및 드레인 영역을 형성하고, 동시에 기판과 쇼트키 접합을 형성하는 게이트 금속층이 형성되는 영역의 근방에 고농도 불순물 영역을 형성한다.Second Step: Next, as shown in FIG. 8, a gate is implanted and diffused into the surface of the substrate to form source and drain regions in contact with the operation layer, and simultaneously form a substrate and a Schottky junction. A high concentration impurity region is formed in the vicinity of the region where the metal layer is formed.

전 공정에서 이용한 레지스트층(54)을 제거하고, 새롭게 예정된 소스 영역(56), 드레인 영역(57), 예정된 쇼트키 금속층이 형성되는 근방의레지스트층(58)을 선택적으로 창 개방하는 포토리소그래피 프로세스를 행한다. 쇼트키 금속층과는 반절연 기판과 쇼트키 접합을 형성하는 게이트 전극 및 배선, 전극 패드의 최하층이 되는 금속층(이하 게이트 금속층으로 칭함)이기 때문에, 예정된 배선(62) 및 예정된 전극 패드(70) 부분의 근방이 노출하게 된다.A photolithography process that removes the resist layer 54 used in the previous step and selectively opens the newly defined source region 56, the drain region 57, and the nearby resist layer 58 where the predetermined Schottky metal layer is formed. Is done. Since the Schottky metal layer is a gate electrode and wiring forming a semi-insulating substrate and a Schottky junction, and a metal layer serving as a bottom layer of the electrode pad (hereinafter referred to as a gate metal layer), a portion of the predetermined wiring 62 and the predetermined electrode pad 70 are provided. Will be exposed near.

계속해서, 이 레지스트층(58)을 마스크로 하여 예정된 소스 영역(56) 및 드레인 영역(57), 예정된 고농도 불순물 영역(100)의 기판 표면에 n형을 제공하는 불순물(29Si+)의 이온 주입을 행한다. 이에 의해, n+형의 소스 영역(56) 및 드레인 영역(57)을 형성하고, 동시에 고농도 불순물 영역(100)을 형성한다. 고농도 불순물 영역(100)은 소정의 아이솔레이션을 확보하기 때문에, 게이트 금속층이 다른 게이트 금속층 또는 불순물 영역과 인접하는 영역에 적어도 형성된다. 또한, 고농도 불순물 영역(100)은 게이트 금속층의 단부로부터 4㎛ 정도 이격한 기판 표면에 형성된다. 칩의 최외주 또는 소정의 영역에 후의 공정에서 마스크 정합을 하기 위한 정합 마크용에 레지스트(58)가 제거되어 있다. 또한, 도면에는 도시하지 않지만, 동일한 n+형 불순물의 주입 확산 공정에 의해 저항 R1∼R4도 소정의 위치에 형성된다.Subsequently, ion implantation of impurity 29Si + which provides n-type to the substrate surface of the predetermined source region 56 and the drain region 57 and the predetermined high concentration impurity region 100 using this resist layer 58 as a mask. Is done. As a result, the n + type source region 56 and the drain region 57 are formed, and at the same time, the high concentration impurity region 100 is formed. Since the high concentration impurity region 100 ensures a predetermined isolation, the gate metal layer is formed at least in another gate metal layer or an area adjacent to the impurity region. In addition, the high concentration impurity region 100 is formed on the substrate surface spaced about 4 μm from the end of the gate metal layer. The resist 58 is removed for registration marks for mask matching in the outermost periphery or predetermined region of the chip in a subsequent step. Although not shown in the figure, the resistors R1 to R4 are also formed at predetermined positions by the same implantation diffusion process of n + type impurities.

도 8의 단면도에서는, 고농도 불순물 영역(100)이 FET의 채널 영역(44), 예정된 배선(62), 예정된 전극 패드층(70)의 근방에 각각을 분리하도록 형성되는 도면을 나타낸다. 그러나 실제로는 도 4와 같이, 하나의 FET의 게이트 전극(69)이 다른 FET와 인접하는 영역(고농도 불순물(100a))이나 전극 패드(70) 및 배선(62)이되는 게이트 금속층이, FET, 다른 전극 패드(70) 및 배선(62), 불순물 영역으로 이루어지는 저항 R1∼R4 모두 적어도 인접하는 영역(고농도 불순물(100b))의 게이트 금속층의 근방에 형성된다.In the cross-sectional view of FIG. 8, a high concentration impurity region 100 is formed so as to separate each of the channel region 44, the predetermined wiring 62, and the predetermined electrode pad layer 70 of the FET. In practice, however, as shown in Fig. 4, the gate metal layer in which the gate electrode 69 of one FET is adjacent to the other FET (high concentration impurity 100a) or the electrode pad 70 and the wiring 62 is a FET, The other electrode pads 70, the wirings 62, and the resistors R1 to R4 each formed of impurity regions are formed in the vicinity of the gate metal layer of at least an adjacent region (high concentration impurity 100b).

이에 의해, 근접한 저항 R3, R4와 고농도 불순물 영역(100b)이 반절연의 기판(51)을 협지하여 보호 소자(200)가 된다.As a result, the adjacent resistors R3 and R4 and the high concentration impurity region 100b sandwich the semi-insulated substrate 51 to form the protection element 200.

제3 공정: 다음에 도 9와 같이, 상기 소스 영역, 드레인 영역 및 고농도 불순물 영역 상에 절연막을 형성한다. 고농도 불순물 영역(100)을 형성한 레지스트(58)를 남긴 채로, 전면에 산화막(120)을 퇴적한다(도 9의 (a)). 그 후 리프트 오프에 의해 레지스트(58)를 제거함으로써, 소스 영역(56) 및 드레인 영역(57)과 고농도 불순물 영역(100) 상에 산화막(120)이 남겨진다(도 9의 (b)). 또한 정합 마크용에도 산화막(120)이 남겨져, 이들의 산화막(120)을 이후의 공정에서 정합 마크(130)로서 이용한다. 다음에 이온 주입된 p-형 영역, n형 동작층, 및 소스 영역, 드레인 영역, 고농도 불순물 영역이 되는 n+형 영역의 활성화 어닐링을 행한다.Third Step: Next, as shown in FIG. 9, an insulating film is formed on the source region, the drain region, and the high concentration impurity region. The oxide film 120 is deposited on the entire surface with the resist 58 having the high concentration impurity region 100 formed (FIG. 9A). After that, by removing the resist 58 by lift-off, the oxide film 120 is left on the source region 56 and the drain region 57 and the high concentration impurity region 100 (FIG. 9B). The oxide film 120 is also left for the registration mark, and the oxide film 120 is used as the registration mark 130 in a later step. Next, activation annealing is performed on the ion implanted p − type region, n type operating layer, and n + type region serving as a source region, a drain region, and a high concentration impurity region.

제4 공정: 또한, 도 10과 같이, 상기 절연막에 마스크 정합을 행하는 포토리소그래피 공정에 의해 상기 소스 및 드레인 영역에 오믹 금속층을 부착하고 제1 소스 및 제1 드레인 전극을 형성한다.Fourth step: In addition, as shown in FIG. 10, an ohmic metal layer is attached to the source and drain regions by a photolithography step of performing mask matching on the insulating film to form a first source and a first drain electrode.

우선, 새로운 레지스트(63)를 형성하고, 예정된 제1 소스 전극(65) 및 제1 드레인 전극(66)을 형성하는 부분을 선택적으로 창 개방하는 포토리소그래피 프로세스를 행한다(도 10의 (a)). 노출한 산화막(120)과 그 하층의 실리콘 질화막(53)을 CF4플라즈마에 의해 제거하여, 소스 영역(56) 및 드레인 영역(57)을 노출하고(도 10의 (b)), 이어서 오믹 금속층(64)이 되는 AuGe/Ni/Au의 3층을 순차 진공 증착하여 적층한다(도 10의 (c)). 그 후, 레지스트층(63)을 제거하여 리프트 오프에 의해 소스 영역(56) 및 드레인 영역(57) 상에 컨택트한 제1 소스 전극(65) 및 제1 드레인 전극(66)을 남긴다. 이어서 합금화 열 처리에 의해 제1 소스 전극(65)과 소스 영역(56), 및 제1 드레인 전극(66)과 드레인 영역(57)의 오믹 접합을 형성한다(도 10의 (d)).First, a new resist 63 is formed, and a photolithography process is performed to selectively open the portions forming the predetermined first source electrode 65 and the first drain electrode 66 (Fig. 10 (a)). . The exposed oxide film 120 and the underlying silicon nitride film 53 are removed by CF 4 plasma to expose the source region 56 and the drain region 57 (FIG. 10B), and then the ohmic metal layer. Three layers of AuGe / Ni / Au to be (64) were sequentially deposited by vacuum deposition (FIG. 10C). Thereafter, the resist layer 63 is removed to leave the first source electrode 65 and the first drain electrode 66 contacted on the source region 56 and the drain region 57 by lift-off. Subsequently, an ohmic junction between the first source electrode 65 and the source region 56, and the first drain electrode 66 and the drain region 57 is formed by alloying heat treatment (FIG. 10D).

종래는 GaAs를 에칭한 정합 마크를 이용하여, 동작층(52) 형성, 소스 드레인 영역(56, 57) 형성, 소스 드레인 전극(65, 66) 형성 공정을 행하고 있고, 마스크 얼라이너의 정합 정밀도가 0.1㎛이기 때문에, 소스 영역(56)과 소스 전극(65) 간, 드레인 영역(57)과 드레인 전극(66) 간의 마스크 정합의 오차가 최대로 0.2㎛의 오차로 되어 있었다. 소스 영역(56)단-소스 전극(65)단 사이 거리 및 드레인 영역(57)단-드레인 전극(66)단 사이 거리는 0.2㎛이 내압의 한계이기 때문에, 오정렬을 고려하여 설계 중심에서 0.4㎛의 이격 거리를 확보해야만 하였다. 그러나, 본 실시 형태와 같이, 소스 영역(56) 및 드레인 영역(57) 형성과 동시에 정합 마크(130)를 형성함으로써, 소스 영역 및 드레인 영역과 소스 전극 및 드레인 전극을 직접 마스크 정합할 수 있기 때문에, 소스 영역(56)단-소스 전극(65)단 사이 거리 및 드레인 영역(57)단-드레인 전극(66)단 사이 거리를 축소할 수 있다. 즉 소스 영역(56)과 소스 전극(65) 사이, 드레인 영역(57)과 드레인 전극(66) 사이의 마스크 오정렬은 최대로도 0.1㎛로 억제할 수 있어, 설계 중심에서 0.3㎛의 이격 거리를 확보하면 된다.Conventionally, the operation layer 52 is formed, the source drain regions 56 and 57 are formed, and the source drain electrodes 65 and 66 are formed using the matching mark etched GaAs, and the matching accuracy of the mask aligner is 0.1. Since the thickness was µm, the error of mask matching between the source region 56 and the source electrode 65 and the drain region 57 and the drain electrode 66 was at most 0.2 µm. Since the distance between the end of the source region 56 and the end of the source electrode 65 and the end of the drain region 57 and the drain electrode 66 is 0.2 μm, the limit of the breakdown voltage is 0.4 μm from the design center in consideration of misalignment. A distance must be secured. However, as in this embodiment, by forming the matching mark 130 at the same time as forming the source region 56 and the drain region 57, the source region and the drain region and the source electrode and the drain electrode can be directly mask-matched. The distance between the end of the source region 56 and the end of the source electrode 65 and the end of the drain region 57 and the end of the drain electrode 66 can be reduced. That is, the mask misalignment between the source region 56 and the source electrode 65 and the drain region 57 and the drain electrode 66 can be suppressed to 0.1 μm at the maximum, and a 0.3 μm separation distance from the design center can be suppressed. Secure it.

제5 공정: 또한 도 11과 같이, 상기 절연막에 마스크 정합을 행하는 포토리소그래피 공정에 의해 상기 동작층 및 상기 기판 표면과 쇼트키 접합을 형성하는 게이트 금속층을 부착하고 게이트 전극 및 제1 전극 패드 및 배선을 형성한다.Fifth Step: Further, as shown in Fig. 11, a gate metal layer forming a Schottky junction with the operation layer and the substrate surface is attached to the insulating film by a photolithography step of performing mask matching, and the gate electrode and the first electrode pad and wiring are attached. To form.

우선 도 11의 (a)에서는, 예정된 게이트 전극(69), 전극 패드(70) 및 배선(62) 부분을 선택적으로 창 개방하는 포토리소그래피 프로세스를 행하고, 예정된 게이트 전극(69), 전극 패드(70) 및 배선(62) 부분으로부터 노출한 실리콘 질화막(53)을 드라이 에칭하여, 예정된 게이트 전극(69) 부분의 동작층(52)을 노출하고, 예정된 배선(62) 및 예정된 전극 패드(70) 부분의 기판(51)을 노출한다. 예정된 게이트 전극(69) 부분의 개구부는 0.5㎛로 하고 미세화된 게이트 전극(69)을 형성할 수 있게 한다.First, in FIG. 11A, a photolithography process is performed to selectively open portions of the predetermined gate electrode 69, the electrode pad 70, and the wiring 62, and the predetermined gate electrode 69, the electrode pad 70 is performed. ) And the silicon nitride film 53 exposed from the wiring 62 portion is dry-etched to expose the operation layer 52 of the predetermined gate electrode 69 portion, and the predetermined wiring 62 and predetermined electrode pad 70 portion. The substrate 51 is exposed. The opening of the predetermined portion of the gate electrode 69 is 0.5 占 퐉, which makes it possible to form the refined gate electrode 69.

다음에, 도 11의 (b)에서는 동작층(52) 및 노출한 기판(51)에 제2층째의 전극으로서의 게이트 금속층(68)을 부착하여 게이트 전극(69), 배선(62) 및 제1 전극 패드(70)를 형성한다. 즉, 기판(51)에 제2층째의 전극으로서의 게이트 금속층(68)이 되는 Pt/Mo/Ti/Pt/Au의 5층을 순차 진공 증착하여 적층한다.Next, in FIG. 11B, the gate metal layer 68 serving as the second electrode is attached to the operating layer 52 and the exposed substrate 51 to form the gate electrode 69, the wiring 62, and the first electrode. The electrode pad 70 is formed. That is, five layers of Pt / Mo / Ti / Pt / Au, which serve as the gate metal layer 68 as the electrode for the second layer, are sequentially deposited on the substrate 51 by vacuum deposition.

그 후 도 11의 (c)와 같이 레지스트층(67)을 제거하여 리프트 오프에 의해 동작층(52)에 컨택트하는 게이트 길이 0.5㎛의 게이트 전극(69)과, 제1 전극 패드(70) 및 배선(62)을 형성하고, Pt를 매립하는 열 처리를 실시한다. 이에 의해, 게이트 전극(69)은 기판과의 쇼트키 접합을 유지한채로 동작층(52)에 일부가 매설된다. 여기서, 이 경우의 동작층(52)의 깊이는 제1 공정에서 동작층(52)을 형성하는 경우에, 이 게이트 전극(69)의 매립분을 고려하여 원하는 FET 특성을 얻을 수 있도록 깊게 형성해둔다.Thereafter, as shown in FIG. 11C, the resist layer 67 is removed and the gate electrode 69 having a gate length of 0.5 μm, which contacts the operation layer 52 by lift-off, the first electrode pad 70 and The wiring 62 is formed and heat processing for embedding Pt is performed. As a result, a part of the gate electrode 69 is embedded in the operation layer 52 while maintaining the Schottky junction with the substrate. In this case, the depth of the operation layer 52 is deeply formed so as to obtain desired FET characteristics in consideration of the embedding of the gate electrode 69 when the operation layer 52 is formed in the first step. .

동작층(52) 표면(예를 들면 표면으로부터 500Å 정도)은, 자연 공핍층이 발생하거나 결정이 불균일한 영역인 것 등으로 전류가 흐르지 않고, 채널로서는 유효하지 않다. 게이트 전극(69)의 일부를 채널 영역(52)에 매립함으로써, 게이트 전극(69) 바로 아래의 전류가 흐르는 부분이 채널 영역(52) 표면으로부터 내려간다. 채널 영역(52)은 미리 원하는 FET 특성이 얻어지도록 게이트 전극(69)의 매설분을 고려하여 깊게 형성되어 있기 때문에, 채널로서 유효하게 활용할 수 있다. 구체적으로는 전류 밀도, 채널 저항이나 고주파 왜곡 특성이 대폭 개선되는 이점을 갖는다.The surface of the operation layer 52 (for example, about 500 GPa from the surface) does not flow as a natural depletion layer is generated or a region in which crystals are uneven, and is not effective as a channel. By embedding a portion of the gate electrode 69 in the channel region 52, the portion where the current directly under the gate electrode 69 flows down from the surface of the channel region 52. Since the channel region 52 is deeply formed in consideration of the embedding of the gate electrode 69 so as to obtain desired FET characteristics in advance, it can be effectively utilized as a channel. Specifically, the current density, channel resistance, and high frequency distortion characteristics are greatly improved.

여기서, 게이트 전극(69) 형성의 마스크도 정합 마크(130)를 이용한다. 즉, 소스, 드레인 영역과 게이트 전극을 직접 마스크 정합한다. 이에 의해, 게이트 전극(69)과 소스 영역(56) 또는 드레인 영역(57)과의 오정렬은, 즉 마스크 얼라이너의 정합 정밀도와 동등하게 되고, 최대로 0.1㎛로 억제할 수 있다. 종래에는 별도로 GaAs를 에칭함으로써 형성한 정합 마크를 통하여 간접적으로 게이트 전극(69)과 소스 영역(56) 또는 드레인 영역(57)을 마스크 정합하였다. 그 경우, 게이트 전극(69)과 소스 영역(56) 또는 드레인 영역(57)의 오정렬은 마스크 얼라이너의 정합 정밀도가 0.1㎛를 위해 최대로 0.2㎛가 된다. 소스 영역(56) 및 드레인영역(57)과 게이트 전극(69) 사이에는 최저 0.4㎛ 이격하지 않으면 소정의 내압을 확보할 수 없다. 따라서, 마스크 정합 오차에 의한 생산 변동을 고려하여 설계 중심에서 0.6㎛의 이격 거리를 확보할 필요가 있었지만, 본 실시 형태에 따르면 설계 중심에서 0.5㎛ 확보하면 된다.Here, the matching mark 130 is also used for the mask for forming the gate electrode 69. In other words, the source, the drain region and the gate electrode are directly mask matched. As a result, misalignment between the gate electrode 69 and the source region 56 or the drain region 57 is equivalent to the matching accuracy of the mask aligner, and can be suppressed to 0.1 m at the maximum. Conventionally, the gate electrode 69 and the source region 56 or the drain region 57 were mask-indirectly indirectly through a matching mark formed by etching GaAs separately. In that case, the misalignment of the gate electrode 69 and the source region 56 or the drain region 57 results in a maximum of 0.2 mu m for the matching accuracy of the mask aligner to 0.1 mu m. The predetermined breakdown voltage cannot be ensured unless the source region 56 and the drain region 57 and the gate electrode 69 are spaced apart at least 0.4 µm. Therefore, in consideration of production variation due to mask matching error, it was necessary to secure a distance of 0.6 μm from the design center, but according to the present embodiment, 0.5 μm may be secured from the design center.

여기서, 산화막(120)은 소스 영역(56), 드레인 영역(57)과 동시에 형성되는 고농도 불순물 영역(100) 상에도 형성되는 것이다. 즉 종래와 같이 전극 패드(70)나 배선(62) 아래의 전면(또는 주변부)에 아이솔레이션의 향상을 위한 고농도 불순물 영역(100)을 형성하면, 게이트 금속층(68)은 산화막(120) 위에 퇴적하게 된다. 특히, 본 실시 형태에서는 FET의 기본 성능을 향상시키기 위해, Pt의 매립에 의해 게이트 전극(69)을 형성하고 있다. 즉, 산화막(120) 상에 Pt를 배치하게 되지만, 산화막(120)과 Pt는 접착 강도가 약하고, 게이트 금속층(68)이 산화막(120)으로부터 박리되는 문제가 발생한다.Here, the oxide film 120 is also formed on the high concentration impurity region 100 formed at the same time as the source region 56 and the drain region 57. That is, when the high concentration impurity region 100 is formed on the front surface (or periphery) under the electrode pad 70 or the wiring 62 as in the related art, the gate metal layer 68 is deposited on the oxide film 120. do. In particular, in this embodiment, in order to improve the basic performance of the FET, the gate electrode 69 is formed by embedding Pt. That is, although Pt is disposed on the oxide film 120, the oxide film 120 and Pt have a weak adhesive strength, and a problem arises in that the gate metal layer 68 is peeled from the oxide film 120.

그래서, 도 5 및 도 11의 (c)와 같이, 전극 패드(70)나 배선(62)과는 접촉시키지 않고, 인접하는 것이 외의 게이트 금속층, FET, 불순물 영역과의 사이에 고농도 불순물 영역(100)을 배치하는 것으로 하였다. 이에 의해, 게이트 금속층으로부터 기판에 넓어지는 공핍층이 인접하는 것 이외의 게이트 금속층, FET, 불순물 영역으로 도달하는 것을 억제할 수 있다.Therefore, as shown in FIGS. 5 and 11 (c), the highly-concentrated impurity region 100 between the gate metal layer, the FET, and the impurity region other than the one adjacent to the electrode pad 70 or the wiring 62 is not contacted. ) Was arranged. As a result, it is possible to suppress that the depletion layer widening from the gate metal layer to the substrate reaches the gate metal layer, the FET, and the impurity region other than the adjacent one.

즉, FET로서의 기본 성능을 향상시킬 수 있는 제조 방법으로 또한, 전극 패드(70) 및 배선(62)을 구성하는 게이트 금속층으로부터의 공핍층의 확대를, 근방에 형성한 고농도 불순물 영역(100)에 의해 억제할 수 있고, 고주파 신호의 누설을 방지할 수 있는 것이다.That is, in the manufacturing method which can improve the basic performance as a FET, the expansion of the depletion layer from the gate metal layer which comprises the electrode pad 70 and the wiring 62 is carried out to the high concentration impurity region 100 formed in the vicinity. It can suppress by this and can prevent the leakage of a high frequency signal.

제7 공정: 또한, 제1 소스 및 제1 드레인 전극과 상기 제1 전극 패드 상에 제3층째의 전극으로서의 패드 금속층을 부착하고 제2 소스 및 제2 드레인 전극과 제2 전극 패드를 형성한다.7th process: Moreover, the pad metal layer as an electrode of a 3rd layer is adhered on a 1st source and a 1st drain electrode, and the said 1st electrode pad, and a 2nd source, a 2nd drain electrode, and a 2nd electrode pad are formed.

게이트 전극(69), 배선(62) 및 제1 전극 패드(70)를 형성한 후, 게이트 전극(69) 주변의 동작층(52)을 보호하기 위해, 기판(51) 표면은 실리콘 질화막으로 이루어지는 패시베이션막(72)으로 피복된다. 이 패시베이션막(72) 상에 포토리소그래피 프로세스를 행하고, 제1 소스 전극(65), 제1 드레인 전극(66), 게이트 전극(69) 및 제1 전극 패드(70)와의 컨택트부에 대하여 선택적으로 레지스트의 창 개방을 행하고, 그 부분의 패시베이션막(72)을 드라이 에칭한다. 그 후, 레지스트층(71)은 제거된다(도 12의 (a)).After forming the gate electrode 69, the wiring 62, and the first electrode pad 70, the surface of the substrate 51 is made of a silicon nitride film to protect the operation layer 52 around the gate electrode 69. It is covered with a passivation film 72. A photolithography process is performed on the passivation film 72 to selectively contact the first source electrode 65, the first drain electrode 66, the gate electrode 69, and the contact portion with the first electrode pad 70. The resist window is opened, and the passivation film 72 of the portion is dry etched. Thereafter, the resist layer 71 is removed (FIG. 12A).

또한, 기판(51) 전면에 새로운 레지스트층(73)을 도포하여 포토리소그래피 프로세스를 행하고, 예정된 제2 소스 전극(75) 및 제2 드레인 전극(76)과 제2 전극 패드(77) 상의 레지스트를 선택적으로 창 개방하는 포토리소그래피 프로세스를 행한다. 계속해서, 제3층째의 전극으로서의 패드 금속층(74)이 되는 Ti/Pt/Au의 3층을 순차 진공 증착하여 적층하고, 제1 소스 전극(65), 제1 드레인 전극(66) 및 제1 전극 패드(70)에 컨택트하는 제2 소스 전극(75) 및 제2 드레인 전극(76)과 제2 전극 패드(77)가 형성된다(도 12의 (b)). 패드 금속층(74)의 다른 부분은 레지스트층(73) 상에 부착되기 때문에, 레지스트층(73)을 제거하여 리프트 오프에 의해 제2 소스 전극(75) 및 제2 드레인 전극(76)과 제2 전극 패드(77)만을 남기고, 다른 것은 제거된다. 또, 일부의 배선 부분은 이 패드 금속층(74)을 이용하여 형성되기 때문에, 당연히 그 배선 부분의 패드 금속층(74)은 남겨진다(도 12의 (c)).Further, a new resist layer 73 is applied to the entire surface of the substrate 51 to perform a photolithography process, and the resist on the predetermined second source electrode 75 and the second drain electrode 76 and the second electrode pad 77 is removed. A photolithography process is performed to selectively open the window. Subsequently, three layers of Ti / Pt / Au serving as the pad metal layer 74 as the third layer electrode are sequentially vacuum-deposited, and the first source electrode 65, the first drain electrode 66, and the first layer are laminated. A second source electrode 75, a second drain electrode 76, and a second electrode pad 77, which contact the electrode pad 70, are formed (FIG. 12B). Since the other part of the pad metal layer 74 is attached on the resist layer 73, the second source electrode 75, the second drain electrode 76 and the second drain electrode 75 are removed by lifting off the resist layer 73. Only the electrode pad 77 is left, others are removed. In addition, since a part of wiring part is formed using this pad metal layer 74, the pad metal layer 74 of the wiring part is naturally left (FIG. 12 (c)).

또한, 고농도 불순물 영역(100)의 배치예는 일례로서, 기판과 쇼트키 접합을 형성하는 게이트 금속층(68)에 인가되는 고주파 신호를 기판(51)을 통하여 다른 게이트 금속층(68)에 전달하는 것을 방지하는 배치이면 된다.In addition, an example of the arrangement of the high concentration impurity region 100 is an example, in which a high frequency signal applied to a gate metal layer 68 forming a Schottky junction with a substrate is transferred to another gate metal layer 68 through the substrate 51. What is necessary is just an arrangement | positioning to prevent.

또한, 도 13 및 도 14를 이용하여, 제2 실시 형태를 도시한다. 본 실시 형태는 종래의 제조 방법(도 31 및 도 32 참조)에 의해 형성된 FET를 집적화한 스위치 회로 장치의 일례이다.Moreover, 2nd Embodiment is shown using FIG. 13 and FIG. This embodiment is an example of a switch circuit device in which an FET formed by a conventional manufacturing method (see FIGS. 31 and 32) is integrated.

즉, 산화막(120)에 의한 마스크 정합을 행하지 않고, 칩의 최외주 또는 소정의 영역의 GaAs 기판(51)을 에칭하여 정합 마크를 형성하고, 모든 포토리소그래피의 마스크를 정합 마크에 정합하는 것이다.That is, without matching the mask by the oxide film 120, the GaAs substrate 51 in the outermost periphery or the predetermined region of the chip is etched to form a registration mark, and all the masks of photolithography are matched to the registration mark.

이 경우, 산화막(120)은 형성되지 않기 때문에, 전극 패드(70)의 주변에, 패드와 쇼트키 접합을 형성하는 제3 고농도 불순물 영역인 주변 n+형 영역(160)을 형성할 수 있다. 즉, 보호 소자(200)는 주변 n+형 영역(160)의 일부 및 저항 R3(R4)과, 그 사이의 반절연 기판으로 구성된다.In this case, since the oxide film 120 is not formed, the peripheral n + type region 160, which is the third high concentration impurity region forming the pad and the Schottky junction, may be formed around the electrode pad 70. That is, the protection element 200 is composed of a portion of the peripheral n + type region 160 and a resistor R3 (R4) and a semi-insulating substrate therebetween.

또한, 이 주변 n+형 영역(160)은 도 13에서는 전극 패드(70)와 일부 중첩하여 전극 패드(70) 주변에 형성되지만, 전극 패드(70)와 중첩하여 전극 패드(70)로부터 비어져 나오도록 전극 패드(70) 아래쪽으로 형성되어도 된다.In addition, although the peripheral n + type region 160 partially overlaps with the electrode pad 70 in FIG. 13, the peripheral n + type region 160 is formed around the electrode pad 70, but overlaps with the electrode pad 70. It may be formed below the electrode pad 70 so as to come out.

또한, 전극 패드(70)에 접속하는 배선과 일부 중첩하여 그 주변에 형성되어도 되고, 배선과 중첩하여 배선으로부터 비어져 나오도록 배선 아래쪽에 형성되어도 된다.In addition, it may be formed at the periphery while partially overlapping the wiring connected to the electrode pad 70, or may be formed below the wiring so as to be protruded from the wiring by overlapping the wiring.

도 14에는 패드 부근의 C-C선 단면도(도 14의 (a)) 및 FET의 D-D선 단면도(도 14의 (b)), FET의 회로 개요도(도 14의 (c))를 나타낸다.In FIG. 14, C-C line sectional drawing (FIG. 14 (a)) of a pad vicinity, D-D line sectional drawing (FIG. 14 (b)) of a FET, and circuit schematic diagram (FIG. 14 (c)) of a FET are shown.

도 14의 (a)와 같이 출력 단자 패드 O1(O2)의 가장 아래의 게이트 금속층(68)은, GaAs 반절연성 기판과 쇼트키 접합을 형성하고 있고, 주변 n+형 영역(160)의 일부인 제2 n+형 영역(202)은 게이트 금속층(68)과 접촉하여 배치되고, 쇼트키 접합을 형성하고 있다. 즉, 저항 R3(R4)의 일부와, 주변 n+형 영역(160)의 일부가 반절연성 기판(51)을 협지하여 보호 소자(200)가 되고, 제2 n+형(202)이 금속 전극과 접속하는 구조이다(도 3의 (a) 참조).As shown in FIG. 14A, the bottom gate metal layer 68 of the output terminal pad O1 (O2) forms a Schottky junction with a GaAs semi-insulating substrate, and is a part of the peripheral n + type region 160. The 2 n + type region 202 is disposed in contact with the gate metal layer 68 and forms a Schottky junction. That is, a part of the resistor R3 (R4) and a part of the peripheral n + type region 160 sandwich the semi-insulating substrate 51 to form the protection element 200, and the second n + type 202 is the metal electrode. It is a structure connected with (refer FIG. 3 (a)).

도 14의 (b)는 도 13의 D-D선 단면도를 도시한다. 또한, 스위치 회로 장치를 구성하는 각 전극 패드 및 스위치 동작을 행하는 FET1, FET2 및 분로 FET인 FET3, FET4는 모두 마찬가지의 구성이다.FIG. 14B is a sectional view taken along the line D-D in FIG. 13. The electrode pads constituting the switch circuit device and the FET1, FET2, and the shunt FETs FET3, FET4, which perform the switch operation, are all similarly configured.

도 14와 같이, 기판(51)에는 n형 이온 주입층에 의한 동작층(52)과 그 양측에 소스 영역(56) 및 드레인 영역(57)을 형성하는 n+형의 불순물 영역이 형성되고, 동작층(52)에는 게이트 전극(69)이 형성되고, 불순물 영역에는 제1층째의 오믹 금속층에서 형성되는 드레인 전극(66) 및 소스 전극(65)이 형성된다. 또한 그 위에 상술한 바와 같이 3층째의 패드 금속층(77)으로 형성되는 드레인 전극(76) 및 소스전극(75)이 형성되고, 각 소자의 배선 등을 행하고 있다. 동작층(52)과 게이트 전극(69)은 Ti에서 쇼트키 접합을 형성하고 있다.As shown in Fig. 14, the substrate 51 is formed with an operation layer 52 formed by an n-type ion implantation layer and n + type impurity regions forming source regions 56 and drain regions 57 on both sides thereof. The gate electrode 69 is formed in the operation layer 52, and the drain electrode 66 and the source electrode 65 formed in the ohmic metal layer of the first layer are formed in the impurity region. As described above, the drain electrode 76 and the source electrode 75 formed of the pad metal layer 77 of the third layer are formed, and wiring of each element is performed. The operating layer 52 and the gate electrode 69 form a Schottky junction at Ti.

본 실시 형태에서는, 도 14의 (c)와 같이, FET3(FET4)의 소스 단자 S(또는 드레인 단자 D)-게이트 단자 G의 2단자 간에 병렬로, 즉 출력 단자 OUT-1-제어 단자 Ctl-2 사이에, 보호 소자(200)를 접속한다. 이에 의해, 대응하는 2단자 간에서 인가되는 정전 에너지에 대하여 그것을 일부 방전하기 위한 바이패스가 되는 경로가 가능하기 때문에, 약한 접합인 FET3의 게이트 전극(69) 쇼트키 접합에 걸리는 정전 에너지를 경감할 수 있다.In the present embodiment, as shown in Fig. 14C, between the two terminals of the source terminal S (or drain terminal D) and the gate terminal G of the FET3 (FET4), that is, the output terminal OUT-1-control terminal Ctl- The protection element 200 is connected between two. This makes it possible to bypass the partial discharge of the electrostatic energy applied between the corresponding two terminals, thereby reducing the electrostatic energy applied to the Schottky junction of the gate electrode 69 of the FET3, which is a weak junction. Can be.

여기서, 보호 소자(200)의 형상 및 접속 위치에 대하여, 더욱 설명한다. 보호 소자(200)에 정전기가 인가되었을 때에는 정전기 전류가 발생한다고 생각되기 때문에, 보호 소자(200)에 정전기 전류를 많이 흘리면 보다 보호 효과가 향상된다. 즉, 보호 소자(200)를 흐르는 정전기 전류를 보다 많이 흘릴 수 있도록 보호 소자(200)의 형상 및 접속 위치를 고려하면 된다.Here, the shape and connection position of the protection element 200 are further demonstrated. Since electrostatic current is considered to be generated when static electricity is applied to the protection element 200, a large amount of electrostatic current flowing through the protection element 200 improves the protection effect. That is, the shape and the connection position of the protection element 200 may be considered in order to flow more electrostatic current flowing through the protection element 200.

상술한 바와 같이, 본 실시 형태의 보호 소자는 제1 n+형 영역(201)과, 제2 n+형 영역을 대향 배치하고, 양 영역 주위에 절연 영역(203)을 배치한 구조이다.As described above, the protection element of the present embodiment has a structure in which the first n + type region 201 and the second n + type region are disposed to face each other, and the insulating region 203 is disposed around both regions.

도 15와 같이 제1 n+형 영역(201)은 제2 n+형 영역(202)에 대향하는 하나의 측면과, 반대측의 측면을 갖는다. 제2 n+형 영역(202)도 마찬가지로, 제1 n+형 영역(201)에 대향하는 하나의 측면과, 반대측의 측면을 갖는다. 양 영역이 서로 대향하고 있는 하나의 측면을 대향면 OS라고 칭한다.As illustrated in FIG. 15, the first n + type region 201 has one side facing the second n + type region 202 and an opposite side thereof. Similarly, the second n + type region 202 has one side facing the first n + type region 201 and the opposite side thereof. One side where both regions face each other is called an opposing surface OS.

또한, 본 실시 형태의 제2 n+형 영역(202)은 하나의 확산 영역에 한하지 않는다. 즉, 제1 n+형 영역(201)에 대향 배치되고, 정전 에너지를 방전하기 위해 이용되는 모든 고농도 불순물 영역을 총칭한다. 즉, 제2 n+형 영역(202)은, 하나의 제1 n+형 영역(201)에 대향 배치되어 있으면, 하나의 불순물 확산 영역으로부터 구성되어도 되고, 분할된 복수의 불순물 영역의 집합이어도 된다.The second n + type region 202 of the present embodiment is not limited to one diffusion region. That is, all of the highly concentrated impurity regions disposed opposite to the first n + type region 201 and used for discharging the electrostatic energy are collectively referred to. That is, the second n + type region 202 may be configured from one impurity diffusion region or may be a set of divided plurality of impurity regions as long as they are disposed opposite one first n + type region 201. .

또한, 제2 n+형 영역(202)은 복수 종류로 나뉘어져 있는 경우 서로 직접적으로는 연속하지 않고 불연속으로 되어 있어도 된다. 즉 동일한 피보호 소자의 동일한 단자에 접속되어 있어, 대향하는 제1 n+형 영역(201)이 공통인 제2 n+형 영역(202)은 제2 n+형 영역(202) 상에 금속 전극이 있는 경우, 정전기에 의한 전압에 의해 공핍층이 금속 전극에 도달하여 보호 소자 자체가 파괴하지 않을 정도로 충분히 높은 불순물 농도를 유지하고 있으면, 불순물 농도의 차이가 있어도 된다. 또한, 이들의 불순물 농도의 차이, 사이즈의 차이, 형상의 차이 등 몇 종류 차이가 있어도 이들을 총칭하여 제2 고농도 불순물 영역(202)으로 한다.In addition, when the 2 n + type region 202 is divided into plural types, the second n + type regions 202 may not be directly connected to each other but may be discontinuous. In other words, the second n + type region 202 connected to the same terminal of the same protected element and having the same first n + type region 201 in common is a metal electrode on the second n + type region 202. In this case, there may be a difference in impurity concentration as long as the impurity layer maintains a sufficiently high impurity concentration such that the depletion layer reaches the metal electrode by the electrostatic voltage and does not destroy the protection element itself. Further, even if there are some kinds of differences such as differences in impurity concentrations, sizes, and shapes, these are collectively referred to as the second high concentration impurity regions 202.

마찬가지로, 동일한 피보호 소자의 동일한 단자에 접속되어 있고, 대향하는 제2 n+형 영역(202)이 공통인 제1 n+형 영역(201)은 불순물 농도의 차이, 사이즈의차이, 형상의 차이 등 몇 종류 있어도 이들을 총칭하여 제1 n+형 영역(201)으로 한다.Similarly, the first n + type region 201 connected to the same terminal of the same protected element and having the opposite second n + type region 202 in common has a difference in impurity concentration, a difference in size, and a difference in shape. Even if there are several, etc., these are named generically as 1st n + type area | region 201.

또한, 이하의 절연 영역(203)은 GaAs 기판(51)의 일부를 예로 들어 설명하지만, 기판에 불순물을 이온 주입하여 절연화한 절연화 영역에서도 마찬가지로 실시할 수 있다.In addition, although the following insulating region 203 is demonstrated using a part of GaAs substrate 51 as an example, it can also implement similarly in the insulating region which insulated by ion-implanting an impurity to a board | substrate.

도 15는 ISE TCAD(ISE사제 TCAD)에서 보호 소자(200)의 전압-전류 특성을 디바이스 시뮬레이션하였을 때의 단면 모델이다. 50㎛ 두께의 GaAs 반절연 기판 상에 도우즈량 5×1013㎝-2, 가속 전압 90KeV의 이온 주입과 어닐링에 의해 제1 n+영역(201), 제2 n+영역(202)을 형성하고, 보호 소자(200)를 형성한다. 즉, 이 구조로는 제1 n+형 영역(201)과 제2 n+형 영역(202) 간 및 양 영역의 주위가 모두 절연 영역(203)이 된다.Fig. 15 is a cross-sectional model when the device-simulates the voltage-current characteristics of the protection element 200 in the ISE TCAD (TCAD manufactured by ISE). The first n + region 201 and the second n + region 202 are formed by ion implantation and annealing at a dose of 5 × 10 13 cm −2 and an acceleration voltage of 90 KeV on a 50 μm thick GaAs semi-insulating substrate. The protection element 200 is formed. That is, in this structure, the insulating region 203 is formed between the first n + type region 201 and the second n + type region 202 and around both regions.

제1 n+영역(201)은 도 15에 도시한 바와 같이 양 영역의 대향면 OS에 대하여 이격하는 방향의 폭 α1을 5㎛ 정도 이하로 하고, 구체적으로는 3㎛로 한다. α1은 좁으면 좁을수록 좋지만, 보호 소자로서 기능하는 한계로서 0.1㎛ 이상은 필요하다. 또한, 본 실시 형태에서는 제2 n+형 영역(202)과 4㎛ 정도 이격하여 거의 평행하게 배치하지만, 방전하기 쉽게 하기 위해서 평면 패턴에서 제1 n+형 영역 앞을 뾰족하게 한 형상으로 하고, 즉 제2 n+형 영역(202)과의 이격 거리가 변화하는패턴이라도 된다. α1을 5㎛ 이하로 하는 근거에 대해서는 후술한다.As shown in Fig. 15, the first n + region 201 has a width? 1 in a direction spaced apart from the opposing surface OS of both regions at about 5 µm or less, specifically 3 µm. The smaller the alpha 1 is, the better the narrower it is, but 0.1 µm or more is required as a limit to function as a protective element. In the present embodiment, the second n + type region 202 is spaced approximately parallel with the second n + type region 202 by about 4 µm, but in order to facilitate discharge, the shape of the first n + type region is pointed in a planar pattern. In other words, the pattern may be such that the separation distance from the second n + type region 202 changes. The reason for making alpha 1 into 5 micrometers or less is mentioned later.

제1 n+형 영역(201) 및 제2 n+영역(202)에는 도 12와 같이 금속 전극(204)이 접속한다. 또한, 금속 전극(204)과 제1 및 제2 n+형 영역의 접속 방법에는 도 2 및 도 3에 도시한 것이 생각된다.The metal electrode 204 is connected to the first n + type region 201 and the second n + region 202 as shown in FIG. 12. In addition, as shown in FIG. 2 and FIG. 3, the connection method of the metal electrode 204 and 1st and 2nd n + type area | regions is considered.

제2 n+형 영역(202)은, 예를 들면 패드 아래에 형성된 확산 영역으로, 여기서는 그 폭 α2는 51㎛로 한다. 제1 및 제2 n+형 영역 각각에 금속 전극(204)을 1㎛씩 내측으로 형성하였다. 또한, 디바이스 사이즈가 되는 깊이(예를 들면 FET이면 게이트 폭)는 1㎛로 한다.The second n + type region 202 is, for example, a diffusion region formed under the pad, and the width α 2 is 51 μm. Metal electrodes 204 were formed inwards of 1 m in each of the first and second n + type regions. In addition, the depth which becomes a device size (for example, gate width in case of FET) shall be 1 micrometer.

그리고 제1 n+영역(201)을 플러스, 제2 n+영역(202)을 마이너스로 하여, 220pF, 0Ω으로 정전기 전압 700V가 인가된 것을 상정하여 1A의 전류를 흘리는 시뮬레이션을 행하였다.With the first n + region 201 being positive and the second n + region 202 negative, assuming that an electrostatic voltage of 700 V was applied at 220 pF and 0 Ω, a simulation of flowing a current of 1 A was performed.

도 16, 도 17, 도 18에는 각각 시뮬레이션에 의한 전자 전류 밀도, 홀 전류 밀도 및 재결합 밀도의 분포를 나타낸다. 단위는 모두 ㎝-3이다. 또한, 도 16에는 상부에 도 15에 도시한 단면 모델을 중첩하여 배치하였다. 도 17 및 도 18도 마찬가지이다.16, 17 and 18 show the distribution of electron current density, hole current density and recombination density by simulation, respectively. All units are cm- 3 . In Fig. 16, the cross-sectional model shown in Fig. 15 is superimposed on the top. The same applies to FIG. 17 and FIG. 18.

도 16의 전자 전류 밀도 분포에 있어서, p1 영역이 제1 n+형 영역(201), 제2 n+형 영역(202) 양쪽에 걸친 영역 중에서 가장 밀도가 높은 영역이다. 전자 전류와홀 전류를 정합한 전류가 토탈 전류이지만 홀 전류보다 전자 전류쪽이 훨씬 크기 때문에 전자 전류를 전류의 대표로서, 본 실시 형태에서는, 제1 및 제2 n+형 영역 주변, 혹은 기판 표면으로부터, p1의 1할 정도의 전자 전류 밀도가 되는 q1 영역 부근까지를 보호 소자(200)의 전류 경로로 정의한다. q1 영역 부근까지로 한 이유는 q1 영역보다도 전류 밀도가 적은 영역에서는 동작에 영향을 주지 않는다고 생각되기 때문이다.In the electron current density distribution of FIG. 16, the p1 region is the most dense region among the regions covering both the first n + type region 201 and the second n + type region 202. Since the current obtained by matching the electron current and the hole current is a total current, but the electron current is much larger than the hole current, the electron current is representative of the current. In this embodiment, the first and second n + type regions or the surface of the substrate From the above, the current path of the protection element 200 is defined as the vicinity of the q1 region, which becomes the electron current density of about 10% of p1. The reason for the proximity to the q1 region is that it is considered that the operation is not affected in the region where the current density is smaller than that of the q1 region.

도 16에서도 알 수 있듯이, α1의 폭이 좁은 것에 의해 전류는 제1 n+영역(201)의 대향면 OS와 반대의 측면에도 많이 회입하고 있다. 이 회입 전류는 정전기가 인가되었을 때도 마찬가지로 발생한다고 생각된다.As can be seen from FIG. 16, the width of α1 is narrow, so that the current flows into the side opposite to the opposing surface OS of the first n + region 201. It is thought that this turn-over current similarly occurs when static electricity is applied.

제1 n+영역(201)의 외측에 있는 q1 영역은 제1 n+영역(201)으로부터 가장 먼 장소에서, X축으로 20㎛ 부근으로 되어 있다. 제1 n+영역(201)의 외측 끝의 X 좌표는 도 15와 같이 5㎛로, 제1 n+영역(201)의 외측 15㎛까지는 제1 n+영역(201), 제2 n+영역(202)의 양쪽에 걸친 가장 전자 전류 밀도가 높은 영역의 1할 정도의 전자 전류가 흐르고 있다.Claim 1 q1 region at the outer side of the n + region 201 is in the furthest location from a 1 n + region 201, near 20㎛ in the X-axis. A first outer end of the n + region 201 to 5㎛ as shown in Fig. 15 X coordinates, by the outer side of first n + 15㎛ area 201. The first n + region 201, the n + region 2 An electron current of about 10 in the region with the highest electron current density across both sides of 202 flows.

도 17의 홀 전류도 마찬가지로 제1 n+영역(201)의 외측에 회입이 있다. 이 홀 전류 밀도 분포에서 X 좌표 20㎛ 부근의 q2 영역의 홀 전류 밀도는 제1 n+영역(201), 제2 n+영역(202)의 양방에 걸친 가장 밀도가 높은 홀 전류 밀도의 p2 영역에 대하여 2% 정도의 홀 전류 밀도로 되어 있다.Similarly, the hole current in FIG. 17 is located outside the first n + region 201. In this hole current density distribution, the hole current density of the q2 region near the 20 coordinates of the X coordinate is the p2 region of the most dense hole current density across both the first n + region 201 and the second n + region 202. It is about 2% of the hole current density.

도 18의 재결합도 마찬가지로 제1 n+영역(201)의 외측에 회입이 있다. 도 18의 재결합 밀도 분포에서 X 좌표 20μ 부근의 q3 영역의 재결합 밀도는 제1 n+영역(201), 제2 n+영역(202)의 양쪽에 걸친 가장 밀도가 높은 재결합 밀도의 p3 영역에 대하여 1할 정도로 되어 있다.Similarly, the recombination of FIG. 18 also has recesses outside the first n + region 201. In the recombination density distribution of FIG. 18, the recombination density of the q3 region near the X coordinate of 20 μ is obtained for the p3 region of the highest density recombination density across both the first n + region 201 and the second n + region 202. It is about one.

도 19는 상기한 분포도를 바탕으로, 제1 n+형 영역(201)과 제2 n+형 영역(202) 주위의 절연 영역(203)에 형성되는 전류 경로를 도시한 모식도이다. 비교를 위해 도 19의 (a)에 α1과 α2가 동등한 폭으로, 51㎛ 전후로 넓은 경우(이하 a 구조로 칭함)의 모식도를 나타낸다. 도 19의 (b)는 도 15에 도시한다, 제1 n+형 영역(201)을 제2 n+형 영역(202)과 비교하여 충분히 좁은 폭(α1<<α2: 이하 b 구조라고 칭함)으로 한 경우이다.FIG. 19 is a schematic diagram showing current paths formed in the insulating region 203 around the first n + type region 201 and the second n + type region 202 based on the above distribution. For comparison, Fig. 19A shows a schematic diagram of the case where α1 and α2 are equal in width and wide at around 51 μm (hereinafter referred to as a structure). Fig. 19B is shown in Fig. 15, where the width of the first n + type region 201 is sufficiently narrow compared to the second n + type region 202 (α1 << α2: hereinafter referred to as b structure). This is the case.

또한, 도 19의 (a)의 원인이 되는 분포도는 α1 및 α2가 같기 때문에 좌우대칭으로 밀도가 분포하고 있다. a 구조에 대해서는 분포도의 도시는 생략하고, 모식도를 나타낸다.In addition, since the distribution map which causes (a) of FIG. 19 is the same as (alpha) 1 and (alpha) 2, density is distributed symmetrically. The illustration of the distribution diagram is omitted for the a structure, and a schematic diagram is shown.

도 19의 (a)와 같이 α1 및 α2의 폭이 넓은 (50㎛)인 경우에는, 대향면 사이 및 저면부 부근에 화살표와 같이 전류 경로(p1 영역으로부터 q1 영역 부근까지)가 형성된다. 본 명세서에서는 도 19와 같이 기판 표면으로부터 소정의 깊이에 형성되고, 제1 n+영역(201) 및 제2 n+형 영역(202)의 대향면 OS 사이와, 양 영역의 저면 부근 사이의 절연 영역(203)에 형성되는 전자 전류 및 홀 전류의 경로를 제1 전류 경로 I1이라고 칭한다. 즉, a 구조의 보호 소자의 전류 경로는 제1 전류 경로 I1만이다.In the case where the widths of α1 and α2 are wide (50 μm) as shown in Fig. 19A, current paths (from the p1 region to the vicinity of the q1 region) are formed between the opposing surfaces and near the bottom portion as shown by arrows. In the present specification, as shown in FIG. 19, the substrate is formed at a predetermined depth from the surface of the substrate, and is disposed between the opposing surface OS of the first n + region 201 and the second n + type region 202 and the vicinity of the bottom surface of both regions. The path of the electron current and the hole current formed in the region 203 is called the first current path I1. That is, the current path of the protection element of structure a is only the first current path I1.

한편, 도 19의 (b)와 같이, α1을 5㎛ 정도까지 좁게 하면, 전자 전류 및 홀 전류는 대향면 OS 사이와 저면부 부근에 형성되는 제1 전류 경로 I1 외에, 제1 전류 경로 I1보다 깊은 영역에 경로가 형성된다. 이 경로는 제1 n+영역(201)을 회입하여, 대향면 OS와 반대측의 제1 n+형 영역 외측의 측벽도 이용하여 전자 전류 및 홀 전류가 이동하고, a 구조와 비교하여 q1 영역이 아래쪽으로 형성된다.On the other hand, as shown in FIG. 19B, when α1 is narrowed to about 5 μm, the electron current and the hole current are different from the first current path I1 in addition to the first current path I1 formed between the opposing surface OS and near the bottom. Paths are formed in deep areas. This path enters the first n + region 201 and moves the electron current and the hall current using the side wall outside the first n + type region on the opposite side to the opposing surface OS, and the q1 region is compared with the a structure. It is formed downward.

본 명세서에서는 도 19와 같이 제1 전류 경로 I1보다 깊은 영역에 형성되고, 제2 n+형 영역(202)으로부터 제1 n+형 영역(201)의 대향면 OS와는 반대측의 측면에 이르는 절연 영역에 형성되는 전자 전류 및 홀 전류의 경로를 제2 전류 경로 I2라고 칭한다.In the present specification, an insulation region formed in a region deeper than the first current path I1 as shown in FIG. 19 and extending from the second n + type region 202 to the side opposite to the opposing surface OS of the first n + type region 201. The path of the electron current and the hole current formed in the second current path I2 is called.

도 19의 (b)에서, 제2 전류 경로 I2는 제2 n+형 영역(202)의 폭이 50㎛로 충분히 넓기 때문에, 제2 n+형 영역(202) 부근에는 넓은 저면부의 수평 방향으로 전류 경로가 형성된다.In FIG. 19B, since the width of the second n + type region 202 is sufficiently wide as 50 μm, the second current path I2 is wide in the horizontal direction near the second n + type region 202 in the horizontal direction. A current path is formed.

한편, 제1 n+형 영역(201)에서는 폭 α1이 상술한 바와 같이 5㎛ 정도로 좁기 때문에, 제1 n+형 영역(201)을 회입하는 경로로 전류가 흐르고, 제1 n+형 영역(201)의 저면부뿐만 아니라, 대향면 OS와 반대측의 측면도 전류 경로가 된다.On the other hand, in the first n + type region 201, the width α1 is as narrow as 5 μm as described above, so that a current flows in the path into which the first n + type region 201 is entered, and the first n + type region is provided. Not only the bottom portion of 201 but also the side surface opposite to the opposing surface OS becomes a current path.

즉, 상기한 도면에서도 알 수 있듯이 a 구조의 경우에는 보호 소자의 전류 경로는, 제1 전류 경로 I1만이지만, b 구조의 보호 소자(200)는 가는 제1 n+영역(201)에 의해 제2 전류 경로 I2를 형성하고, 제1 전류 경로 I1과 제2 전류 경로 I2의 2개의 전류 경로를 형성하고 있다.That is, as shown in the above drawings, in the case of the a structure, the current path of the protection element is only the first current path I1, but the protection element 200 of the b structure is formed by the thin first n + region 201. Two current paths I2 are formed, and two current paths of the first current path I1 and the second current path I2 are formed.

제2 전류 경로 I2는 제1 n+영역(201) 외측의 측면으로부터 전류가 출입하고 있다. 또, 제2 전류 경로 I2는 제1 전류 경로 I1에 비하여, 제1 및 제2 n+형 영역보다 깊은 영역을 통하여, 우회(멀리 돌아감)하여 제1 n+형 영역(201)에 달하는 것으로, 절연 영역(203) 내에 긴 경로를 얻을 수 있다. 이에 따라 절연 영역(203) 내의 트랩(GaAs의 경우 EL2)을 이용하여 전도도 변조 효과의 기회를 보다 많이 만들 수 있다.In the second current path I2, current flows in and out from the side surface outside the first n + region 201. In addition, the second current path I2 detours (returns away) to reach the first n + type region 201 through a region deeper than the first and second n + type regions, compared to the first current path I1. The long path in the insulating region 203 can be obtained. Accordingly, more opportunities for the conductivity modulation effect can be made by using traps (EL2 in the case of GaAs) in the insulating region 203.

즉, b 구조에서는 제2 전류 경로 I2를 형성함으로써, 제1 전류 경로 I1만의 경우와 비교하여 전도도 변조 효율을 향상시키고, 보다 많은 전류를 흘리는 것을 가능하게 한다. 제1 및 제2 n+형 영역 간을 흐르는 전류값이 증가하는 것은 정전기가 인가되었을 때, 정전기 전류를 보다 많이 흘릴 수 있게 되어, 보호 소자로서의효과가 증대한다.That is, in the b structure, by forming the second current path I2, the conductivity modulation efficiency can be improved and more current can flow compared with the case of only the first current path I1. Increasing the current value flowing between the first and second n + type regions allows more static current to flow when static electricity is applied, thereby increasing the effect as a protection element.

이와 같이, 고의로 전류 경로를 길게 우회시킴으로써 메인 캐리어가 그 극성과 반대의 극성인 캐리어와 만나는 기회를 늘리고 전도도 변조 효율을 향상시키는 방법은, IGBT 등의 전도도 변조 디바이스에서는 양호하게 채용되는 방법으로, 이하에 상술한다.In this way, a method of deliberately bypassing the current path to increase the chance of the main carrier encountering a carrier opposite to its polarity and to improve the conductivity modulation efficiency is a method adopted well in a conductivity modulation device such as IGBT. It is explained in full detail.

일반적으로 절연 영역을 절연 영역스럽게 하는 것이 트랩의 존재이다. 도너 트랩이란 원래의 성질로서 플러스 전하를 갖고, 전자를 취하면 중성이 되어 전도도 변조의 매체가 될 수 있는 것으로, GaAs인 경우는 EL2이 도너 트랩이다. 또한, 불순물 주입에 의한 절연화 영역(203b)에도 트랩은 존재한다.In general, it is the presence of a trap that makes the insulating area insulating. A donor trap has a positive charge as an original property, and when electrons are taken, it becomes neutral and can become a medium of conductivity modulation. In the case of GaAs, EL2 is a donor trap. The trap also exists in the insulated region 203b by impurity implantation.

도 20에, 도 15에 도시하는 구조의 디바이스로, 제1 n+형 영역(201)을 플러스로 하고 제1 n+형 영역(201)은 제2 n+형 영역(202) 간에 인가하는 전압을 높였을 때의 깊이 1㎛에서의 전압-전류 특성을 시뮬레이션한 결과를 나타낸다. 이 도 20에 도시한 바와 같이 브레이크 다운 전압은 20∼30V이다.In FIG. 20, a device having the structure shown in FIG. 15, wherein the first n + type region 201 is positive and the first n + type region 201 is a voltage applied between the second n + type regions 202. It shows the result of simulating the voltage-current characteristic at the depth of 1 micrometer when it raises. As shown in Fig. 20, the breakdown voltage is 20 to 30V.

이와 같이, 보호 소자(200)는 20∼30V에서 브레이크 다운하고, 그 이상의 전압이 인가되면 바이폴라 동작으로 되어 전도도 변조가 일어난다. 보호 소자는 수백 V라는 정전기 전압이 인가한 경우에 브레이크 다운시켜 사용하기 때문에, 보호 소자(200)의 동작 상태는 초기 상태로부터 전도도 변조가 일어나고 있다.As described above, the protection element 200 breaks down at 20 to 30 V, and when a voltage higher than that is applied, the protection element 200 is in bipolar operation, and conductivity modulation occurs. Since the protection element breaks down when an electrostatic voltage of several hundred volts is applied, conductivity modulation occurs from the initial state of the protection element 200.

이 전도도 변조가 보다 많이 행해지면 그 만큼 브레이크 다운 후의 사태 증배가 보다 심해져서 전자 홀의 생성 재결합이 활발히 행해지기 때문에 전류가 보다많이 흐른다.If this conductivity modulation is performed more, the multiplication of the situation after breakdown becomes more severe, and the current flows more because the generation and recombination of the electron holes is actively performed.

이와 같이, 보호 소자(200)에 제2 전류 경로 I2를 형성함으로써, 깊은 영역 및 대향면 OS와 반대측의 제1 n+형 영역(201)의 외측 방향에서의 전도도 변조 효율을 향상시킬 수 있다.As such, by forming the second current path I2 in the protection element 200, the conductivity modulation efficiency in the outward direction of the first n + type region 201 opposite to the deep region and the opposing surface OS can be improved.

또한, 제2 전류 경로 I2 형성하기 위해서 제1 n+형 영역(201)의 폭을 5㎛ 이하로 좁혔기 때문에, 제1 전류 경로 I1에서도 제1 n+형 영역(201) 부근의 전자가 충돌하여 서로 반발하고, a 구조에 비하여 보다 깊은 경로를 주된 캐리어인 전자가 통하게 되기 때문에, 그 만큼 제1 전류 경로 I1 자신도, 종래보다 전도도 변조를 많이 받는다.In addition, since the width of the first n + type region 201 is reduced to 5 μm or less in order to form the second current path I 2, electrons near the first n + type region 201 collide in the first current path I 1. The first current path I1 itself also receives more conductivity modulation than that of the prior art because electrons, which are the main carriers, pass through a deeper path than the structure a.

도 21에 도시하는 그래프를 이용하여, b 구조의 토탈의 전류값에 대한 제2 전류 경로 I2의 전류값의 비율을 구하였다. 이것은 제1 n+형 영역(201)을 플러스로 하고, 220pF, 0Ω에서 약 700V의 정전기가 인가된 것을 상정하여 깊이 1㎛에 1A의 전류를 흘린 시뮬레이션을 행한 경우의 표면으로부터 2㎛의 깊이의 전자 전류 밀도의 X 좌표 의존성 그래프이다.The ratio of the current value of the second current path I2 to the total current value of the b structure was obtained using the graph shown in FIG. This assumes that the first n + type region 201 is positive, and a static electricity of about 700 V is applied at 220 pF and 0 Ω, and a depth of 2 µm is from the surface when a simulation is conducted with a current of 1 A at a depth of 1 µm. X coordinate dependency graph of electron current density.

표면으로부터 2㎛의 깊이의 전자 전류 밀도에서, 제1 n+형 영역(201) 바로 아래에 상당하는 전자 전류 밀도를 제1 n+형 영역(201)의 X 방향의 폭으로 적분하여 그 값을 제1 전류 경로 I1분으로 하고, 제1 n+형 영역(201)보다 외측 부분에 상당하는 전자 전류 밀도를 그 외측 부분의 X 방향의 폭으로 적분한 값을 제2 전류 경로 I2분으로 하고, 제2 전류 경로 I2의 전류값의 비율을 계산하였다.In the electron current density of 2㎛ depth from the surface, a 1 n + type regions 201 and directly integrates the electron current density which corresponds to the bottom in the width of the X direction of the n + 1-type region 201, the value Let 1st current path I1 minutes, the value which integrated the electron current density corresponding to the outer part rather than the 1st n + type area | region 201 in the width | variety of the X direction of the outer part as 2nd current path I2 minutes, The ratio of the current value of the second current path I2 was calculated.

그 결과, 토탈 전류값에 대한 제2 전류 경로 I2의 비율은 0.48(2.89/(3.08+ 2.89))로, 제1 전류 경로 I1과 동등한 전류값인 것을 알 수 있다.As a result, it can be seen that the ratio of the second current path I2 to the total current value is 0.48 (2.89 / (3.08 + 2.89)), which is a current value equivalent to the first current path I1.

또한, 후술하지만 b 구조인 경우의 제1 전류 경로 I1 자체가 a 구조의 제1 전류 경로 I1보다도 큰 전류값을 갖고 있다. 즉, b 구조에서는, 제2 전류 경로 I2는 자신의 제1 전류 경로 I1과 동등하기 때문에, 토탈로서 a 구조보다도 훨씬 큰 전류가 흐르게 된다.In addition, as described later, the first current path I1 itself in the case of the b structure has a larger current value than the first current path I1 of the a structure. That is, in the b structure, since the second current path I2 is equivalent to its first current path I1, a much larger current flows as a total than the a structure.

또한, 부차적인 효과로서 상술한 바와 같이 제1 전류 경로 I1과 제2 전류 경로 I2를 합쳐서 a 구조보다 전류 경로가 대폭 크게 넓어지기 때문에, 결정 내의 온도가 종래보다 내려가고, 그 만큼 전자, 홀의 이동도가 오르고, 그 만큼 전류를 보다 많이 흘릴 수 있다.As a side effect, as described above, the first current path I1 and the second current path I2 are combined so that the current path is significantly wider than the structure a, so that the temperature in the crystal is lowered than before, and the electrons and holes are moved. The degree rises and the electric current can flow more by that much.

그 결과, 보호 소자(200) 전체로서의 전류값이 증가하기 때문에, 보호 효과가 높아지는 것이다.As a result, since the current value as the whole protection element 200 increases, a protection effect becomes high.

도 22에는 전자 전류, 홀 전류, 재결합 밀도의 확대를 비교한 표를 나타낸다. 이것은 a 구조인 경우와 b 구조인 경우에 대하여 시뮬레이션하고, 그 결과 얻어진 도 16∼도 18과 마찬가지의 밀도 분포의 값을 일정 조건 하에서 비교한 것이다.22 shows a table comparing the enlargement of electron current, hole current, and recombination density. This simulates the case of a structure and the case of b structure, and compares the value of the density distribution similar to FIG. 16-18 obtained as a result on a fixed condition.

도 22의 (a)에서, y_2는 각각의 밀도 분포도에서 표면으로부터 2㎛의 깊이로수평 방향으로 절단하였을 때의 단면으로, 각 밀도가 105㎝-3이 되는 곳의 X 방향의 폭을 ㎛의 단위로 나타낸 수치이다.In Fig. 22 (a), y_2 is a cross section cut in the horizontal direction at a depth of 2 μm from the surface in each density distribution diagram, and the width in the X direction where each density becomes 10 5 cm −3 is μm. A numerical value expressed in units of.

X_0은 도 15에 도시하는 좌표에서 X=0㎛의 Y 방향의 단면에서 각 밀도가 105㎝-3이 되는 곳의 표면으로부터 깊이를 ㎛의 단위로 나타낸 수치이다.X_0 is a numerical value which expressed the depth in the unit of micrometer from the surface where each density becomes 10 <5> cm <-3> in the Y-direction cross section of X = 0micrometer in the coordinate shown in FIG.

승산이란 y_2의 값과 X_0의 값을 곱셈한 값으로, 각 밀도에서의 105㎝-3의 포인트를 중복하여 서로 연결하였을 때 생기는 도형의 면적을 의사적으로 비교하기 위한 값이다. 즉 승산이란 각각 전자, 홀, 재결합의 각 확대를 나타내는 지표이다.The multiplication is a value obtained by multiplying the value of y_2 and the value of X_0, and is a value for pseudo-comparison of the area of the figure generated when the 10 5 cm -3 points at each density are overlapped and connected to each other. In other words, the multiplication is an index indicating each expansion of electrons, holes, and recombinations.

또한, 표 중 a 구조란, 제1 n+영역(201), 제2 n+영역(202) 모두 51㎛(=α1=α2)의 폭으로, 제2 n+영역(202)을 플러스, 제1 n+영역을 마이너스로 하여 깊이 1㎛로 한 a 구조로, 0.174A 흘린 계산 결과이다.In the table, the a structure means that the first n + region 201 and the second n + region 202 have a width of 51 μm (= α 1 = α 2), and the second n + region 202 is added to each other. It is the calculation result which flowed 0.174A with the a structure which made 1 n + area | region minus 1 micrometer deep.

b 구조-1은 제1 n+영역(201)의 폭 α1을 3㎛, 제2 n+영역(202)의 폭 α2를 51㎛로 하여 제2 n+영역(202)을 플러스, 제1 n+영역을 마이너스로 한 b 구조로, 깊이 1㎛에서 0.174A 흘린 계산 결과이다.b Structure-1 adds the second n + region 202 to the first n + with the width α1 of the first n + region 201 being 3 μm and the width α2 of the second n + region 202 being 51 μm. It is a calculation result which flowed 0.174A by 1 micrometer in depth with b structure which made the + area | region negative.

b 구조-2는 b 구조-1과 인가하는 극성을 반대로 하고, 제1 n+영역(201)의 폭 α1을 3㎛, 제2 n+영역(202)의 폭 α2를 51㎛ 로 하여 제1 n+영역을 플러스,제2 n+영역을 마이너스로 한 b 구조이고, 깊이 1㎛에서 0.174A 흘린 계산 결과이다.b structure-2 reverses the polarity to be applied to b structure-1 and sets the width α1 of the first n + region 201 to 3 μm and the width α2 of the second n + region 202 to 51 μm. and b a structure with the n + region, plus the 2 n + region in the negative, the calculation results from the depth 1㎛ tipped 0.174A.

이상의 3개의 각 밀도에서의 모든 승산은 b 구조-1, b 구조-2 모두 a 구조보다 큰 값으로 되어 있다.All of the multiplications at these three respective densities have a value larger than that of the a structure in both the b structure-1 and the b structure-2.

이것은 제1 n+영역(201)이 플러스이거나, 제2 n+영역(202)이 플러스라도, 어느 극성에서도 b 구조쪽이 a 구조보다 전자 전류, 홀 전류, 재결합 모두 넓은 범위로 분포하는 것을 나타내고 있어, 그 만큼 전도도 변조 효율이 높아지는 것을 나타낸다. 또한 전류가 넓은 범위에 걸쳐 흐르는 것은 온도가 저하하는 것을 나타내고 있어 그 만큼 이동도가 오르고, 또한 전류가 증가하는 것을 나타내고 있다.This indicates that even if the first n + region 201 is positive or the second n + region 202 is positive, the b structure has a wider range of electron current, hole current, and recombination than the a structure at any polarity. This indicates that the conductivity modulation efficiency is increased by that amount. In addition, the flow of a current over a wide range indicates that the temperature is lowered, and the mobility is increased by that amount, and the current is increased.

여기서, 도 22의 (b)에, b 구조-3으로서, 제1 n+영역(201)에 플러스를 인가한 경우에, 1A인 경우의 b 구조의 계산 결과를 나타낸다. 도 22의 (a)의 3개의 계산은 계산 능력의 점에서 모두 0.174A의 전류에 통일하여 비교하였지만, 실제의 정전기의 전류는 정전기 전압 700V, 220pF, 0Ω인 경우 깊이 1㎛에서 1A 정도이다. 시뮬레이션에 의해 제1 n+영역(201)에 플러스를 인가한 경우에만 lA의 계산을 할 수 있었기 때문에 그 결과를 나타낸다.Here, Fig. 22B shows the calculation result of the b structure in the case of 1A when plus is applied to the first n + region 201 as the b structure-3. The three calculations in Fig. 22A are all uniformly compared with a current of 0.174A in terms of calculation ability, but the actual static current is about 1A at a depth of 1 mu m at an electrostatic voltage of 700V, 220pF, and 0Ω. The result is shown because lA can be calculated only when a plus is applied to the first n + region 201 by simulation.

도 22의 (a)의 b 구조-2와 비교하여, b 구조-3로서는 동일한 극성이라도 0.174A로부터 1A로 전류를 늘려 계산하면 각 승산의 값이 1자릿수 혹은 그 이상 증가하는 것을 알 수 있다.As compared with the structure b of FIG. 22A, even if the structure b is increased by increasing the current from 0.174A to 1A even with the same polarity, the value of each multiplication increases by one digit or more.

여기에서, 도 22의 (c)와 같이, 보호 소자(200)에 의해 높은 정전기 전압이 인가되고, 도 16 및 그 모식도인 도 19의 (b)에서 도시한 전류보다도 많은 정전기 전류가 흐른 경우, 절연 영역(203)이 충분히 넓으면, 도 16에서 도시한 q1 영역(가장 고밀도 영역의 1할 정도의 전류 밀도의 영역)은 또한 하측 및 대향면 OS와 반대측의 외측 방향으로 넓어지게 되고, 즉 제2 전류 경로 I2가 넓어진다. 제2 전류 경로 I2가 넓어지면 넓어질수록, 전도도 변조 효율을 보다 상승시킬 수 있어, 통과하는 전류가 증가하여 q1 영역이 아래쪽으로 넓어지기 때문에 또한 제2 전류 경로 I2가 넓어진다. 이에 의해, 기판의 결정 온도가 저하하기 때문에, 캐리어의 이동도를 보다 상승시켜서, 전류를 보다 많이 흘려서 보호 효과를 더욱 향상시킬 수 있다.Here, as shown in FIG. 22C, when a high electrostatic voltage is applied by the protection element 200, and more electrostatic current flows than the current shown in FIG. 16 and FIG. 19B, which is a schematic diagram thereof, If the insulating region 203 is sufficiently wide, the q1 region (region of about 10% current density of the most dense region) shown in Fig. 16 also becomes wider in the outward direction opposite to the lower side and the opposing surface OS, i.e. 2 Current path I2 is widened. The wider the second current path I2 is, the higher the conductivity modulation efficiency can be, and the second current path I2 is also wider because the current passing through increases and the q1 region is widened downward. Thereby, since the crystal temperature of a board | substrate falls, the mobility of a carrier can be raised more and a current flows more, and a protection effect can be improved further.

즉, b 구조에서는 인가되는 정전기의 전압이 높아지면 높아질수록, 전도도 변조 효율이 점점 더 올라서, 전류 경로가 크게 넓어지기 때문에, 전도도 변조 효과를 자동 조정할 수 있다.That is, in the b structure, the higher the voltage of the applied static electricity is, the higher the conductivity modulation efficiency becomes and the wider the current path becomes, so that the conductivity modulation effect can be automatically adjusted.

또한 제1 전류 경로 I1도 정전기의 전압이 높아지면 높아질수록 깊은 곳에 전류가 흐르게 되어, 제2 전류 경로 I2와 마찬가지로 전도도 변조 효과를 자동 조정할 수 있다.In addition, as the voltage of the static electricity increases in the first current path I1, the current flows deeply, and thus, as in the second current path I2, the conductivity modulation effect can be automatically adjusted.

따라서, 후술하지만 제2 전류 경로 I2가 될 수 있는 절연 영역(203)을 충분히 확보하면, 220pF, 0Ω에서 2500V의 정전기로부터도 피보호 소자를 파괴로부터 지킬 수 있는 구조로 되어 있다. 더구나 기생 용량을 거의 갖지 않기 때문에 피보호 소자의 고주파 특성을 열화시키지 않는다. 즉, 원래 정전 파괴 전압 100V 정도의 소자에 기생 용량 20fF의 본 보호 소자를 접속함으로써 정전 파괴 전압을 20배 이상 향상시킬 수 있다.Therefore, if the insulating region 203 that can be the second current path I2, as described later, is sufficiently secured, the protected element can be protected from breakdown even from the static electricity of 220 pF and 0? Moreover, since it has little parasitic capacitance, it does not deteriorate the high frequency characteristics of the device to be protected. That is, the electrostatic breakdown voltage can be improved by 20 times or more by connecting the present protection element of the parasitic capacitance 20fF to an element of about 100V.

여기서, 도 23을 이용하여, b 구조의 α1이 5㎛ 이하가 바람직한 이유를 설명한다. 도 23은 도 22의 b 구조-2에서의 전자 전류 밀도를 제1 n+영역(201)의 폭 α1을 바꾸어 계산한 것이다.Here, the reason why [alpha] 1 of the b structure is preferably 5 [mu] m or less will be described with reference to FIG. FIG. 23 calculates the electron current density in the structure b of FIG. 22 by changing the width α1 of the first n + region 201.

제1 n+영역(201)의 폭 α1을 5㎛ 이하로 하면 급격히 제2 전류 경로 I2의 비율이 상승한다. 즉 전류가 수평 방향과 깊이 방향으로 넓어지기 때문에, 그 만큼 전도도 변조 효율이 오르고, 온도가 저하하여 캐리어의 이동도가 늘기 때문에 전류값이 대폭 증가하고, 보호 소자로서의 보호 효과가 크게 증가한다.When the width α1 of the first n + region 201 is 5 μm or less, the ratio of the second current path I2 increases rapidly. In other words, since the current widens in the horizontal direction and the depth direction, the conductivity modulation efficiency increases, the temperature decreases and the mobility of the carrier increases, thereby greatly increasing the current value and greatly increasing the protective effect as a protection element.

여기서, 도 21에 도시하는 α1= 3㎛의 제2 전류 경로 I2의 비율이 0.48인 데 대하여, 위의 도 23에서 동일한 제1 n+영역폭으로 제1 n+영역폭 3㎛의 포인트의 I2 비율이 0.3밖에 없는 것은 도 23이 0.174A에서 도 21이 1A이기 때문에, 어떤 일정 전류치까지는 전류가 많은 쪽이 제2 전류 경로 I2의 비율이 커지는 것을 알 수 있다. 또한, 큰 디바이스를 시뮬레이션할 때의 계산 능력의 한계를 위해 0.174A에서 비교하였지만, 상대 비교이면 이 전류값으로 충분히 비교할 수 있다.Here, while the ratio of the second current path I2 of α1 = 3 μm shown in FIG. 21 is 0.48, I2 of the point of the first n + area width 3 μm with the same first n + area width in FIG. 23 above. It can be seen that the ratio of the second current path I2 is larger in the case where the current is higher up to a certain current value because the ratio of only 0.3 is 0.174A to 21A in FIG. In addition, although the comparison was performed at 0.174A for the limitation of computational power when simulating large devices, a relative comparison can sufficiently compare this current value.

다음에, 제1 n+형 영역(201) 외측에 확보하여야 할 절연 영역(203)의 폭 β에 대하여 설명한다. 상술한 바와 같이, 제2 전류 경로 I2는 제1 n+형 영역(201)의 대향면 OS와 반대측의 절연 영역(203)에도 제2 전류 경로 I2가 넓어지기 때문에,여기에 충분한 폭 β의 절연 영역(203)을 확보하면 된다.Next, the width β of the insulating region 203 to be secured outside the first n + type region 201 will be described. As described above, in the second current path I2, the second current path I2 also widens in the insulating region 203 opposite to the opposing surface OS of the first n + type region 201, so that the insulation having a width β sufficient for this is provided. The area 203 may be secured.

도 24를 참조하여 b 구조의 β와 정전 파괴 전압에 대하여 설명한다. 절연 영역(203)을 충분히 확보하는 것은 제2 전류 경로 I2가 될 수 있는 영역을 충분히 확보하게 되어 보호 효과가 높은 점에 대해서는 설명한 바와 같다. 즉, 도 24의 (a)의 평면도와 같이 대향면 OS와 반대측에 소정의 절연 영역폭 β 확보한다. 도 24의 (b)는 실제로 β의 값을 변동시켜 정전 파괴 전압을 조사한 결과를 나타낸다.With reference to Fig. 24, β and b will be described. Ensuring sufficient insulating region 203 is as described above with regard to securing a sufficient region for the second current path I2 and having a high protective effect. That is, as shown in the plan view of Fig. 24A, a predetermined insulating region width β is secured on the side opposite to the opposing surface OS. 24B shows the result of examining the electrostatic breakdown voltage by actually varying the value of β.

측정한 피보호 소자는 게이트 길이 0.5㎛, 게이트 폭 600㎛의 GaAs MESFET의 게이트에 10KΩ의 저항을 직렬로 접속한 소자이다. 보호 소자(200) 접속 전에는, 소스 또는 드레인 전극과 저항단과의 사이의 정전 파괴 전압은 100V 정도이다. 그 동안에 b 구조의 보호 소자(200)의 제1 n+형 영역(201)과 제2 n+형 영역(202)의 양단을 병렬 접속하고, β의 값을 변화시켜서 정전 파괴 전압을 측정하였다. 제1 n+형 영역(201)과 제2 n+형 영역(202) 간의 용량은 20fF이다.The to-be-protected element measured was a device in which a 10 KΩ resistor was connected in series to a gate of a GaAs MESFET having a gate length of 0.5 μm and a gate width of 600 μm. Before the protection element 200 is connected, the electrostatic breakdown voltage between the source or drain electrode and the resistor terminal is about 100V. Meanwhile, both ends of the first n + type region 201 and the second n + type region 202 of the b-type protection element 200 were connected in parallel, and the value of β was changed to measure the electrostatic breakdown voltage. The capacitance between the first n + type region 201 and the second n + type region 202 is 20 fF.

도 24의 (b)에 도시한 바와 같이 β를 25㎛까지 크게 하면 정전 파괴 전압은 2500V까지 향상하였다. 도 24의 (a)에 도시하는 β가 15㎛ 일 때의 정전 파괴 전압은 700V이다. 이것은 정전기 전압을 700V로부터 2500V까지 올렸을 때에 제1 n+형 영역(201)에서 제2 전류 경로 I2는 대향면 OS와 반대측의 외측 방향(β)에 15㎛ 이상은 연장되어 있는 것을 나타낸다.As shown in Fig. 24B, when β was increased to 25 µm, the electrostatic breakdown voltage was improved to 2500V. The electrostatic breakdown voltage when (beta) shown in FIG.24 (a) is 15 micrometers is 700V. This indicates that when the electrostatic voltage is raised from 700V to 2500V, the second current path I2 in the first n + type region 201 extends 15 µm or more in the outward direction β on the side opposite to the opposing surface OS.

정전기 전압이 높아진다는 것은 그 만큼 제2 전류 경로 I2가 넓어진다는 것이다. 즉, 절연 영역(203)이 충분히 확보되어 있지 않은 경우에는 제2 전류 경로 I2의 확대가 제한되지만, 절연 영역(203)을 충분히 확보함으로써 제2 전류 경로 I2를 충분히 넓힐 수 있다.The higher the electrostatic voltage, the larger the second current path I2. That is, when the insulating region 203 is not sufficiently secured, the enlargement of the second current path I2 is limited. However, the second current path I2 can be sufficiently widened by sufficiently securing the insulating region 203.

즉, b 구조에서는 제1 n+형 영역(201)의 외측의 절연 영역(203) 폭 β를 10㎛ 이상, 적합하게는 15㎛ 이상 확보하면, 제2 전류 경로 I2를 보다 넓게 하여 전도도 변조 효율을 보다 상승시킬 수 있다.That is, in the b structure, when the width β of the insulating region 203 outside the first n + type region 201 is secured at 10 μm or more, preferably 15 μm or more, the second current path I2 is made wider to conduct conductivity modulation efficiency. Can be raised more.

a 구조에서는, 보호 소자를 접속한 경우에 2배∼3배 정도까지만 정전 파괴 전압을 높일 수 없지만, b 구조에서는 β가 15㎛인 경우 정전 파괴 전압이 700V, β를 25㎛까지 연장되면 2500V가 되어, 정전 파괴 전압이 25배까지 오르는 것이 확인되었다. 즉, b 구조에서는 소정의 β를 확보하면 종래의 보호 소자에 비하여 적어도 약 10배의 전류를 흘릴 수 있다.In the a structure, the electrostatic breakdown voltage cannot be increased by only 2 to 3 times when the protection element is connected, but in the b structure, when the β is 15 μm, the static breakdown voltage is 700 V, and when the β is extended to 25 μm, 2500 V is obtained. It was confirmed that the electrostatic breakdown voltage was increased by 25 times. That is, in the b structure, if a predetermined β is secured, the current can flow at least about 10 times as compared with the conventional protection element.

설명한 바와 같이 제1 전류 경로 I1에 흐르는 전류와 제2 전류 경로에 I2에 흐르는 전류는 거의 동등하고, 종래의 보호 소자에 흐르는 전류 중 적어도 10배의 전류를 흘릴 수 있다는 것은 제1 전류 경로 I1, 제2 전류 경로 I2 모두 각 전류 경로에 흐르는 전류는 종래의 각각 적어도 5배인 것을 알 수 있다.As described, the current flowing in the first current path I1 and the current flowing in I2 in the second current path are almost equal, and it is possible to flow at least 10 times the current flowing through the conventional protection element. It can be seen that the current flowing in each current path in both of the second current paths I2 is at least five times higher than that in the conventional art.

이와 같이, β는 10㎛ 이상이 바람직하고, 이것은 칩 상에 보호 소자(200)를 집적화할 때에는 제1 n+형 영역(201) 외측에는 폭 β의 절연 영역(203)을 확보하여 다른 구성 요소나 배선 등을 배치하는 것을 의미한다.As described above, β is preferably 10 μm or more, and when the protection element 200 is integrated on the chip, the insulating region 203 having a width β is secured outside the first n + type region 201 to form other components. Or wiring.

마찬가지로, 도 25와 같이, 제2 전류 경로 I2를 확보하기 위해서 깊이 방향에도 충분한 절연 영역을 확보하는 것이 바람직하다. 도 25의 (a)는 단면도로, 제1 n+형 영역(201) 및 제2 n+형 영역(202) 아래쪽에 소정의 깊이 δ의 절연 영역(203)을 확보한다.Similarly, as shown in FIG. 25, it is preferable to secure an insulation region sufficient in the depth direction in order to secure the second current path I2. FIG. 25A is a cross-sectional view showing an insulating region 203 having a predetermined depth δ below the first n + type region 201 and the second n + type region 202.

도 25의 (b)에, 제1 n+형 영역(201)을 플러스로 하여, 220pF, 0Ω에서 700V의 정전기 전압이 인가된 것을 상정하여 1㎛의 깊이로 1A를 흘리는 시뮬레이션을 행하고, 좌표 X= 0㎛에서의 Y 방향 단면의 전자 전류 밀도의 그래프를 나타낸다. 이 그래프에서 표면으로부터 전자 전류 밀도를 깊이 방향으로 적분해갔을 때, 깊이 (Y) 19㎛까지의 적분(해칭 부분)이 전체 50㎛까지의 적분의 90%인 것을 알 수 있었다. 즉, 절연 영역(203)의 깊이 δ는 20㎛ 이상이 적합하다.In FIG. 25B, a simulation is performed to flow 1 A at a depth of 1 μm, assuming that the first n + type region 201 is positive, and an electrostatic voltage of 700 V is applied at 220 pF and 0 Ω. The graph of the electron current density of the Y direction cross section in = 0 micrometer is shown. In this graph, when the electron current density was integrated from the surface in the depth direction, it was found that the integral (hatched portion) up to 19 μm in depth (Y) was 90% of the integral up to 50 μm in total. In other words, the depth δ of the insulating region 203 is preferably 20 µm or more.

이상, 보호 소자(200) 주변에 확보하여야 할 절연 영역(203)의 사이즈(β나 δ)와, 제1 n+형 영역(201)의 폭(α1)에 대하여 설명하였지만, 칩 상의 배치에 의해서는 충분한 β나 δ, 또는 대향면 OS 사이의 거리를 확보할 수 없는 경우가 있다.As described above, the size (β or δ) of the insulating region 203 to be secured around the protection element 200 and the width α1 of the first n + type region 201 have been described. In some cases, it is not possible to secure sufficient β, δ, or the distance between the opposing surfaces OS.

그 경우에는 도 26의 평면도와 같이, 제1 n+형 영역(201)을 대향면 OS로부터 이격하는 방향으로 연장부(300)를 형성하고, 연장부(300)와 제2 n+형 영역 간의 절연 영역(203) 사이에 소정의 폭 γ의 절연 영역(203)을 확보한다. 그리고 그 절연 영역(203)에 전도도 변조 효율이 높은 전자 전류 및 홀 전류의 경로가 되는 제3 전류 경로 I3을 형성하면 된다.As such case, the plan view of Figure 26, between the 1 n + surface facing the type region 201 is formed in the extension portion 300 in a direction away from the OS, and the extension portion 300 and the 2 n + type region An insulating region 203 having a predetermined width γ is secured between the insulating regions 203. In the insulating region 203, a third current path I3 serving as a path for electron current and hole current with high conductivity modulation efficiency may be formed.

제3 전류 경로 I3은 연장부(300) 및 제2 n+형 영역(202) 간의 절연 영역(203)에 의해 큰 전류 경로를 확보할 수 있다. 도면에서는 평면적으로 나타내고 있지만 지면에 수직인 방향(장치의 깊이 방향)에도 제3 전류 경로 I3이 형성되기 때문에, 깊이 방향의 전류도 증가한다. 또한, 대향면 OS의 깊이 방향(지면에 수직 방향)에는, 제1 전류 경로 I1 및 제2 전류 경로 I2가 형성되고, 보호 소자의 전류 경로는 제1, 제2, 제3 전류 경로 I1∼I3이 된다.The third current path I3 may secure a large current path by the insulating region 203 between the extension 300 and the second n + type region 202. Although shown in plan, since the third current path I3 is formed also in the direction perpendicular to the ground (the depth direction of the device), the current in the depth direction also increases. In addition, the first current path I1 and the second current path I2 are formed in the depth direction (the direction perpendicular to the ground) of the opposing surface OS, and the current paths of the protection elements are the first, second, and third current paths I1 to I3. Becomes

도 26의 (b)에 γ와 정전 파괴 전압의 비교를 실제로 측정한 값으로 도시한다. 피보호 소자, 보호 소자(200)의 접속 방법은 도 24에서 β의 값을 변동시켜 정전 파괴 전압을 측정했을 때와 동일하다In FIG. 26B, the comparison between γ and the electrostatic breakdown voltage is shown as the actual measured values. The connection method of the protected element and the protection element 200 is the same as when the electrostatic breakdown voltage is measured by changing the value of β in FIG.

도 26의 (b)에 도시한 바와 같이, γ를 30㎛까지 크게 하면 정전 파괴 전압은 1200V까지 향상하였다. γ가 25㎛일 때의 정전 파괴 전압은 700V이다. 이것은 정전기 전압을 700V로부터 1200V까지 올렸을 때에 제3 전류 경로 I3은 연장부(300)와 제2 n+형 영역 간의 상기 절연 영역에 25㎛ 이상 연장되어 있는 것을 나타낸다.As shown in FIG. 26B, when γ was increased to 30 μm, the electrostatic breakdown voltage was improved to 1200V. The electrostatic breakdown voltage when γ is 25 µm is 700V. This indicates that when raising the electrostatic voltage from 700V to 1200V, the third current path I3 extends 25 占 퐉 or more in the insulating region between the extension 300 and the second n + type region.

이와 같이, 연장부(300)를 구비한 경우에도 정전기의 전압이 높아지면 높아질수록, 전류 경로 I3을 보다 넓게 하여 전도도 변조 효율을 보다 상승시킬 수 있다. 즉, 인가되는 정전기의 전압에 의해 전도도 변조 효과를 자동 조정할 수 있다. 이에 따라 절연 영역의 온도가 저감하고, 캐리어의 이동도를 보다 상승시킬 수 있어, 전류를 보다 많이 흘리고, 보호 효과가 향상된다.As described above, even when the extension part 300 is provided, the higher the voltage of the static electricity is, the wider the current path I3 can be to increase the conductivity modulation efficiency. That is, the conductivity modulation effect can be automatically adjusted by the voltage of the applied static electricity. As a result, the temperature of the insulating region is reduced, the mobility of the carrier can be increased more, the current flows more, and the protection effect is improved.

즉 연장부(300)도 주위에 충분한 절연 영역(203)을 확보하는 것이 바람직하며, γ를 충분히 확보함으로써 제3 전류 경로 I3의 충분히 넓어지는 스페이스를 확보할 수 있어, 정전기 전압에 따른 정전기 전류를 보다 많이 흘릴 수 있다. 따라서 폭 γ는 10㎛ 이상이 바람직하고, 20㎛ 이상 있으면 더 적합하다. 또한, 연장부(300)의 양 방의 측면측에 γ를 확보하면 보다 효과가 향상된다.That is, it is preferable to secure a sufficient insulating area 203 around the extension part 300, and by sufficiently securing γ, a space which is sufficiently widened in the third current path I3 can be secured, so that the electrostatic current according to the electrostatic voltage can be secured. You can shed more. Therefore, 10 micrometers or more are preferable and, as for width (gamma), 20 micrometers or more are more suitable. In addition, when γ is secured to both side surfaces of the extension part 300, the effect is improved.

또한, β를 확보한 후에 γ를 확보하는 것이 최적이지만, β가 불충분하여도 γ를 확보함으로써 보호 소자의 효과가 향상된다.It is also optimal to secure γ after securing β, but the effect of the protective element is improved by securing γ even if β is insufficient.

도 27에는 제1 n+형 영역(201) 및 제2 n+형 영역(202)이 모두 5㎛ 이하인 경우(이하 c 구조라고 칭함)의 전류 경로의 모식도를 도시한다.FIG. 27 shows a schematic diagram of the current path when both the first n + type region 201 and the second n + type region 202 are 5 µm or less (hereinafter referred to as c structure).

c 구조는 b 구조에서의 제2 n+형 영역(202)의 폭 α2를, 제1 n+형 영역 α1과 동등하게 좁혀진 구조로, 상호 4㎛ 정도의 이격 거리에서 대향 배치되고, 주위에 절연 영역(203)이 배치되어 있다. c 구조에서도 제1 전류 경로 I1 및 제2 전류 경로 I2가 형성된다.The structure c is a structure in which the width α2 of the second n + type region 202 in the b structure is narrowed equally to the first n + type region α1, and is disposed at a distance of about 4 μm from each other and insulated from the surrounding. The area 203 is disposed. In the c structure, the first current path I1 and the second current path I2 are formed.

제1 전류 경로 I1은 기판 표면으로부터 제1 및 제2 n+형 영역의 대향면 OS 간 및 양 영역의 저면 부근 간의 절연 영역(203)에 형성되고, 전자 전류 및 홀 전류의 경로가 된다.The first current path I1 is formed in the insulating region 203 between the opposing surface OS of the first and second n + type regions from the substrate surface and near the bottom of both regions, and serves as a path of electron current and hole current.

제2 전류 경로 I2는 제1 및 제2 n+형 영역보다도 충분히 깊은 영역을 우회하고, 서로 양 영역의 대향면 OS와 반대측의 측면에 도달하여 형성된다. 즉, 제1 n+형 영역(201)도 제2 n+형 영역(202)도, 대향면 OS와 반대 외측의 측면을 전류 경로로서 이용할 수 있어, 제1 전류 경로 I1보다 깊은 영역에 제2 전류 경로 I2가 형성된다.The second current path I2 is formed by bypassing a region sufficiently deeper than the first and second n + type regions and reaching the side surface opposite to the opposing surface OS of both regions. That is, neither the first n + type region 201 nor the second n + type region 202 can use the side surface of the outer side opposite to the opposing surface OS as the current path, so that the second n Current path I2 is formed.

또한, 제1 n+형 영역(201)은 도 28과 같이, 대향면 OS로부터 이격하는 방향으로 연장부(300a)를 형성하고, 연장부(300a)와 제2 n+형 영역(202)의 절연 영역에, 전도도 변조를 일으키는 전자 전류 및 홀 전류의 경로가 되는 제3 전류 경로 I3을 형성해도 된다.Further, as shown in FIG. 28, the first n + type region 201 forms an extension 300a in a direction away from the opposing surface OS, and the extension portion 300a and the second n + type region 202 are formed. In the insulating region, a third current path I3 serving as a path of the electron current and the hall current which causes conductivity modulation may be formed.

또한, 마찬가지로 제2 n+형 영역(202)은 대향면 OS로부터 이격하는 방향으로 연장부(300b)를 형성하고, 연장부(300b)와 제1 n+형 영역(201)의 절연 영역에, 전도도 변조를 일으키는 전자 전류 및 홀 전류의 경로가 되는 제3 전류 경로 I3을 형성해도 된다.Similarly, the second n + type region 202 forms an extension 300b in a direction away from the opposing surface OS, and in the insulating region of the extension 300b and the first n + type region 201, The third current path I3 serving as the path of the electron current and the hall current which causes conductivity modulation may be formed.

연장부(300a, 300b)는 어느 한쪽이라도 좋고, 양 영역에 형성해도 된다. 또한, 도면과 같이 이들을 대향면 OS로부터 이격하는 방향으로 곡절해도 된다. 이에 따라 도 28과 같이 전류 경로 I3이 형성되기 때문에, 전류값이 증가하여 보호 효과가 증대한다.The extension parts 300a and 300b may be either, and may be formed in both areas. Further, as shown in the figure, they may be curved in a direction away from the opposing surface OS. As a result, since the current path I3 is formed as shown in FIG. 28, the current value increases and the protection effect increases.

또한, β, γ, δ의 값은 상술한 값이 적합하지만, 그 이하라도 a 구조와 비교하여 보다 큰 전류 경로를 확보할 수 있지만, 될 수 있는 한 각 값을 확보하는 패턴으로 하는 쪽이 좋다.Although the above values are suitable for the values of β, γ, and δ, a larger current path can be secured in comparison with the a structure even below, but it is better to use a pattern for securing each value as much as possible. .

즉, 보호 소자(200)를 구성하는 제1 n+형 영역(201)(c 구조인 경우는 제2 n+형 영역(202)도) 주위의 절연 영역(203)에는 제2 전류 경로 I2 또는 제3 전류 경로 I3을 저해하지 않도록 충분한 스페이스(β, γ)를 확보하고, 보호 소자(200)가 접속하는 피보호 소자나 다른 구성 요소 및 배선 등은 제1 n+형 영역(201)으로부터 외측으로 10㎛ 정도 이상 이격하여 배치하면 된다. 또한, 칩 단부도 전류 경로를 저해하게 되기 때문에, 제1 n+형 영역(201)이 칩 단부에 배치되는 패턴인 경우에는 칩 단부까지의 거리를 10㎛ 정도 이상 확보하면 된다.That is, the second current path I2 or the insulating region 203 around the first n + type region 201 constituting the protection element 200 (or the second n + type region 202 in the case of the c structure) is also provided. Sufficient space (β, γ) is secured so as not to impede the third current path I3, and the protected element, the other component, the wiring, etc. to which the protection element 200 is connected are outside from the first n + type region 201. What is necessary is just to arrange | position apart 10 micrometers or more. In addition, since the chip end also inhibits the current path, in the case where the first n + type region 201 is a pattern arranged at the chip end, the distance to the chip end may be about 10 µm or more.

보호 소자(200)의 패턴에 대하여 도 4 및 도 13의 스위치 회로 장치를 참조하여 설명한다.The pattern of the protection element 200 will be described with reference to the switch circuit device of FIGS. 4 and 13.

도 4의 스위치 회로 장치에서는, 예를 들면, 출력 단자 패드 O1 및 출력 단자 패드 O2에 보호 소자(200)가 접속되어 있다. 설명한 바와 같이, 각 패드(70)의 근방에는 고농도 불순물 영역(100b)의 배치되어 있고, 각 패드(70)의 가장 아래의 게이트 금속층(68)은 GaAs 반절연성 기판과 쇼트키 접합을 형성하고, 고농도 불순물 영역(100b)과 각 패드(70)는 쇼트키 접합을 형성하고 있다.In the switch circuit device of FIG. 4, for example, the protection element 200 is connected to the output terminal pad O1 and the output terminal pad O2. As described above, a high concentration impurity region 100b is disposed in the vicinity of each pad 70, and the bottom gate metal layer 68 of each pad 70 forms a Schottky junction with a GaAs semi-insulating substrate. The high concentration impurity region 100b and each pad 70 form a Schottky junction.

즉, 도 4에서 저항 R3 및 R4를 각각 출력 단자 패드 O1 및 O2에 근접하여 배치함으로써, 저항 R3, R4를 구성하는 N+형 영역과 패드 주변의 고농도 불순물 영역(100b)의 이격 거리는 4㎛가 되고, 주위에 절연 영역(203)이 배치되어 보호 소자(200)가 된다. 저항 R3 및 R4의 일부가 제1 n+형 영역(201)으로, 출력 단자 패드O1, O2 주변의 고농도 불순물 영역(100b)의 일부가 제2 n+형 영역(202)이다. 또한, 고농도 불순물 영역(100b)은 보호 소자(200)로서는 출력 단자 패드 O1과 접속하고 있어, 즉 α2의 폭이 넓은 b 구조가 된다. 즉, 스위치 회로 장치의 제어 단자-출력 단자 간에 병렬로 보호 소자(200)를 접속하게 된다.That is, in FIG. 4, the resistors R3 and R4 are disposed close to the output terminal pads O1 and O2, respectively, so that the distance between the N + type region constituting the resistors R3 and R4 and the high concentration impurity region 100b around the pad is 4 μm. Insulation regions 203 are disposed around them to form the protection element 200. A portion of the resistors R3 and R4 is the first n + type region 201, and a portion of the high concentration impurity region 100b around the output terminal pads O1 and O2 is the second n + type region 202. In addition, the high concentration impurity region 100b is connected to the output terminal pad O1 as the protection element 200, that is, has a wide b structure of? 2. That is, the protection element 200 is connected in parallel between the control terminal and the output terminal of the switch circuit device.

이 패턴에서 저항 R3 및 R4의 폭이 α1로, 이것을 5㎛ 이하로 한다.In this pattern, the widths of the resistors R3 and R4 are? 1, which is 5 mu m or less.

또한, 제1 n+형 영역(201)이 되는 저항 R3, R4의 외측의 절연 영역(203)의 폭 β를 10㎛ 이상 확보하여, 다른 구성 요소를 배치한다. 이 패턴인 경우 β의 끝은 칩단이고 저항 R3, R4로부터 칩단까지의 거리 β를 10㎛ 이상 확보한다.In addition, the width β of the insulating region 203 outside the resistors R3 and R4 serving as the first n + type region 201 is ensured by 10 µm or more, and other components are arranged. In this pattern, the end of β is the chip end and the distance β from the resistors R3 and R4 to the chip end is secured by 10 µm or more.

그러나 도 4에서, β가 10㎛ 이상 확보할 수 없는 경우도 있고, 그 만큼 전류 경로 I2에 흐르는 전류가 적어진다. 그 대책으로는 보호 소자(200)의 제1 n+형 영역(201)의 일부를 연장한 연장부(300)를 형성하고, 연장부(300)와 제2 n+형 영역(202) 간의 절연 영역(203)에 제3 전류 경로 I3을 형성하는 영역을 확보하면 된다.However, in FIG. 4, 10 micrometers or more may not be ensured, and the electric current which flows into the current path I2 by that much decreases. As a countermeasure, an extension part 300 extending a part of the first n + type region 201 of the protection element 200 is formed, and insulation between the extension part 300 and the second n + type region 202 is provided. What is necessary is just to ensure the area | region which forms 3rd current path I3 in the area | region 203.

도 4의 패턴에서는 저항 R3과 고농도 불순물 영역(100b) 간의 절연 영역(203)에 각각의 영역과 직교하는 방향으로 γ로서 폭 10㎛ 이상 확보함으로써, 저항 R3 및 R4와 고농도 불순물 영역(100b) 간의 절연 영역(203)이 전류 경로 I3이 된다. 즉, 제2 전류 경로 I2의 확보가 불충분하여도, 제3 전류 경로 I3을 형성하고 정전기로부터 충분히 스위치 회로 장치의 제어 단자-출력 단자 간의 쇼트키 접합을 보호하고 있다.In the pattern of FIG. 4, the insulating region 203 between the resistor R3 and the heavily doped impurity region 100b is secured with a width of 10 μm or more in the direction orthogonal to the respective regions, whereby the resistances between R3 and R4 and the heavily doped impurity region 100b are secured. The insulating region 203 becomes the current path I3. That is, even if securing the second current path I2 is insufficient, the third current path I3 is formed and the Schottky junction between the control terminal and the output terminal of the switch circuit device is sufficiently protected from static electricity.

한편 도 13의 스위치 회로 장치도, 도 4와 마찬가지로, 출력 단자 패드 O1 및 출력 단자 패드 O2에 보호 소자(200)가 접속되어 있다. 도 13의 스위치 회로 장치에서는 각 전극 패드(70) 주변에 패드와 쇼트키 접합을 형성하는 주변 n+형 영역(160)이 배치된다.On the other hand, also in the switch circuit device of FIG. 13, the protection element 200 is connected to the output terminal pad O1 and the output terminal pad O2 similarly to FIG. In the switch circuit device of FIG. 13, a peripheral n + type region 160 forming a pad and a Schottky junction is disposed around each electrode pad 70.

즉, 도 13에서 저항 R3 및 R4를 각각 출력 단자 패드 O1 및 O2에 근접하여 배치함으로써, 저항 R3, R4를 구성하는 N+형 영역과 주변 n+형 영역(160)의 이격 거리는 4㎛가 되고, 주위에 절연 영역(203)이 배치되어 보호 소자(200)가 된다. 저항 R3 및 R4의 일부가 제1 n+형 영역(201)으로, 출력 단자 패드 O1, O2의 주변 n+형 영역(160)의 일부가 제2 n+형 영역(202)이다. 즉, 스위치 회로 장치의 제어 단자-출력 단자 간에 병렬로 보호 소자(200)를 접속하게 된다.That is, in FIG. 13, the resistors R3 and R4 are disposed close to the output terminal pads O1 and O2, respectively, so that the separation distance between the N + type region constituting the resistors R3 and R4 and the peripheral n + type region 160 becomes 4 µm. , The insulating region 203 is disposed around the protection element 200. A portion of the resistors R3 and R4 is the first n + type region 201, and a portion of the peripheral n + type region 160 of the output terminal pads O1, O2 is the second n + type region 202. That is, the protection element 200 is connected in parallel between the control terminal and the output terminal of the switch circuit device.

이 패턴에서 저항 R3 및 R4의 폭이 α1이고, 이것을 5㎛ 이하로 한다. 또, 도 13의 패턴은 제2 n+형 영역(202)은 패드 하부 전면이 아닌 주변부만이다. 그러나, 상술한 바와 같이 이 패턴의 경우에는 대향면 OS와 반대의 측면이 제2 전류 경로 I2로서 이용되지 않기 때문에, 이 경우 b 구조가 된다.In this pattern, the widths of the resistors R3 and R4 are α1, which is 5 탆 or less. In addition, in the pattern of FIG. 13, the second n + type region 202 is only a peripheral portion, not a pad lower front surface. However, as described above, in this pattern, since the side opposite to the opposing surface OS is not used as the second current path I2, in this case, the b structure is obtained.

이 패턴에서도 제1 n+형 영역(201)이 되는 저항 R3, R4의 외측의 절연 영역(203)의 폭 β를 10㎛ 이상 확보하여 다른 구성 요소를 배치한다. 이 패턴의경우 β의 끝은 칩단이고 저항 R3, R4로부터 칩단까지의 거리 β를 10㎛ 이상 확보한다.Also in this pattern, the width? Of the insulating region 203 outside the resistors R3 and R4 to be the first n + type region 201 is secured by 10 µm or more, and other components are arranged. In this pattern, the end of β is the chip end, and the distance β from the resistors R3 and R4 to the chip end is secured by 10 µm or more.

또한, β가 10㎛ 이상 확보할 수 없는 경우에는, 예를 들면 제1 n+형 영역(201)에 연장부(300)를 형성하고, 연장부(300)와 제2 n+형 영역(202) 간의 절연 영역(203)에 제3 전류 경로 I3을 형성하면 된다.In addition, when β cannot be secured by 10 μm or more, for example, the extension part 300 is formed in the first n + type region 201, and the extension part 300 and the second n + type region 202 are formed. The third current path I3 may be formed in the insulating region 203 between the layers.

이와 같이, 본 실시 형태의 보호 소자(200)는 제1 N+형 영역(201) 및 제2 N+형 영역 중 적어도 어느 한쪽의 고농도 영역의 폭을 5㎛ 이하로 하고, 주위에 충분한 절연 영역(β, γ)을 확보하여 피보호 소자가 되는 2단자 간에 배치한다.As described above, the protection element 200 of the present embodiment has a width of at least one of the high concentration regions of at least one of the first N + type region 201 and the second N + type region of 5 μm or less, and the insulation region sufficient for the surroundings. (β, γ) are secured and arranged between the two terminals serving as the protected element.

이상 절연 영역(203)이 GaAs인 경우를 예로 들어 설명하였지만, 절연 영역(203)은 상술한 바와 같이 기판에 불순물을 주입 확산하여 절연화한 영역이라도 되고, 그 경우 실리콘 기판이라도 마찬가지로 실시할 수 있다.Although the case where the insulating region 203 is GaAs has been described as an example, the insulating region 203 may be a region obtained by injecting and diffusing impurities into the substrate as described above, and in this case, the silicon substrate may be similarly implemented. .

이상으로 상술한 바와 같이, 본 발명에 따르면 이하의 효과가 얻어진다.As mentioned above, according to this invention, the following effects are acquired.

제1로, 스위치 회로 장치의 구성 요소를 이용하고, 저항의 패턴을 고안함으로써 보호 소자를 접속할 수 있다. 이에 의해, 분로 FET의 게이트 전극 및 소스 전극 간 또는 게이트 전극 및 드레인 전극 간의 정전 파괴 전압을 보호 소자 접속전과 비교하여 20V 이상 향상시킬 수 있고, 스위치 회로 장치로서의 정전 파괴 전압을 200V 이상으로 할 수 있다.First, a protection element can be connected by devising a pattern of resistance using the components of the switch circuit device. Thereby, the electrostatic breakdown voltage between the gate electrode and the source electrode of the shunt FET, or between the gate electrode and the drain electrode can be improved by 20V or more as compared with before the protection element connection, and the electrostatic breakdown voltage as the switch circuit device can be 200V or more. .

제2로, 전극 패드의 일부를 보호 소자가 접속하는 금속 전극으로서 이용하고, 또한 전극 패드와 스크라이브 라인 간에 보호 소자를 배치함으로써, 보호 소자를 접속함에 따른 칩 내의 면적의 증대를 억제할 수 있다.Secondly, by using a part of the electrode pad as a metal electrode to which the protection element is connected and disposing the protection element between the electrode pad and the scribe line, it is possible to suppress an increase in the area in the chip due to the connection of the protection element.

제3으로, 아이솔레이션을 향상시키기 위해서 패드 주변에 형성한 고농도 영역을 보호 소자의 하나의 단자로 할 수 있어, 아이솔레이션 향상과 정전 파괴 전압의 향상이 실현한다.Third, the high concentration region formed around the pad can be used as one terminal of the protection element in order to improve the isolation, thereby improving isolation and improving the electrostatic breakdown voltage.

제4로, 보호 소자는 고농도 영역-절연 영역-고농도 영역으로 이루어지고, pn 접합을 갖지 않기 때문에, 보호 소자 자체의 기생 용량이 발생하지 않는다. 스위치 회로 장치와 동일 기판으로 보호 소자를 제조할 수 있어, 기생 용량의 증가를 거의 수반하지 않고, 따라서 고주파 특성을 열화시키지 않고, 스위치 회로 장치의 분로 FET의 정전 파괴를 방지할 수 있다.Fourthly, since the protection element is composed of a high concentration region-insulation region-high concentration region and does not have a pn junction, parasitic capacitance of the protection element itself does not occur. The protection element can be manufactured on the same substrate as the switch circuit device, and almost no increase in parasitic capacitance can be achieved, and thus electrostatic breakdown of the shunt FET of the switch circuit device can be prevented without deteriorating high frequency characteristics.

제5로 스위치 회로 장치의 단자와 접속하는 패드에 근접하여 보호 소자를 접속함으로써, 정전 에너지의 인가 직후에 방전할 수 있어, 보다 정전 파괴 전압의 향상에 기여할 수 있다.By connecting the protection element in close proximity to the pad connected to the terminal of the fifth switch circuit device, it is possible to discharge immediately after the application of the electrostatic energy, thereby further contributing to the improvement of the electrostatic breakdown voltage.

제6으로, 스위치 회로 장치의 단자로부터 동작 영역으로의 경로 도중에 보호 소자를 접속함으로써, 가장 효과적으로 동작 영역의 정전 파괴에 약한 접합을 정전 파괴로부터 보호할 수 있다.Sixth, by connecting the protection element in the middle of the path from the terminal of the switch circuit device to the operation region, it is possible to most effectively protect the junction weak against the electrostatic destruction of the operation region from electrostatic destruction.

제7로, 보호 소자는 정전 에너지를 방전하는 면이 수평면이 되는 보호 다이오드와 다르고, 수직면이 되기 때문에, 칩 면적의 증대를 거의 초래하지 않고 이것을 집적화 할 수 있는 것이다.Seventh, since the protection element discharges the electrostatic energy from the protection diode which becomes the horizontal plane and becomes the vertical plane, the protection element can be integrated with almost no increase in chip area.

제8로, 보호 소자(200)는 보호 소자의 단자가 되는 제1 N+형 영역(201) 및 제2 N+형 영역 중 적어도 어느 한쪽의 고농도 영역의 폭을 5㎛ 이하로 함으로써, 절연 영역(203)에 제2 전류 경로 I2가 형성되고, 전자 전류, 홀 전류, 재결합 모두 넓은 범위로 분포하고, 그 만큼 전도도 변조 효율이 높아진다.Eighthly, the protection element 200 is an insulating region by setting the width of at least one of the high concentration regions of at least one of the first N + type region 201 and the second N + type region serving as a terminal of the protection element to 5 μm or less. A second current path I2 is formed at 203, and the electron current, the hall current, and the recombination are all distributed in a wide range, so that the conductivity modulation efficiency is increased.

제9로, 제2 전류 경로 I2에 의해 전류가 넓은 범위에 걸쳐서 흐르기 때문에 온도가 저하하고, 그 만큼 캐리어의 이동도가 오르고 더욱 전류가 증가한다.Ninth, since the current flows over a wide range by the second current path I2, the temperature decreases, and the mobility of the carrier increases by that amount, and the current increases further.

제10으로, 제2 전류 경로 I2에 의해 인가되는 정전기의 전압이 높아지면 높아질수록 전도도 변조 효율이 점점 더 오르고, 전류 경로가 크게 넓어지기 때문에, 전도도 변조 효과를 자동 조정할 수 있다.Tenth, the higher the voltage of the static electricity applied by the second current path I2, the higher the conductivity modulation efficiency and the wider the current path, so that the conductivity modulation effect can be automatically adjusted.

제11로, 보호 소자의 한쪽 단자가 되는 고농도 영역의 폭을 5㎛ 이하로 함으로써, 제1 전류 경로 I1도 정전기의 전압이 높아지면 높아질수록 깊은 곳에 전류가 흐르게 되어, 제2 전류 경로 I2와 마찬가지로 전도도 변조 효과를 자동 조정할 수 있다.Eleventh, by setting the width of the high concentration region serving as one terminal of the protection element to 5 µm or less, the first current path I1 also flows deeper as the voltage of the static electricity increases, and as in the second current path I2, The effect of conductivity modulation can be adjusted automatically.

제12로, 제2 전류 경로 I2가 될 수 있는 절연 영역(203)을 충분히 확보함으로써, 정전 파괴 전압을 20배 이상 향상시킬 수 있다.12th, the electrostatic breakdown voltage can be improved 20 times or more by sufficiently securing the insulating region 203 which can become the second current path I2.

제13으로, b 구조에서는 제1 N+형 영역(201)의 외측의 절연 영역(203) 폭 β를 10㎛ 이상 확보하면, 제2 전류 경로 I2를 보다 넓게 하여 전도도 변조 효율을 보다 상승시킬 수 있다. 구체적으로는 β를 25㎛ 확보하면 a 구조의 보호 소자에 비하여 적어도 약 10배의 전류를 흘릴 수 있다.13th, in the b structure, when the width β of the insulating region 203 outside the first N + type region 201 is secured by 10 µm or more, the second current path I2 can be made wider to increase the conductivity modulation efficiency. have. Specifically, when? Is secured at 25 µm, at least about 10 times as much current can flow as the protective element having a structure.

제14로, 칩 상의 배치에 의해서, 충분한 β나 δ, 또는 대향면 OS 간의 거리가 확보할 수 없는 경우에는 제1 N+형 영역(201)을 대향면 OS로부터 이격하는 방향으로 연장부(300)를 형성하고, 연장부(300)와 다른 구성 요소와의 사이에 폭(γ) 10㎛ 이상의 절연 영역(203)을 확보하고, 연장부(300)와 제2 N+형 영역(202) 간에 전도도 변조 효율이 높은 전자 전류 및 홀 전류의 경로가 되는 제3 전류 경로 I3을 형성한다.Fourteenth, when the arrangement on the chip prevents sufficient β, δ, or distance between the opposing surfaces OS from being secured, the extension part 300 is disposed in a direction to separate the first N + type region 201 from the opposing surfaces OS. ), An insulating region 203 having a width γ of 10 μm or more is secured between the extension portion 300 and other components, and between the extension portion 300 and the second N + type region 202. A third current path I3 serving as a path of electron current and hole current with high conductivity modulation efficiency is formed.

이에 의해, 연장부(300) 및 제2 N+형 영역(202)과의 사이에 의해 큰 전류 경로를 확보할 수 있다. 장치의 깊이 방향에도 제3 전류 경로 I3이 형성되기 때문에, 깊이 방향의 전류도 증가한다.As a result, a large current path can be ensured between the extension 300 and the second N + type region 202. Since the third current path I3 is also formed in the depth direction of the device, the current in the depth direction also increases.

Claims (35)

기판 위의 절연 영역과, 상기 기판에 형성한 채널 영역 표면에 접속하는 소스 전극, 게이트 전극 및 드레인 전극을 형성한 제1 및 제2 FET와, 상기 제1 및 제2 FET의 소스 전극 혹은 드레인 전극에 공통으로 접속하는 공통 입력 단자와, 상기 제1 및 제2 FET의 드레인 전극 혹은 소스 전극에 각각 접속하는 제1 및 제2 출력 단자와, 상기 제1 및 제2 FET의 게이트 전극 중 어느 하나에 각각 접속하는 제1 및 제2 제어 단자와, 상기 양 제어 단자와 상기 게이트 전극을 접속하는 접속 수단과, 상기 제1 및 제2 출력 단자와 각각 소스 전극 또는 드레인 전극을 접속하고, 드레인 전극 또는 소스 전극을 고주파 GND 단자와 접속하고, 게이트 전극을 각각 상기 제2 또는 제1 제어 단자와 접속한 제3 및 제4 FET로 이루어지는 스위치 회로 장치에 있어서,First and second FETs including an insulating region on a substrate, a source electrode, a gate electrode, and a drain electrode connected to a surface of a channel region formed on the substrate; and source or drain electrodes of the first and second FETs. To any one of a common input terminal commonly connected to the first and second output terminals respectively connected to the drain electrodes or the source electrodes of the first and second FETs, and the gate electrodes of the first and second FETs. First and second control terminals to be connected respectively, connecting means for connecting the both control terminals and the gate electrode, and the first and second output terminals to the source electrode or the drain electrode, respectively; In the switch circuit device which consists of the 3rd and 4th FET which connected the electrode with the high frequency GND terminal, and connected the gate electrode with the said 2nd or 1st control terminal, respectively, 상기 제3 및 제4 FET 중 적어도 하나의 FET의 상기 게이트 전극과 소스 전극 간 또는 상기 게이트 전극과 드레인 전극 간에, 제1 고농도 불순물 영역과 제2 고농도 불순물 영역 간에 상기 절연 영역을 배치한 보호 소자를 병렬로 접속하고, 상기 게이트 전극과 소스 전극 간 또는 상기 게이트 전극과 드레인 전극 간에 외부로부터 인가되는 정전 에너지를 상기 보호 소자로 방전시켜, 상기 게이트 전극과 소스 전극 간 또는 상기 게이트 전극과 드레인 전극 간에 도달하는 정전 에너지를 상기 전극 간의 정전 파괴 전압을 넘지 않을 정도로 감쇠시키는 것을 특징으로 하는 스위치 회로 장치.A protection device in which the insulating region is disposed between the gate electrode and the source electrode of the at least one of the third and fourth FETs, or between the gate electrode and the drain electrode, between the first high concentration impurity region and the second high concentration impurity region; Connected in parallel, and discharges electrostatic energy applied from the outside between the gate electrode and the source electrode or between the gate electrode and the drain electrode with the protection element, and reaches between the gate electrode and the source electrode or between the gate electrode and the drain electrode. And attenuating the electrostatic energy to such an extent that the electrostatic breakdown voltage between the electrodes is not exceeded. 제1항에 있어서,The method of claim 1, 상기 적어도 하나의 FET의 상기 게이트 전극과 소스 전극 간 또는 상기 게이트 전극과 드레인 전극 간의 정전 파괴 전압을 상기 보호 소자의 접속전과 비교하여 20V 이상 향상시키는 것을 특징으로 하는 스위치 회로 장치.And the electrostatic breakdown voltage of the at least one FET between the gate electrode and the source electrode or between the gate electrode and the drain electrode is increased by 20V or more compared with before the protection element is connected. 제1항에 있어서,The method of claim 1, 상기 스위치 회로 장치의 정전 파괴 전압을 200V 이상으로 하는 것을 특징으로 하는 스위치 회로 장치.The switch circuit device characterized by setting the electrostatic breakdown voltage of the switch circuit device to 200V or more. 제1항에 있어서,The method of claim 1, 상기 보호 소자는 상기 적어도 하나의 출력 단자가 접속하는 본딩 패드 중 적어도 1변을 따라 배치되는 것을 특징으로 하는 스위치 회로 장치.And the protection element is disposed along at least one side of the bonding pads to which the at least one output terminal is connected. 제1항에 있어서,The method of claim 1, 상기 제1 고농도 불순물 영역은, 상기 적어도 하나의 제어 단자가 접속하는 본딩 패드 또는 본딩 패드에 접속하는 배선과 접속하는 것을 특징으로 하는 스위치 회로 장치.And the first high concentration impurity region is connected to a bonding pad to which the at least one control terminal is connected, or a wiring to be connected to the bonding pad. 제1항에 있어서,The method of claim 1, 상기 제1 고농도 불순물 영역은, 상기 적어도 하나의 제어 단자가 접속하는 본딩 패드와 상기 적어도 하나의 FET의 상기 게이트 전극을 접속하는 저항의 일부인 것을 특징으로 하는 스위치 회로 장치.And the first high concentration impurity region is a part of a resistor connecting a bonding pad to which the at least one control terminal is connected and the gate electrode of the at least one FET. 제1항에 있어서,The method of claim 1, 상기 제2 고농도 불순물 영역은, 상기 적어도 하나의 출력 단자가 접속하는 본딩 패드 또는 본딩 패드에 접속하는 배선과 접속하는 것을 특징으로 하는 스위치 회로 장치.And the second high concentration impurity region is connected to a bonding pad to which the at least one output terminal is connected, or a wiring to be connected to the bonding pad. 제1항에 있어서,The method of claim 1, 상기 제2 고농도 불순물 영역은, 상기 적어도 하나의 출력 단자의 본딩 패드 또는 본딩 패드에 접속하는 배선의 주변, 또는 상기 본딩 패드 또는 상기 배선의 아래쪽에 형성된 제3 고농도 불순물 영역의 일부인 것을 특징으로 하는 스위치 회로 장치.And the second high concentration impurity region is a part of a third high concentration impurity region formed around a bonding pad or a bonding pad of the at least one output terminal or a wiring pad or a lower portion of the wiring. Circuit device. 제1항에 있어서,The method of claim 1, 상기 절연 영역은 기판에 형성된 불순물 주입 영역인 것을 특징으로 하는 스위치 회로 장치.And the insulating region is an impurity implantation region formed in a substrate. 제1항에 있어서,The method of claim 1, 상기 절연 영역은 반절연 기판의 일부인 것을 특징으로 하는 스위치 회로 장치.And the insulating region is part of a semi-insulating substrate. 제1항에 있어서,The method of claim 1, 상기 절연 영역의 불순물 농도는 1×1014㎝-3이하인 것을 특징으로 하는 스위치 회로 장치.The impurity concentration of the said insulating region is 1 * 10 <14> cm <-3> or less, The switch circuit apparatus characterized by the above-mentioned. 제1항에 있어서,The method of claim 1, 상기 보호 소자의 제1 및 제2 고농도 불순물 영역은 정전 에너지를 통과시킬 수 있는 거리로 이격하는 것을 특징으로 하는 스위치 회로 장치.And the first and second high concentration impurity regions of the protection element are spaced apart at a distance through which electrostatic energy can pass. 제1항에 있어서,The method of claim 1, 상기 제1 및 제2 고농도 불순물 영역의 불순물 농도는 모두 1×1017㎝-3이상인 것을 특징으로 하는 스위치 회로 장치.The impurity concentrations of the first and second high concentration impurity regions are all 1 × 10 17 cm −3 or more. 제1항에 있어서,The method of claim 1, 상기 절연 영역의 저항율은 1×103Ω·㎝ 이상인 것을 특징으로 하는 스위치 회로 장치.The resistivity of the said insulating region is 1 * 10 <3> ohm-cm or more, The switch circuit apparatus characterized by the above-mentioned. 제1항에 있어서,The method of claim 1, 상기 제1 및 제2 고농도 불순물 영역 중 적어도 한쪽은 금속 전극과 접속하고, 또한 상기 금속 전극은, 상기 각 단자가 접속하는 본딩 패드 또는 해당 본딩 패드에 접속하는 배선 중 적어도 하나와 접속하는 것을 하는 것을 특징으로 하는 스위치 회로 장치.At least one of the first and second high concentration impurity regions is connected to a metal electrode, and the metal electrode is connected to at least one of a bonding pad to which each terminal is connected or a wiring to be connected to the bonding pad. Switch circuit device characterized in that. 제15항에 있어서,The method of claim 15, 상기 금속 전극은, 상기 제1 및 제2 고농도 불순물 영역 중 적어도 한쪽과 쇼트키 접합을 형성하는 것을 특징으로 하는 스위치 회로 장치.And said metal electrode forms a Schottky junction with at least one of said first and second high concentration impurity regions. 제15항에 있어서,The method of claim 15, 상기 금속 전극은, 제1 및/또는 제2 고농도 불순물 영역 단부로부터 0㎛ 내지 5㎛ 외측에서 상기 절연 영역 표면과 쇼트키 접합을 형성하는 것을 특징으로 하는 스위치 회로 장치.And the metal electrode forms a schottky junction with the surface of the insulating region from 0 μm to 5 μm outside the end of the first and / or second high concentration impurity region. 제1항에 있어서,The method of claim 1, 상기 FET는 MESFET, 접합형 FET 또는 HEMT인 것을 특징으로 하는 스위치 회로 장치.And the FET is a MESFET, a junction FET or a HEMT. 제1항에 있어서,The method of claim 1, 상기 보호 소자는,The protective element, 2개의 측면을 갖는 제1 고농도 불순물 영역과,A first high concentration impurity region having two sides, 상기 제1 고농도 불순물 영역의 1개의 측면에 대향 배치되고, 해당 제1 고농도 불순물 영역보다도 그 폭이 충분히 넓은 제2 고농도 불순물 영역과,A second high concentration impurity region disposed opposite to one side surface of the first high concentration impurity region and sufficiently wider than the first high concentration impurity region; 상기 제1 및 제2 고농도 불순물 영역의 주위에 배치되는 절연 영역과,An insulating region disposed around the first and second high concentration impurity regions; 상기 제1 및 제2 고농도 불순물 영역의 대향면 간 및 해당 양 영역의 저면 부근 간의 상기 절연 영역에 형성되고, 전자 전류 및 홀 전류의 경로가 되는 제1 전류 경로와,A first current path formed in the insulating region between the opposing surfaces of the first and second high concentration impurity regions and near the bottom surface of the two regions, and serving as a path for electron current and hole current; 상기 제2 고농도 불순물 영역으로부터, 상기 제1 및 제2 고농도 불순물 영역보다도 충분히 깊은 영역을 우회하여 상기 제1 고농도 불순물 영역의 다른 측면에 이르는 상기 절연 영역에 형성되고, 전자 전류 및 홀 전류의 경로가 되는 제2 전류 경로를 구비하는 것을 특징으로 하는 스위치 회로 장치.An electron current and a hole current are formed in the insulating region from the second high concentration impurity region to bypass a region deeper than the first and second high concentration impurity regions to reach the other side of the first high concentration impurity region. And a second current path to be provided. 제19항에 있어서,The method of claim 19, 상기 제1 고농도 불순물 영역에 연장부를 형성하고, 해당 연장부와 상기 제2 고농도 불순물 영역 간의 상기 절연 영역에, 전자 전류 및 홀 전류의 경로가 되는 제3 전류 경로를 형성하는 것을 특징으로 하는 스위치 회로 장치.An extension portion is formed in said first high concentration impurity region, and a third current path serving as a path of electron current and hole current is formed in said insulating region between said extension portion and said second high concentration impurity region; Device. 제1항에 있어서,The method of claim 1, 상기 보호 소자는,The protective element, 2개의 측면을 갖는 제1 고농도 불순물 영역과,A first high concentration impurity region having two sides, 2개의 측면을 갖고, 상기 제1 고농도 불순물 영역과 동등한 폭으로 해당 영역과 서로 하나의 측면을 대향 배치한 제2 고농도 불순물 영역과,A second high concentration impurity region having two side surfaces and having a width equal to the first high concentration impurity region and having one side opposite to the corresponding region; 상기 제1 및 제2 고농도 불순물 영역 주위에 배치되는 절연 영역과,An insulating region disposed around the first and second high concentration impurity regions, 상기 제1 및 제2 고농도 불순물 영역의 대향면 간 및 해당 양 영역의 저면 부근 간의 상기 절연 영역에 형성되고, 전자 전류 및 홀 전류의 경로가 되는 제1 전류 경로와,A first current path formed in the insulating region between the opposing surfaces of the first and second high concentration impurity regions and near the bottom surface of the two regions, and serving as a path for electron current and hole current; 상기 제2 고농도 불순물 영역의 다른 측면으로부터, 상기 제1 및 제2 고농도 불순물 영역보다도 충분히 깊은 영역을 우회하여 상기 제1 고농도 불순물 영역의 다른 측면에 이르는 상기 절연 영역에 형성되고, 전자 전류 및 홀 전류의 경로가 되는 제2 전류 경로를 구비하는 것을 특징으로 하는 스위치 회로 장치.An electron current and a hall current formed in the insulating region from the other side of the second high concentration impurity region to bypass a region deeper than the first and second high concentration impurity regions to reach the other side of the first high concentration impurity region; And a second current path serving as a path of the switch circuit device. 제21항에 있어서,The method of claim 21, 상기 제1 고농도 불순물 영역에 연장부를 형성하고, 해당 연장부와 상기 제2 고농도 불순물 영역 간의 상기 절연 영역에, 전자 전류 및 홀 전류의 경로가 되는 제3 전류 경로를 형성하는 것을 특징으로 하는 스위치 회로 장치.An extension portion is formed in said first high concentration impurity region, and a third current path serving as a path of electron current and hole current is formed in said insulating region between said extension portion and said second high concentration impurity region; Device. 제21항에 있어서,The method of claim 21, 상기 제2 고농도 불순물 영역에 연장부를 형성하고, 해당 연장부와 상기 제1 고농도 불순물 영역 간의 상기 절연 영역에, 전자 전류 및 홀 전류의 경로가 되는제3 전류 경로를 형성하는 것을 특징으로 하는 스위치 회로 장치.An extension portion is formed in the second high concentration impurity region, and a third current path serving as a path of electron current and hole current is formed in the insulating region between the extension portion and the first high concentration impurity region. Device. 제19항 또는 제21항에 있어서,The method of claim 19 or 21, 상기 제1 고농도 불순물 영역은 5㎛ 이하의 폭인 것을 특징으로 하는 스위치 회로 장치.And the first high concentration impurity region is 5 µm or less in width. 제19항 또는 제21항에 있어서,The method of claim 19 or 21, 상기 제2 전류 경로는 상기 제1 전류 경로보다도 훨씬 높은 전도도 변조 효율을 갖는 것을 특징으로 하는 스위치 회로 장치.And wherein said second current path has a conductivity modulation efficiency much higher than said first current path. 제19항 또는 제21항에 있어서,The method of claim 19 or 21, 상기 제2 전류 경로를 통과하는 전류값은, 상기 제1 전류 경로를 통과하는 전류값과 동등 이상인 것을 특징으로 하는 스위치 회로 장치.The current value passing through the second current path is equal to or greater than the current value passing through the first current path. 제19항 또는 제21항에 있어서,The method of claim 19 or 21, 제2 전류 경로는, 상기 제1 고농도 불순물 영역의 상기 다른 측면으로부터 10㎛ 이상의 폭을 확보하여 형성되는 것을 특징으로 하는 스위치 회로 장치.The second current path is formed by securing a width of 10 μm or more from the other side of the first high concentration impurity region. 제19항 또는 제21항에 있어서,The method of claim 19 or 21, 상기 제2 전류 경로는, 상기 제1 및 제2 고농도 불순물 영역 바닥부로부터깊이 방향으로 20㎛ 이상의 폭을 확보하여 형성되는 것을 특징으로 하는 스위치 회로 장치.And the second current path is formed with a width of 20 μm or more in a depth direction from bottom portions of the first and second high concentration impurity regions. 제19항 또는 제21항에 있어서,The method of claim 19 or 21, 상기 제2 전류 경로는, 상기 정전기 에너지의 증가에 따라서 전류 경로가 크게 넓어짐으로써 전도도 변조 효율이 향상하는 것을 특징으로 하는 스위치 회로 장치.The second current path is a switch circuit device, characterized in that the conductivity modulation efficiency is improved by widening the current path in accordance with the increase of the electrostatic energy. 제19항 또는 제21항에 있어서,The method of claim 19 or 21, 상기 제1 고농도 불순물 영역과 제2 고농도 불순물 영역 간의 용량이 40fF 이하이고, 상기 제1과 제2 고농도 불순물 영역을 접속함으로써, 접속 전과 비교하여 정전 파괴 전압이 10배 이상 향상하는 것을 특징으로 하는 스위치 회로 장치.A capacitance between the first high concentration impurity region and the second high concentration impurity region is 40 fF or less, and by connecting the first and second high concentration impurity regions, an electrostatic breakdown voltage is improved by 10 times or more as compared with before the switch Circuit device. 제20항 또는 제22항 또는 제23항에 있어서,The method according to claim 20 or 22 or 23, 상기 제3 전류 경로는 상기 제1 전류 경로보다도 훨씬 높은 전도도 변조 효율을 갖는 것을 특징으로 하는 스위치 회로 장치.And wherein said third current path has a conductivity modulation efficiency much higher than said first current path. 제20항 또는 제22항 또는 제23항에 있어서,The method according to claim 20 or 22 or 23, 상기 제3 전류 경로는, 상기 연장부의 측면으로부터 10㎛ 이상의 폭을 확보하여 형성되는 것을 특징으로 하는 스위치 회로 장치.And the third current path is formed by securing a width of 10 μm or more from the side surface of the extension part. 제20항 또는 제22항 또는 제23항 중 어느 한 항에 있어서,The method according to any one of claims 20 or 22 or 23, 상기 제3 전류 경로는 상기 정전기 에너지의 증가에 따라 전류 경로가 크게 넓어짐으로써 전도도 변조 효율이 향상하는 것을 특징으로 하는 스위치 회로 장치.And the third current path has a wider current path as the electrostatic energy increases, thereby improving conductivity modulation efficiency. 제1항에 있어서,The method of claim 1, 상기 보호 소자는,The protective element, 제1 고농도 불순물 영역과,A first high concentration impurity region, 제2 고농도 불순물 영역과,A second high concentration impurity region, 상기 제1 및 제2 고농도 불순물 영역의 주위에 접촉하여 배치된 절연 영역을 구비하고,An insulating region disposed in contact with the circumference of the first and second high concentration impurity regions, 상기 제1 및 제2 고농도 불순물 영역 중 적어도 한쪽에 있어서, 상기 양 고농도 불순물 영역이 대향하는 면과 반대측의 상기 절연 영역을 10㎛ 이상 확보하는 것을 특징으로 하는 스위치 회로 장치.The switch circuit device of at least one of the first and second high concentration impurity regions, wherein the insulating region on the side opposite to the surface on which the two high concentration impurity regions oppose is secured by 10 µm or more. 제1항에 있어서,The method of claim 1, 상기 보호 소자는,The protective element, 제1 고농도 불순물 영역과,A first high concentration impurity region, 제2 고농도 불순물 영역과,A second high concentration impurity region, 상기 제1 및 제2 고농도 불순물 영역의 주위에 접촉하여 배치된 절연 영역을구비하고,An insulating region disposed in contact with the periphery of the first and second high concentration impurity regions, 상기 제1 및 제2 고농도 불순물 영역이 대향하는 면의 연장 방향으로 상기 절연 영역을 10㎛ 이상 확보하는 것을 특징으로 하는 스위치 회로 장치.The switch circuit device characterized by securing 10 micrometers or more of said insulating areas in the extending direction of the surface which the said 1st and 2nd high concentration impurity regions oppose.
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