KR20040032352A - method for forming a metal wiring of a semiconductor device - Google Patents
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Abstract
Description
본 발명은 금속 배선의 형성 방법에 관한 것으로서, 보다 상세하게는 텅스텐막을 포함하는 금속 배선의 형성 방법에 관한 것이다.The present invention relates to a method for forming a metal wiring, and more particularly, to a method for forming a metal wiring including a tungsten film.
최근, 컴퓨터 등과 같은 정보 매체의 급속한 보급에 따라 반도체 장치도 비약적으로 발전하고 있다. 그 기능 면에 있어서, 상기 반도체 장치는 고속으로 동작하는 동시에 대용량의 저장 능력을 가질 것이 요구된다. 따라서, 상기 반도체 장치는 집적도, 신뢰도 및 응답 속도 등을 향상시키는 방향으로 제조 기술이 발전되고 있다.In recent years, with the rapid spread of information media such as computers, semiconductor devices have also been developed rapidly. In terms of its function, the semiconductor device is required to operate at a high speed and to have a large storage capacity. Therefore, the manufacturing technology of the semiconductor device has been developed in the direction of improving the degree of integration, reliability and response speed.
상기 집적도 등의 향상을 위한 제조 기술로서는 1980년대에 개발된 화학적 기계적 연마(chemical mechanical polishing : 이하 "CMP"라 한다.)를 예로 들 수 있다. 상기 CMP는 기판 상에 형성한 막들의 표면을 연마하여 상기 막들의 표면을 평탄화시키는 기술이다. 상기 CMP는, 예를 들면, 샐로우 트렌치와 같은 소자 분리 구조물의 형성, 층간 절연막의 평탄화 또는 다마신(damascene) 구조를 갖는 금속 배선의 형성 등에 적용되고 있다.Examples of the manufacturing technology for improving the degree of integration include chemical mechanical polishing (hereinafter referred to as "CMP") developed in the 1980s. The CMP is a technique for smoothing the surface of the films formed on the substrate to planarize the surface of the films. The CMP is applied to, for example, the formation of device isolation structures such as shallow trenches, planarization of interlayer insulating films, or the formation of metal wirings having a damascene structure.
상기 CMP를 적용한 다마신 구조를 갖는 금속 배선의 형성 방법에 대한 미합중국 특허 6,309,961호(issued to Kubo), 미합중국 특허 6,436,826호(issued to Pyo) 및 미합중국 특허 6,455,430호(issued to Abe)에 개시되어 있다. 특히, 상기 미합중국 특허 6,309,961호(issued to Kubo)에 의하면, 텅스텐막을 갖는 금속 배선의 형성 방법이 개시되어 있다.US Pat. No. 6,309,961 (issued to Kubo), US Pat. No. 6,436,826 (issued to Pyo) and US Pat. No. 6,455,430 (issued to Abe) for a method of forming a metal wiring having a damascene structure to which the CMP is applied are disclosed. In particular, according to US Pat. No. 6,309,961 (issued to Kubo), a method of forming a metal wiring having a tungsten film is disclosed.
상기 텅스텐막은 구리막 또는 알루미늄막 보다 다소 높은 저항값을 갖지만,필링 효과(filling effect)가 상기 구리막 또는 알루미늄막 보다 뛰어나기 때문에높은 종횡비를 갖는 최근의 반도체 장치의 제조에 많이 사용되고 있다. 그리고, 상기 다마신 구조를 갖는 텅스텐막은 콘택홀(contact hole) 또는 비아홀(via hole)에 텅스텐막을 필링시킨 후, 상기 텅스텐막을 콘택홀 또는 비아홀의 입구 부분까지 CMP를 수행하여 연마함으로서 형성된다.The tungsten film has a somewhat higher resistance value than a copper film or an aluminum film, but has been widely used in the manufacture of a recent semiconductor device having a high aspect ratio because the filling effect is superior to the copper film or the aluminum film. The tungsten film having the damascene structure is formed by filling a tungsten film in a contact hole or a via hole, and then polishing the tungsten film by performing CMP to the inlet portion of the contact hole or via hole.
도 1은 기판(10) 상에 산화막으로 이루어지고, 콘택홀 또는 비아홀을 갖는 패턴(12)을 형성한 후, 다마신 구조를 갖는 텅스텐막(14)을 형성한 상태를 나타낸다. 그러나, 상기 CMP를 통하여 다마신 구조를 갖도록 상기 텅스텐막을 연마할 경우 상기 텅스텐막이 부식(erosion)되는 현상이 빈번하게 발생한다. 이는, 상기 패턴과 상기 텅스텐막의 연마 선택비가 유사하기 때문이다. 즉, 상기 CMP를 통하여 상기 텅스텐막이 연마될 때 상기 패턴 또한 유사하게 연마되기 때문이다. 특히, 상기 패턴의 선폭이 넓은 부위 즉, 상대적으로 텅스텐막이 많이 필링되어 있는 부위에서는 상기 부식 현상이 더욱 심각하게 발생한다. 이와 같이, 상기 부식 현상이 발생함으로서 텅스텐막의 배리에이션(variation)이 발생하고, 전기적으로 쉬트(sheet) 저항에 영향을 끼친다.FIG. 1 illustrates a state in which a tungsten film 14 having a damascene structure is formed after forming a pattern 12 having an oxide film on the substrate 10 and having a contact hole or a via hole. However, when the tungsten film is polished to have a damascene structure through the CMP, the tungsten film is frequently eroded. This is because the polishing selectivity of the pattern and the tungsten film is similar. That is, when the tungsten film is polished through the CMP, the pattern is similarly polished. In particular, the corrosion phenomenon occurs more seriously at a portion where the line width of the pattern is large, that is, a portion where a relatively large amount of tungsten film is filled. As such, the corrosion phenomenon occurs, and variations in the tungsten film occur, thereby electrically affecting sheet resistance.
본 발명의 제1 및 제2목적은, 다마신 구조를 갖고, 부식 현상이 발생하지 않는 금속 배선을 형성하기 방법을 제공하는 데 있다.It is a first and second object of the present invention to provide a method for forming a metal wiring having a damascene structure and in which a corrosion phenomenon does not occur.
도 1은 종래의 금속 배선의 형성 방법에 따라 제조된 반도체 장치를 나타내는 단면도이다.1 is a cross-sectional view showing a semiconductor device manufactured according to a conventional method for forming a metal wiring.
도 2는 본 발명의 금속 배선으로 사용되는 텅스텐막과 리세스를 갖는 구조물과의 연마 선택비를 설명하기 위한 그래프이다.2 is a graph for explaining a polishing selectivity between a tungsten film and a structure having a recess used in the metal wiring of the present invention.
도 3a 내지 도 3e는 본 발명의 실시예 1에 따른 금속 배선의 형성 방법을 나타내는 단면도들이다.3A to 3E are cross-sectional views illustrating a method of forming a metal wiring according to Embodiment 1 of the present invention.
도 4a 내지 도 4c는 본 발명의 실시예 2에 따른 금속 배선의 형성 방법을 나타내는 단면도들이다.4A to 4C are cross-sectional views illustrating a method for forming a metal wiring according to Embodiment 2 of the present invention.
<도면 부호의 간단한 설명><Short description of drawing symbols>
30, 40 : 기판 32, 42 : 패턴30, 40: substrate 32, 42: pattern
32a, 42a : 콘택홀 34 : 질화막32a, 42a: contact hole 34: nitride film
36 : 스페이서 38, 44 : 텅스텐막36: spacer 38, 44: tungsten film
상기 제1목적을 달성하기 위한 본 발명은, 기판 상에 리세스를 갖는 구조물을 형성하는 단계와, 상기 리세스의 측벽에 텅스텐의 연마 선택비 보다 적어도 50배의 연마 선택비를 갖는 스페이서막을 형성하는 단계와, 상기 리세스 내에 텅스텐막을 필링시킴과 동시에 상기 구조물 상에 텅스텐막을 형성하는 단계; 및 상기 텅스텐막을 연마하여 상기 구조물의 표면을 노출시키는 단계를 포함한다.According to an aspect of the present invention, there is provided a method of forming a structure having a recess on a substrate, and forming a spacer film having at least 50 times the polishing selectivity of tungsten on the sidewall of the recess. And forming a tungsten film on the structure while filling the tungsten film in the recess; And polishing the tungsten film to expose the surface of the structure.
상기 제2목적을 달성하기 위한 본 발명은, 기판 상에 텅스텐의 연마 선택비 보다 적어도 50배의 연마 선택비를 갖고, 리세스를 갖는 구조물을 형성하는 단계와, 상기 리세스 내에 텅스텐막을 필링시킴과 동시에 상기 구조물 상에 텅스텐막을 형성하는 단계; 및 상기 텅스텐막을 연마하여 상기 구조물의 표면을 노출시키는 단계를 포함한다.The present invention for achieving the second object is to form a structure having a recess having a polishing selectivity of at least 50 times the polishing selectivity of tungsten on the substrate, and filling a tungsten film in the recess; And forming a tungsten film on the structure at the same time; And polishing the tungsten film to expose the surface of the structure.
본 발명에 의하면, 텅스텐의 연마 선택비 보다 적어도 50배의 연마 선택비를 갖는 구조물을 적용함으로서 다마신 구조를 갖도록 텅스텐막을 연마할 때 상기 구조물이 상기 텅스텐막과 함께 연마되는 것을 억제할 수 있다. 따라서, 금속 배선으로 사용되는 텅스텐막이 상기 연마에 의해 부식되는 것을 최소화할 수 있다.According to the present invention, by applying a structure having a polishing selectivity of at least 50 times the polishing selectivity of tungsten, it is possible to suppress the polishing of the structure together with the tungsten film when the tungsten film is polished to have a damascene structure. Therefore, it is possible to minimize the corrosion of the tungsten film used as the metal wiring by the polishing.
이하, 본 발명에 대해서 상세하게 설명한다.EMBODIMENT OF THE INVENTION Hereinafter, this invention is demonstrated in detail.
기판 상에 리세스를 갖는 구조물을 형성한다. 상기 리세스는 전기적 연결을 위한 부위이다. 따라서, 반도체 장치에 적용할 경우 콘택홀 또는 비아홀을 포함하는 것이 바람직하다. 그리고, 상기 리세스는 적어도 두 개이고, 그 각각이 서로 다른 선폭을 갖는 것이 바람직하다. 또한, 상기 구조물은 다층 배선 구조에서 층간 절연을 위한 절연막으로서, 산화막인 것이 바람직하다.Form a structure with a recess on the substrate. The recess is a site for electrical connection. Therefore, when applied to a semiconductor device, it is preferable to include a contact hole or a via hole. At least two recesses are preferred, and each recess has a different line width. The structure is preferably an oxide film for insulating interlayer in a multilayer wiring structure.
상기 리세스의 측벽에 스페이서막을 형성한다. 상기 스페이서막의 형성은 상기 리세스의 측벽, 저면 및 상기 구조물 상에 절연막을 연속적으로 형성한 후, 상기 리세스의 저면 및 상기 구조물 상에 형성된 절연막을 식각함에 의해 달성된다. 그리고, 상기 스페이서막의 연마 선택비가 텅스텐의 연마 선택비 보다 50배 미만일 경우에는 다마신 구조를 갖는 텅스텐막을 형성할 때 부식 현상이 발생할 수도 있다. 따라서, 상기 스페이서막의 연마 선택비는 텅스텐의 연마 선택비 보다 적어도 50배를 갖는 것이 바람직하다. 이에 따라, 상기 스페이서막은 질화막인 것이 바람직하다. 그리고, 상기 스페이서막의 두께가 10Å 미만일 경우에는 상기 텅스텐막을 연마할 때 부식 현상을 억제하지 못하고, 상기 스페이서막의 두께가 500Å을 초과할 경우에는 상기 리세스의 선폭을 확보하지 못한다. 따라서, 상기 스페이서막은 10 내지 500Å의 두께를 갖는 것이 바람직하다.A spacer film is formed on sidewalls of the recess. The formation of the spacer film is accomplished by successively forming an insulating film on the sidewalls, the bottom surface of the recess, and the structure, and then etching the insulating film formed on the bottom surface of the recess and the structure. When the polishing selectivity of the spacer film is less than 50 times the polishing selectivity of tungsten, corrosion may occur when the tungsten film having the damascene structure is formed. Therefore, the polishing selectivity of the spacer film preferably has at least 50 times the polishing selectivity of tungsten. Accordingly, the spacer film is preferably a nitride film. When the thickness of the spacer film is less than 10 GPa, the corrosion phenomenon cannot be suppressed when the tungsten film is polished, and when the thickness of the spacer film is more than 500 GPa, the line width of the recess cannot be secured. Therefore, the spacer film preferably has a thickness of 10 to 500 kPa.
여기서, 상기 질화막으로 이루어진 스페이서막과 리세스에 필링되는 텅스텐막의 연마 선택비에 대하여 설명하기로 한다.Here, the polishing selectivity of the spacer film made of the nitride film and the tungsten film to be filled in the recess will be described.
연마 선택비에 대한 실험예Experimental Example for Polishing Selection Ratio
질화막을 갖는 제1기판, 테오스(TEOS)로 이루어진 산화막을 갖는 제2기판 및 텅스텐막을 갖는 제3기판을 마련하였다. 그리고, 실리카 기재 텅스텐 슬러리(SiO2 based W slurry)를 사용하여 상기 제1기판의 질화막, 상기 제2기판의 산화막 및 상기 제3기판의 텅스텐막을 연마하였다. 그 결과, 도 2에 도시된 바와 같이, 상기 제1기판의 질화막의 연마량은 약 34Å/min이고, 상기 제2기판의 산화막의 연마량은 약 87Å/min이고, 상기 제3기판의 텅스텐막의 연마량은 약 2,545Å/min인 것을 확인할 수 있었다. 따라서, 상기 질화막의 경우 상기 텅스텐막 보다 연마 선택비가 50배 이상인 것을 확인할 수 있다. 즉, 상기 질화막이 분당 1Å 정도가 연마될 때상기 텅스텐막은 분당 75Å 정도가 연마되는 것이다.A first substrate having a nitride film, a second substrate having an oxide film made of TEOS, and a third substrate having a tungsten film were prepared. The nitride film of the first substrate, the oxide film of the second substrate, and the tungsten film of the third substrate were polished using a silica-based tungsten slurry (SiO 2 based W slurry). As a result, as shown in FIG. 2, the polishing amount of the nitride film of the first substrate is about 34 kW / min, the polishing amount of the oxide film of the second substrate is about 87 kW / min, and the tungsten film of the third substrate is It was confirmed that the amount of polishing was about 2,545 kPa / min. Therefore, in the case of the nitride film it can be confirmed that the polishing selectivity is 50 times or more than the tungsten film. That is, when the nitride film is polished about 1 kPa / min, the tungsten film is polished about 75 kPa / min.
상기 리세스를 갖는 구조물 상에 텅스텐막을 형성한다. 따라서, 상기 텅스텐막은 상기 리세스 내에 필링됨과 동시에 상기 구조물 상에 형성된다. 이때, 상기 텅스텐막은 화학기상증착 또는 스퍼터링 등과 같은 통상의 방법에 의해 형성된다. 이어서, 상기 텅스텐막을 연마한다. 상기 연마는 텅스텐 슬러리를 사용한 CMP에 의해 달성된다. 이때, 상기 텅스텐막의 연마는 상기 구조물의 표면이 노출될 때 까지 실시된다. 여기서, 상기 구조물이 상기 텅스텐막의 연마 선택비 보다 50배 이상의 연마 선택비를 갖기 때문에 쉽게 연마되지 않는다. 따라서, 상기 텅스텐막을 연마하여도 종래와 같은 부식 현상이 발생하지 않는다.A tungsten film is formed on the structure having the recess. Thus, the tungsten film is formed on the structure while being filled in the recess. At this time, the tungsten film is formed by a conventional method such as chemical vapor deposition or sputtering. Next, the tungsten film is polished. The polishing is accomplished by CMP using tungsten slurry. At this time, the tungsten film is polished until the surface of the structure is exposed. Here, the structure is not easily polished because it has a polishing selectivity of 50 times or more than the polishing selectivity of the tungsten film. Therefore, even when the tungsten film is polished, the conventional corrosion phenomenon does not occur.
따라서, 상부 표면이 균일한 다마신 구조를 갖는 금속 배선을 형성할 수 있다. 이에 따라, 상기 부식으로 인한 배리에이션이 발생하지 않기 때문에 쉬트 저항의 열화와 같은 불량을 억제시킬 수 있다.Therefore, it is possible to form a metal wiring having a damascene structure with a uniform upper surface. As a result, since variations are not generated due to the corrosion, defects such as degradation of sheet resistance can be suppressed.
그리고, 본 발명에서는 스페이서막을 형성하는 것이 이외에도 상기 구조물 자체를 질화막으로 형성하여도 전술한 이득을 얻을 수 있을 것이다.In addition, in the present invention, in addition to forming a spacer film, the above-described benefits may be obtained even when the structure itself is formed of a nitride film.
이하, 본 발명의 슬러리를 사용하여 반도체 제조를 위한 연마 방법을 설명하기로 한다.Hereinafter, a polishing method for manufacturing a semiconductor using the slurry of the present invention will be described.
실시예 1Example 1
도 3a를 참조하면, 기판(30) 상에 콘택홀(32a)을 갖는 산화막 패턴(32)을 형성한다. 상기 산화막 패턴(32)은 산화막을 형성한 후, 통상의 사진 식각 공정을 수행함에 의해 형성된다. 도 3b를 참조하면, 상기 콘택홀(32a)의 저면 및 측면 그리고 상기 산화막 패턴(32) 상에 질화막(34)을 연속적으로 형성한다. 도 3c를 참조하면, 상기 질화막(34)을 건식 식각한다. 이때, 상기 건식 식각은 이방성 식각이 실시되기 때문에 상기 콘택홀(32a)의 저면 및 상기 산화막 패턴(32) 상에 형성된 질화막(34)이 식각된다. 따라서, 상기 식각을 수행한 결과, 상기 콘택홀(32a)의 측벽에 스페이서막(36)이 형성된다. 도 3d를 참조하면, 상기 산화막 패턴(32)을 갖는 기판(30) 상에 텅스텐막(38)을 형성한다. 이에 따라, 상기 텅스텐막(38)은 상기 콘택홀(32a)에 필링됨과 동시에 상기 산화막 패턴(32) 상에 형성된다. 도 3e를 참조하면, 상기 텅스텐막(38)을 CMP를 실시하여 연마한다. 이때, 상기 연마는 상기 산화막 패턴(32)의 표면이 노출될 때 까지 실시한다. 따라서, 상기 연마를 실시함으로서 다마신 구조를 갖는 텅스텐막(39)이 형성된다. 그리고, 상기 다마신 구조 상에 알루미늄막과 같은 상부 금속 배선(도시되지 않음)을 더 형성한다.Referring to FIG. 3A, an oxide layer pattern 32 having contact holes 32a is formed on the substrate 30. The oxide layer pattern 32 is formed by performing an ordinary photolithography process after forming an oxide layer. Referring to FIG. 3B, the nitride layer 34 is continuously formed on the bottom and side surfaces of the contact hole 32a and the oxide layer pattern 32. Referring to FIG. 3C, the nitride film 34 is dry etched. In this case, since the dry etching is performed by anisotropic etching, the nitride film 34 formed on the bottom surface of the contact hole 32a and the oxide layer pattern 32 is etched. Therefore, as a result of the etching, the spacer layer 36 is formed on the sidewall of the contact hole 32a. Referring to FIG. 3D, a tungsten film 38 is formed on the substrate 30 having the oxide film pattern 32. Accordingly, the tungsten film 38 is filled in the contact hole 32a and formed on the oxide film pattern 32. Referring to FIG. 3E, the tungsten film 38 is polished by CMP. In this case, the polishing is performed until the surface of the oxide film pattern 32 is exposed. Therefore, by performing the above polishing, a tungsten film 39 having a damascene structure is formed. An upper metal wiring (not shown), such as an aluminum film, is further formed on the damascene structure.
여기서, 상기 연마를 실시하여도 상기 연마에 의한 부식 현상이 발생하는 것을 방지할 수 있다. 이는, 상기 연마에 의해 상기 질화막이 부식되지 않기 때문이다. 따라서, 상기 부식 현상에 의해 발생하는 불량을 최소화할 수 있다.Here, even if the polishing is carried out, it is possible to prevent the occurrence of corrosion phenomenon by the polishing. This is because the nitride film does not corrode by the polishing. Therefore, the defect caused by the corrosion phenomenon can be minimized.
실시예 2Example 2
도 4a를 참조하면, 기판(40) 상에 콘택홀(42a)을 갖는 질화막 패턴(42)을 형성한다. 상기 질화막 패턴(42)은 질화막을 형성한 후, 통상의 사진 식각 공정을 수행함에 의해 형성된다. 도 4b를 참조하면, 상기 질화막 패턴(42)을 갖는 기판(40) 상에 텅스텐막(44)을 형성한다. 이에 따라, 상기 텅스텐막(44)은 상기 콘택홀(42a)에 필링됨과 동시에 상기 질화막 패턴(42) 상에 형성된다. 도 4c를 참조하면, 상기텅스텐막(44)을 CMP를 실시하여 연마한다. 이때, 상기 연마는 상기 질화막 패턴(42)의 표면이 노출될 때 까지 실시한다. 따라서, 상기 연마를 실시함으로서 다마신 구조를 갖는 텅스텐막(45)이 형성된다. 그리고, 상기 다마신 구조 상에 알루미늄막과 같은 상부 금속 배선(도시되지 않음)을 더 형성한다.Referring to FIG. 4A, the nitride film pattern 42 having the contact hole 42a is formed on the substrate 40. The nitride layer pattern 42 is formed by performing a conventional photolithography process after forming the nitride layer. Referring to FIG. 4B, a tungsten film 44 is formed on the substrate 40 having the nitride film pattern 42. Accordingly, the tungsten film 44 is filled in the contact hole 42a and formed on the nitride film pattern 42. Referring to FIG. 4C, the tungsten film 44 is polished by CMP. In this case, the polishing is performed until the surface of the nitride film pattern 42 is exposed. Therefore, by performing the above polishing, a tungsten film 45 having a damascene structure is formed. An upper metal wiring (not shown), such as an aluminum film, is further formed on the damascene structure.
여기서, 상기 연마를 실시하여도 상기 연마에 의한 부식 현상이 발생하는 것을 방지할 수 있다. 이는, 상기 연마에 의해 상기 질화막이 부식되지 않기 때문이다. 따라서, 상기 부식 현상에 의해 발생하는 불량을 최소화할 수 있다.Here, even if the polishing is carried out, it is possible to prevent the occurrence of corrosion phenomenon by the polishing. This is because the nitride film does not corrode by the polishing. Therefore, the defect caused by the corrosion phenomenon can be minimized.
본 발명에 의하면, 텅스텐막으로 이루어지는 다마신 구조를 갖는 금속 배선을 형성할 때 금속 배선 사이를 절연하기 위한 절연막으로서 상기 텅스텐막의 연마 선택비 보다 50배 이상의 연마 선택비를 갖는 질화막을 선택한다. 따라서, 후속되는 연마 공정에서의 안정성을 확보할 수 있다. 때문에, 상기 텅스텐막을 연마하여도 상기 질화막이 연마되지 않기 때문에 상기 텅스텐막의 배리에이션을 억제할 수 있다. 이와 같이, 상기 텅스텐막의 베리에이션을 억제함으로서 쉬트 저항과 같은 전기적 특성의 열화를 막을 수 있다.According to the present invention, when forming a metal wiring having a damascene structure made of a tungsten film, a nitride film having a polishing selectivity of 50 times or more than the polishing selectivity of the tungsten film is selected as the insulating film for insulating the metal wiring. Therefore, stability in the subsequent polishing process can be ensured. Therefore, since the nitride film is not polished even when the tungsten film is polished, variation in the tungsten film can be suppressed. As such, by suppressing the variation of the tungsten film, deterioration of electrical characteristics such as sheet resistance can be prevented.
따라서, 상기 방법은 반도체 장치의 제조에 따른 신뢰도를 제공하는 효과를 기대할 수 있다.Thus, the above method can be expected to provide an effect of providing reliability in the manufacture of semiconductor devices.
상기에서는 본 발명의 바람직한 실시예를 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자는 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.Although the above has been described with reference to a preferred embodiment of the present invention, those skilled in the art will be variously modified and changed within the scope of the present invention without departing from the spirit and scope of the invention described in the claims below. I can understand that you can.
Claims (10)
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|---|---|---|---|---|
| KR100604541B1 (en) * | 2004-12-29 | 2006-07-24 | 동부일렉트로닉스 주식회사 | Method for manufacturing the via hole of digital light processing device |
| CN111564407A (en) * | 2019-02-14 | 2020-08-21 | 中芯国际集成电路制造(上海)有限公司 | Formation method of interconnection structure and interconnection structure |
-
2002
- 2002-10-09 KR KR1020020061453A patent/KR20040032352A/en not_active Application Discontinuation
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100604541B1 (en) * | 2004-12-29 | 2006-07-24 | 동부일렉트로닉스 주식회사 | Method for manufacturing the via hole of digital light processing device |
| CN111564407A (en) * | 2019-02-14 | 2020-08-21 | 中芯国际集成电路制造(上海)有限公司 | Formation method of interconnection structure and interconnection structure |
| CN111564407B (en) * | 2019-02-14 | 2023-05-26 | 中芯国际集成电路制造(上海)有限公司 | Interconnection structure forming method and interconnection structure |
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