KR20040026240A - Method for manufacturing a semiconductor device - Google Patents
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Abstract
Description
본 발명은 반도체 소자의 제조 방법에 관한 것으로, 특히 다마신(Damascene) 공정을 사용한 금속 게이트전극 형성 공정 시 디싱(Dishing) 현상을 방지하여 소자의 수율 및 신뢰성을 향상시키는 반도체 소자의 제조 방법에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a method for manufacturing a semiconductor device, and more particularly, to a method for manufacturing a semiconductor device, which prevents dishing during a metal gate electrode forming process using a damascene process, thereby improving yield and reliability of the device. will be.
도 1a 내지 도 1c는 종래 반도체 소자의 제조 방법을 도시한 단면도이다.1A to 1C are cross-sectional views illustrating a method of manufacturing a conventional semiconductor device.
도 1a를 참조하면, 다마신 공정에 의한 것으로 p형인 반도체 기판(11) 상에 더미(Dummy)층(도시하지 않음)과 제 1 감광막(도시하지 않음)을 순차적으로 형성한다.Referring to FIG. 1A, a dummy layer (not shown) and a first photosensitive film (not shown) are sequentially formed on a p-type semiconductor substrate 11 by a damascene process.
그리고, 상기 제 1 감광막을 게이트전극이 형성될 부위에만 남도록 선택적으로 노광 및 현상한 다음, 상기 선택적으로 노광 및 현상된 제 1 감광막을 마스크로 상기 더미층을 선택 식각한 후, 상기 제 1 감광막을 제거한다.After selectively exposing and developing the first photoresist film so as to remain only in a portion where a gate electrode is to be formed, and selectively etching the dummy layer using the selectively exposed and developed first photoresist film as a mask, the first photoresist film is formed. Remove
이어, 상기 더미층을 마스크로 저농도의 n형 불순물 이온을 주입하고 드라이브 인(Drive-in) 하여 상기 더미층 양측의 반도체 기판(11) 표면 내에 저농도 n형 불순물 영역을 형성한다.Subsequently, low concentration n-type impurity ions are implanted using the dummy layer as a mask and drive-in to form a low concentration n-type impurity region in the surface of the semiconductor substrate 11 on both sides of the dummy layer.
그리고, 상기 더미층을 포함한 전면에 질화막을 형성하고, 에치백(Etch Back)하여 상기 더미층 양측의 반도체 기판(11)상에 질화막 스페이서(Spacer)(13)를 형성한다.A nitride film is formed on the entire surface including the dummy layer and etched back to form a nitride film spacer 13 on the semiconductor substrate 11 on both sides of the dummy layer.
그후, 상기 질화막 스페이서(13)를 포함한 전면에 고농도 n형 불순물 이온을 주입하고 드라이브 인 하여 상기 질화막 스페이서(13)를 포함한 더미층 양측의 반도체 기판(11) 표면 내에 고농도 n형 불순물 영역을 형성한다. 이때, 상기 저농도 및 고농도 n형 불순물 영역의 형성으로 엘디디(Lightly Doped Drain : LDD) 구조의 n형 소오스/드레인 영역(15)을 형성한다.Thereafter, high concentration n-type impurity ions are implanted into the entire surface including the nitride film spacer 13 and drive-in to form a high concentration n-type impurity region in the surface of the semiconductor substrate 11 on both sides of the dummy layer including the nitride film spacer 13. . At this time, the n-type source / drain regions 15 having the lightly doped drain (LDD) structure are formed by forming the low-concentration and high-concentration n-type impurity regions.
그리고, 상기 더미층을 포함한 전면에 층간 절연막(17)을 형성한다.An interlayer insulating film 17 is formed on the entire surface including the dummy layer.
이어, 상기 더미층을 연마 정지막으로 하는 CMP(Chemical Mechanical Polishing) 방법에 의해 상기 층간 절연막(17)을 폴리싱(Polishing) 한다. 이때,상기 층간 절연막(17)의 CMP 공정으로 상기 더미층이 노출된다.Subsequently, the interlayer insulating film 17 is polished by a chemical mechanical polishing (CMP) method in which the dummy layer is used as a polishing stop film. In this case, the dummy layer is exposed through the CMP process of the interlayer insulating layer 17.
그리고, 상기 층간 절연막(17)과 식각 선택비를 갖는 식각 공정으로 상기 더미층을 제거한다.The dummy layer is removed by an etching process having an etch selectivity with the interlayer insulating layer 17.
도 1b를 참조하면, 전면에 게이트 산화막(19)과 텅스텐(W)층(21)을 순차적으로 형성한다.Referring to FIG. 1B, a gate oxide film 19 and a tungsten (W) layer 21 are sequentially formed on the entire surface.
도 1c를 참조하면, 상기 층간 절연막(17)을 연마 정지막으로 하는 CMP 방법에 의해 상기 텅스텐층(21)과 게이트 산화막(19)을 폴리싱 한다. 이때, 상기 텅스텐층(21)의 CMP 공정으로 제 1 금속 게이트전극(A)과 상기 제 1 금속 게이트전극보다 패턴(Pattern) 크기가 큰 제 2 금속 게이트전극(B)을 형성한다.Referring to FIG. 1C, the tungsten layer 21 and the gate oxide film 19 are polished by a CMP method using the interlayer insulating film 17 as a polishing stop film. At this time, the first metal gate electrode A and the second metal gate electrode B having a larger pattern size than the first metal gate electrode are formed by the CMP process of the tungsten layer 21.
여기서, 상기 텅스텐층(21)의 CMP 공정 시 상기 제 2 금속 게이트전극(B)에 디싱(Dishing) 현상(D)이 발생된다.Here, a dishing phenomenon D occurs in the second metal gate electrode B during the CMP process of the tungsten layer 21.
상기 디싱 현상(D)은 연마 정지막으로서의 역할을 할 수 없을 정도의 상기 층간 절연막간의 간격을 갖는 패턴 크기의 상기 제 2 금속 게이트전극(B)에 CMP 장치 패드(Pad)의 변형으로 계속해서 폴리싱되어 발생된다.The dishing phenomenon (D) is continuously polished by deformation of the CMP device pad Pad to the second metal gate electrode B having a pattern size having a gap between the interlayer insulating films such that it cannot serve as a polishing stop film. Is generated.
상기 디싱 현상(D)이 발생된 제 2 금속 게이트전극(B)은 그 두께가 낮아지게 되어 소정의 소자 특성을 얻지 못하게 된다.The thickness of the second metal gate electrode B on which the dishing phenomenon D is generated becomes low so that it is impossible to obtain predetermined device characteristics.
종래의 반도체 소자의 제조 방법은 다마신 공정을 사용하여 제 1 금속 게이트전극과 상기 제 1 금속 게이트전극보다 큰 패턴인 제 2 금속 게이트전극을 형성하는 공정에 있어서, 상기 제 1, 제 2 금속 게이트전극을 형성하기 위한 CMP 공정 시 상기 제 2 금속 게이트전극에 디싱 현상이 발생되어 소자의 수율 및 신뢰성이저하되는 문제점이 있었다.A conventional method of manufacturing a semiconductor device is a step of forming a first metal gate electrode and a second metal gate electrode having a larger pattern than the first metal gate electrode by using a damascene process, wherein the first and second metal gates are formed. In the CMP process for forming an electrode, dishing occurs in the second metal gate electrode, thereby degrading yield and reliability of the device.
본 발명은 상기의 문제점을 해결하기 위해 안출한 것으로 다마신 공정을 사용하여 제 1 금속 게이트전극과 상기 제 1 금속 게이트전극보다 큰 패턴인 제 2 금속 게이트전극을 형성할 경우, 상기 제 2 금속 게이트전극 형성용 금속층 상에만 산화막을 잔류시킨 후, 상기 제 1, 제 2 금속 게이트전극을 형성하기 위한 CMP 공정을 실시함으로써, 상기 제 2 금속 게이트전극에 발생되는 디싱 현상을 방지하는 반도체 소자의 제조 방법을 제공하는데 그 목적이 있다.The present invention has been made to solve the above problems, and when using the damascene process to form a first metal gate electrode and a second metal gate electrode having a larger pattern than the first metal gate electrode, the second metal gate A method of manufacturing a semiconductor device which prevents dishing phenomenon occurring in the second metal gate electrode by performing a CMP process for forming the first and second metal gate electrodes after the oxide film is left only on the electrode forming metal layer. The purpose is to provide.
도 1a 내지 도 1c는 종래 반도체 소자의 제조 방법을 도시한 단면도.1A to 1C are cross-sectional views showing a conventional method for manufacturing a semiconductor device.
도 2a 내지 도 2e는 본 발명의 실시 예에 따른 반도체 소자의 제조 방법을 도시한 단면도.2A to 2E are cross-sectional views illustrating a method of manufacturing a semiconductor device in accordance with an embodiment of the present invention.
< 도면의 주요 부분에 대한 부호의 설명 ><Description of Symbols for Main Parts of Drawings>
11 : 반도체 기판13 : 질화막 스페이서11: semiconductor substrate 13: nitride film spacer
15 : 소오스/드레인 영역17 : 층간 절연막15 source / drain region 17 interlayer insulating film
19 : 게이트 산화막21 : 텅스텐층19 gate oxide film 21 tungsten layer
31 : 캡핑 산화막31: capping oxide film
이상의 목적을 달성하기 위한 본 발명은,The present invention for achieving the above object,
기판 상에 제 1 배선이 형성될 부위와 상기 제 1 배선보다 큰 패턴인 제 2 배선이 형성될 부위에 형성된 그로브(Groove)가 구비된 층간 절연막을 형성하는 단계와,Forming an interlayer insulating film having a groove formed on a substrate, and having a groove formed on a portion where a first wiring is to be formed and a portion where a second wiring, the pattern being larger than the first wiring, is formed;
전면에 상기 그로브의 깊이보다 낮은 두께로 금속층을 형성하되. 상기 제 1 배선이 형성될 부위의 상기 금속층은 평탄하고, 상기 제 2 배선이 형성될 부위의 상기 금속층에 단차가 형성되는 단계와,Form a metal layer on the front side with a thickness less than the depth of the grove. Forming a step in the metal layer of the portion where the first wiring is to be formed and the metal layer of the portion where the first wiring is to be formed;
상기 금속층의 단차 부위에 절연막을 형성하는 단계와,Forming an insulating film on the stepped portion of the metal layer;
상기 층간 절연막을 식각 방지막으로 하는 CMP 공정에 의해 상기 절연막과 금속층을 식각하여 제 1, 제 2 배선을 형성하는 단계를 포함하는 반도체 소자의 제조 방법을 제공하는 것과,Providing a method of manufacturing a semiconductor device, the method including etching the insulating film and the metal layer to form first and second wirings by a CMP process using the interlayer insulating film as an etch stop layer;
상기 CMP 공정은 상기 층간 절연막에 대해 3 ∼ 200의 식각 선택비 차이로 진행하는 것을 특징으로 한다.The CMP process may be performed at an etching selectivity difference of 3 to 200 with respect to the interlayer insulating film.
본 발명의 원리는 다마신 공정을 사용하여 제 1 금속 게이트전극과 상기 제 1 금속 게이트전극보다 큰 패턴인 제 2 금속 게이트전극을 형성할 경우, 상기 제 2 금속 게이트전극 형성용 금속층 상에만 산화막을 잔류시킨 후, 상기 제 1, 제 2 금속 게이트전극을 형성하기 위한 CMP 공정을 실시함으로써, 상기 CMP 공정 시 상기 산화막의 연마 정지막 역할로 상기 제 2 금속 게이트전극에 발생되는 디싱 현상을 방지하기 위한 것이다.The principle of the present invention is to form an oxide film only on the metal layer for forming the second metal gate electrode when the first metal gate electrode and the second metal gate electrode having a larger pattern than the first metal gate electrode are formed using a damascene process. After remaining, the CMP process for forming the first and second metal gate electrodes is performed to prevent dishing from occurring in the second metal gate electrode as a polishing stop film of the oxide layer during the CMP process. will be.
이하, 첨부된 도면을 참조하여 본 발명을 상세히 설명하면 다음과 같다.Hereinafter, the present invention will be described in detail with reference to the accompanying drawings.
도 2a 내지 도 2e는 본 발명의 실시 예에 따른 반도체 소자의 제조 방법을 도시한 단면도이다.2A through 2E are cross-sectional views illustrating a method of manufacturing a semiconductor device in accordance with an embodiment of the present invention.
도 2a를 참조하면, 다마신 공정에 의한 것으로 p형인 반도체 기판(11) 상에 더미층(도시하지 않음)과 제 1 감광막(도시하지 않음)을 순차적으로 형성한다. 이때, 상기 더미층을 후속 공정에서 형성될 금속 게이트전극보다 두껍게 형성한다.Referring to FIG. 2A, a dummy layer (not shown) and a first photosensitive film (not shown) are sequentially formed on the p-type semiconductor substrate 11 by a damascene process. In this case, the dummy layer is formed thicker than the metal gate electrode to be formed in a subsequent process.
그리고, 상기 제 1 감광막을 게이트전극이 형성될 부위에만 남도록 선택적으로 노광 및 현상한 다음, 상기 선택적으로 노광 및 현상된 제 1 감광막을 마스크로 상기 더미층을 선택 식각한 후, 상기 제 1 감광막을 제거한다.After selectively exposing and developing the first photoresist film so as to remain only in a portion where a gate electrode is to be formed, and selectively etching the dummy layer using the selectively exposed and developed first photoresist film as a mask, the first photoresist film is formed. Remove
이어, 상기 더미층을 마스크로 저농도의 n형 불순물 이온을 주입하고 드라이브 인 하여 상기 더미층 양측의 반도체 기판(11) 표면 내에 저농도 n형 불순물 영역을 형성한다.Subsequently, a low concentration of n-type impurity ions are implanted using the dummy layer as a mask, and a low concentration n-type impurity region is formed in the surface of the semiconductor substrate 11 on both sides of the dummy layer.
그리고, 상기 더미층을 포함한 전면에 질화막을 형성하고, 에치백 하여 상기 더미층 양측의 반도체 기판(11)상에 질화막 스페이서(13)를 형성한다.A nitride film is formed on the entire surface including the dummy layer and etched back to form the nitride film spacer 13 on the semiconductor substrate 11 on both sides of the dummy layer.
그후, 상기 질화막 스페이서(13)를 포함한 전면에 고농도 n형 불순물 이온을 주입하고 드라이브 인 하여 상기 질화막 스페이서(13)를 포함한 더미층 양측의 반도체 기판(11) 표면 내에 고농도 n형 불순물 영역을 형성한다. 이때, 상기 저농도 및 고농도 n형 불순물 영역의 형성으로 LDD 구조의 n형 소오스/드레인 영역(15)을 형성한다.Thereafter, high concentration n-type impurity ions are implanted into the entire surface including the nitride film spacer 13 and drive-in to form a high concentration n-type impurity region in the surface of the semiconductor substrate 11 on both sides of the dummy layer including the nitride film spacer 13. . In this case, the n-type source / drain regions 15 of the LDD structure are formed by forming the low-concentration and high-concentration n-type impurity regions.
그리고, 상기 더미층을 포함한 전면에 층간 절연막(17)을 형성한다.An interlayer insulating film 17 is formed on the entire surface including the dummy layer.
이어, 상기 더미층을 연마 정지막으로 하는 CMP 방법에 의해 상기 층간 절연막(17)을 폴리싱 한다. 이때, 상기 층간 절연막(17)의 CMP 공정으로 상기 더미층이 노출된다.Next, the interlayer insulating film 17 is polished by a CMP method using the dummy layer as a polishing stop film. In this case, the dummy layer is exposed through the CMP process of the interlayer insulating layer 17.
그리고, 상기 층간 절연막(17)과 식각 선택비를 갖는 식각 공정으로 상기 더미층을 제거한다.The dummy layer is removed by an etching process having an etch selectivity with the interlayer insulating layer 17.
도 2b를 참조하면, 전면에 게이트 산화막(19)과 텅스텐층(21)을 순차적으로 형성한다. 이때, 상기 텅스텐층(21)을 상기 더미층보다 낮은 두께로 형성한다.Referring to FIG. 2B, the gate oxide film 19 and the tungsten layer 21 are sequentially formed on the entire surface. In this case, the tungsten layer 21 is formed to a thickness lower than that of the dummy layer.
도 2c를 참조하면, 상기 텅스텐층(21) 상에 캡핑(Capping) 산화막(31)을 형성한다.Referring to FIG. 2C, a capping oxide layer 31 is formed on the tungsten layer 21.
도 2d를 참조하면, 상기 텅스텐층(21)을 연마 정지막으로 하는 CMP 방법에 의해 상기 캡핑 산화막(31)을 폴리싱 한다. 이때, 상기 텅스텐층(21)과 상기 캡핑 산화막(31)의 식각 선택비 차이는 3 ∼ 200이다.Referring to FIG. 2D, the capping oxide film 31 is polished by a CMP method using the tungsten layer 21 as a polishing stop film. At this time, the etching selectivity difference between the tungsten layer 21 and the capping oxide layer 31 is 3 to 200.
도 2e를 참조하면, 상기 층간 절연막(17)을 연마 정지막으로 하는 CMP 방법에 의해 상기 캡핑 산화막(31), 텅스텐층(21) 및 게이트 산화막(19)을 폴리싱 한다. 이때, 상기 층간 절연막(17)에 대해 식각 선택비 차이는 3 ∼ 200이고, 상기 텅스텐층(21)의 CMP 공정으로 제 1 금속 게이트전극(A)과 상기 제 1 금속 게이트전극보다 패턴(Pattern) 크기가 큰 제 2 금속 게이트전극(B)을 형성한다.Referring to FIG. 2E, the capping oxide film 31, the tungsten layer 21, and the gate oxide film 19 are polished by a CMP method using the interlayer insulating film 17 as a polishing stop film. In this case, the difference in etching selectivity of the interlayer insulating layer 17 is 3 to 200, and the pattern of the tungsten layer 21 is greater than that of the first metal gate electrode A and the first metal gate electrode by the CMP process. A second metal gate electrode B having a large size is formed.
여기서 상술한 본 발명의 실시 예에 따른 반도체 소자의 제조 방법에 있어서, 상기 텅스텐층(21)을 도 2b에서와 같이 상기 더미층보다 낮은 두께로 형성함으로써 상기 텅스텐층(21)의 프로파일(Profile)은 상기 제 1 금속 게이트전극(A)이 형성될 부위는 갭필(Gap-fill)되어 평탄하나 상기 제 2 금속 게이트전극(B)이 형성될 부위는 갭필되지 않아 단차(F)가 발생된다.In the method of manufacturing a semiconductor device according to an embodiment of the present invention described above, the profile of the tungsten layer 21 is formed by forming the tungsten layer 21 to a thickness lower than that of the dummy layer as shown in FIG. 2B. The portion where the first metal gate electrode A is to be formed is gap-filled and flat, but the portion where the second metal gate electrode B is to be formed is not gap-filled so that a step F is generated.
그리고, 도 2d에서 상기 캡핑 산화막(31)의 CMP 공정 시, 상기 제 1 금속 게이트전극(A)이 형성될 부위의 캡핑 산화막(31)을 제거되나, 상기 제 2 금속 게이트전극(B)이 형성될 부위의 캡핑 산화막(31)은 상기 단차(F)에 잔류하게 된다.In FIG. 2D, during the CMP process of the capping oxide layer 31, the capping oxide layer 31 at the portion where the first metal gate electrode A is to be formed is removed, but the second metal gate electrode B is formed. The capping oxide film 31 of the portion to be left is left in the step F.
도 2e에서 상기 텅스텐층(21)의 CMP 공정 시 상기 제 2 금속 게이트전극(B)에 잔류된 상기 캡핑 산화막(31)에 의해 디싱 현상이 발생되지 않는다.In FIG. 2E, dishing does not occur due to the capping oxide layer 31 remaining in the second metal gate electrode B during the CMP process of the tungsten layer 21.
상술한 본 발명의 실시 예에 따른 반도체 소자의 제조 방법으로 디싱 현상을 방지하기 때문에 상기 텅스텐층의 증착 두께를 종래 기술보다 낮출 수 있어 후속 식각 또는 증착 공정이 용이하다.Since the dishing phenomenon is prevented by the method of manufacturing the semiconductor device according to the embodiment of the present invention described above, the deposition thickness of the tungsten layer may be lower than that of the prior art, so that subsequent etching or deposition processes are easy.
본 발명의 반도체 소자의 제조 방법은 다마신 공정을 사용하여 제 1 금속 게이트전극과 상기 제 1 금속 게이트전극보다 큰 패턴인 제 2 금속 게이트전극을 형성할 경우, 상기 제 2 금속 게이트전극 형성용 금속층 상에만 산화막을 잔류시킨 후, 상기 제 1, 제 2 금속 게이트전극을 형성하기 위한 CMP 공정을 실시함으로써, 상기 CMP 공정 시 상기 산화막의 연마 정지막 역할로 상기 제 2 금속 게이트전극에 발생되는 디싱 현상을 방지하여 소자의 수율 및 신뢰성을 향상시키는 효과가 있다.In the method of manufacturing a semiconductor device of the present invention, when the first metal gate electrode and the second metal gate electrode having a larger pattern than the first metal gate electrode are formed using a damascene process, the metal layer for forming the second metal gate electrode is formed. After the oxide film is left only on the surface, a CMP process for forming the first and second metal gate electrodes is performed, so that dishing occurs in the second metal gate electrode as a polishing stop film of the oxide film during the CMP process. By preventing the effect of improving the yield and reliability of the device.
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Cited By (2)
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| CN102479695A (en) * | 2010-11-29 | 2012-05-30 | 中国科学院微电子研究所 | Method for raising chemical mechanical planarization technology uniformity of metal gate |
| US9614090B2 (en) | 2015-03-17 | 2017-04-04 | Samsung Electronics Co., Ltd. | Semiconductor device and method of manufacturing the semiconductor device |
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Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN102479695A (en) * | 2010-11-29 | 2012-05-30 | 中国科学院微电子研究所 | Method for raising chemical mechanical planarization technology uniformity of metal gate |
| US9614090B2 (en) | 2015-03-17 | 2017-04-04 | Samsung Electronics Co., Ltd. | Semiconductor device and method of manufacturing the semiconductor device |
| US10177144B2 (en) | 2015-03-17 | 2019-01-08 | Samsung Electronics Co., Ltd. | Semiconductor device and method of manufacturing the semiconductor device |
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