KR20040020936A - 관통홀을 통한 광학 칩 패키징 - Google Patents

관통홀을 통한 광학 칩 패키징 Download PDF

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KR20040020936A
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Abstract

전자 칩(38)을 갖춘 광학 소자 또는 광학 칩(32)을 패키징하는 방법으로서 두개의 칩사이의 근접한 연결을 가능케 한다. 이 방법은 기생 커패시턴스와 인덕턴스를 감소시키고, 방해받지 않은 광학적 접근을 제공하면서도 전자 칩에의 냉각을 위한 히트 싱크의 연결을 가능케 한다.

Description

관통홀을 통한 광학 칩 패키징{OPTICAL CHIP PACKAGING VIA THROUGH HOLE}
본 발명을 개시함에 있어서, 도면의 부재는 예로서 #1-#2와 같은 형식으로 나타내는데, #1은 도면을, #2는 그 도면의 부재번호를 나타낸다. 예를 들면, 9-213 는 도 9의 부재 213을 의미한다.
광전자 칩은 넓은 광학적 대역폭을 제공하는 능력을 가지고 있다. 하지만, 광학적으로 전송 또는 수신되는 데이터는 칩으로 또는 칩으로부터 전기적으로 입출력될 필요가 있다. 그래서, 전기적 I/O의 규모가 데이터 흐름에 있어서 병목현상을 일으키지 않을 정도만큼 클 필요가 있다. 개개의 도선의 속도에의 제약조건이 게 주어지면, 큰 규모의 I/O에 대한 요구는 전형적으로 칩상에서의 다수의 I/O 패드로 이어진다. 하지만, 하나의 칩상에 많은 수의 전기적 I/O 연결을 배치하는 능력은 그 I/O 연결을 상호간에 가능한한 매우 근접하게 할 필요와 서로 상충하게 된다.
전형적으로는, 광학적 모듈(하나 또는 그 이상의 광전자 칩을 포함함)의 사용자 또는 이들 모듈이 장착되는 콤포넌트의 설계자는 그 모듈이 회로 기판상에 장착되고 그 전기적 I/O 연결이 광학 I/O 연결과 90도로 형성되도록 구성하기를 선호한다. 그래서, 광학적 신호가 90도로 휘어져 횡단하도록 하는 것이 바람직하다.
더욱이, 광학 칩 또는 광전자 칩은 플렉서블 회로에 연결되는 정도로, 이들은 전형적으로 와이어 본딩법에 의해 연결되어 있다. 이러한 기술은 바람직하지 않은 기생 커패시턴스를 유도하며, 이는 특히, 고주파 동작에 유해한 것이다.
이들 모듈의 목적은 데이터를 가능하면 고속으로 입출력시키는 것이므로, 칩에 대한 각각의 전기적 연결의 속도가 최고 대역폭(즉, 데이터 레이트)을 가능하다면 지원할 수 있도록 하는 것이 중요하다.
플렉서블 회로를 90도의 전기적 회전으로 형성하여 전기적 접근이 광학적 접근에 대해 90도로 일어나도록 하는 이용은, 예로서 D.Pommerrenig, D. Enders, T. E. Meinhardt의 논문(명칭: "Hybrid Silicon Focal Plane Development, "SPIE Vol 267, Staring Infrared Focal Plane Technology,(1981) p.23)에 공지되어 있다. 이 참조 문헌은 90 회전을 위해 광학 칩의 후방측에 케이블을 솔더링 또는 웰딩하는 기법을 개시하고 있다. 이러한 종래기술에 위해 제조된 칩은 도 1에 도시되어 있다. 여기에는, 검출기(1-2), 플렉서블 칩(1-4), 모듈 베이스(1-6) 및 MUX 칩(-10)이 도시되어 있다. 하지만, 이러한 기법은 전술한 바와 동일한 문제점을 가지고 있는데, 즉, 도 1에 도시된 바와 같이, 광학적 접근의 제공이 냉각을 위한 장치에의 접근을 방해하게 된다.
최근의 시도는 전술한 기법과 기본적으로 동일하지만, 전자 칩을 웰딩 기술을 이용하여 플렉서블 회로에 전기적으로 연결하는 것이며, 예로서 애질런트 테크놀러지(Agilent Technologies)의 PONI-1 POSA 패키지를 이용하여 수행되거나 예로서 빔 리드(beam lead)와 같은 다른 금속 연결체를 에지 연결하는 것을 이용하여 수행된다.
그러나, 종래기술의 모든 기법은 단일 측방형 접근 플렉서블 회로를 이용하는 것이다.
또한, 종래기술에서는 와이어 본딩을 이용하기 때문에, 와이어 본딩이 전자 칩과 플렉서블 회로사이의 가능한 전기적 연결의 개수를 제한하게 된다(이는 와이어 본딩이 플립-칩 연결 기법을 이용하여 대응하는 개수의 연결을 하는 경우보다 더 많은 전기적 부착 면적을 요구하기 때문이다). 칩으로 나오는 와이어 본딩 또는 다른 연장된 금속 연결체는 또한 그 커패시턴스 및 인덕턴스가 크기 때문에 오프-칩 연결의 속도를 제한하게 되고, 또한 인접한 전기적 채널 사이의 전기적 크로스토크/노이즈를 증대시키게 된다.
도 2는 전자 칩의 상부에 광학 칩이 배치되도록 하는 플렉서블 회로의 구성의 일예를 나타내고 있는데, 이러한 구성은 여전히 오프 전자 칩 배선에 의해 제한되고 또한 냉각을 위한 비활성측에의 접근을 여전히 방해한다. 도 2에는 선택사항으로서의 보조 칩(2-12), 칩-플렉서블 연결(2-14), 전자 칩(2-16), 및 광학 소자(2-20)를 도시하고 있다.
현재까지, 광학 칩 또는 전자 칩을 갖춘 광학 칩(즉, 광전자 칩)을 패키징하는 기술은 없었고, 따라서 이들 사이의 근접 연결을 가능케 하고, 기생 커패시턴스 및 인덕턴스를 감소시키고, 냉각을 위해 칩에 대해 히트 싱크의 접속을 가능케 하면서도 방해되지 않은 광학적 접근을 제공하는 기술은 없었다.
발명의 요약
본 발명은 전기적 커넥터를 가진 광학 칩 또는 광전자 칩에 대한 기술을 제공한다.
본 발명은 오프-칩 전자적 배선 또는 전기적 리드 기반 연결 기술을 우회할 수 있다. 도 2의 종래기술의 플렉서블 회로는 전자 칩의 직각 측부에 존재한다. 그래서, 전자 칩을 냉각시키기 위해 히트 싱크를 부착하는 것이 불가능하지는 않지만 매우 어려운데, 이는 이러한 방식의 플렉서블 회로에서는 광학적 접근을 방해하지 않고 칩의 전방에 배치될 수 없고 전자 칩의 후방에(도 2의 칩의 직각 부분상에) 부착될 수 없기 때문이다.
본 발명에 따라 얻어지는 이점은, 광전자 칩에의 광학 접근을 제공하면서도 광전자 칩을 집적하도록 고밀도 고속의 전기적 연결이 가능케 한다는 것이다.
다른 이점은 에치 장착형 광학 콤포넌트에 대한 용이한 광학 접근을 여전히 제공하면서도 초고속 연결을 제공할 능력을 가진다는 것이다.
광학 콤포넌트들이 플렉서블 회로를 지향하여(또는 이미 이용되고 있음) 광학 모듈을 회로 카드에 연결하고 있기 때문에, 본 발명의 기술은 현재의 경향에 반하는 것이 아니라 오히려 현재의 경향과 상응하여 양호하게 수용될 수 있다는 이점이 있다.
또한, 본 발명의 기술은 다층의 열로 광전자 칩상에 전자 I/O 패드를 집적할 수 있는 능력을 제공한다. 또한, 본 발명의 기술은 이들 다층의 열이 광학 칩 에지 또는 광전자 칩 에지로부터 멀어지도록 제공될 수 있게 한다.
또한, 본 발명의 기술은 플렉서블 회로-대-칩 연결에서의 전기적 기생 커패시턴스 및 인덕턴스를 최소화한다.
또한, 플렉서블 회로의 후방측에 광학 칩 또는 광전자 칩을 배치하는 본 발명의 기술은, 그 칩이 상방 활성 소자 또는 후방(소위 "하방") 활성 소자를 포함하는지에 무관하게, 광학적 경로를 방해하지 아니하고 그 칩에의 히트 싱크 접근을 용이하게 제공할 수 있다.
여기에 개시된 이점과 특징은 대표적인 실시예로부터 얻어지는 것들 중의 일부이며, 이들 대표적인 실시예는 본 발명을 이해를 돕기 위해서 개시된 것이다. 청구의 범위에 의해 정의되는 본 발명은 이들 실시에에 의해 제한되지 않으며 청구의 범위에 대한 균등물도 제한되지 아니한다. 예를 들면, 어떤 이점들은 동일한 실시에에서는 동시에 실현될 수 없어 서로 상반될 수도 있다. 마찬가지로, 어떤 이점들은 본 발명의 하나의 태양에서는 적용될 수 있지만, 다른 태양에서는 적용될 수 없을 수도 있다. 그래서, 이들 이점 및 특징들은 동일성 여부를 판단하는데에 결정적 기준으로 고려되어서는 안된다. 본 발명의 추가적인 특징 및 이점은 다음의 상세한 설명, 첨부된 도면, 청구의 범위에 의해 분명해 질 것이다.
본 발명은 광학 칩에 관한 것이고, 특히, 광학 칩의 패키지에 관한 것이다.
도 1은 종래기술에 따른 칩 및 플렉서블 회로를 나타낸다;
도 2는 플렉서블 회로 배치의 종래기술의 일예를 나타낸다;
도 3은 본 발명에 따른 듀얼 사이드 플렉서블 회로의 일예의 시시도를 나타낸다;
도 4는 본 발명에 따른 다른 실시예를 나타낸다;
도 5A는 본 발명에 따라 이용되는 관통홀을 갖춘 예시적인 듀얼 사이드 플렉서블 회로의 평면도를 나타낸다;
도 5B는 도 5A의 측면도를 나타낸다;
도 5C는 도 5A의 플렉서블 회로의 대체적인 변형예의 측면도를 나타낸다;
도 6은 집적형 광전자 칩을 형성하기 위해 다수의 하방 방출 소자를 부착하는데에 종래기술에서 이용된 기법을 나타낸다;
도 7은 집적형 광전자 칩을 형성하기 위해 다수의 하방 방출 소자를 부착하는데에 종래기술에서 이용된 기법을 나타낸다;
도 8은 제조자에 의해 특정된 위치에 배치된 콘택트 패드를 가진 단일 광학 소자와 제조자에 의해 특정된 위치에 배치된 콘택트 패드를 가진 전자 웨이퍼의 일부를 나타낸다;
도 9는 제조자에 의해 특정된 위치에 배치된 콘택트 패드를 가진 단일 광학 소자와 제조자에 의해 특정된 위치에 배치되며 그들이 서로 정렬되지 않는 콘택트 패드를 가진 전자 웨이퍼의 일부를 나타낸다;
도 10는 본 발명에 따른 예시적 기법에 대한 개략도를 나타낸다;
도 11 및 도 12는 몇가지 서로 다른 접근 수단의 변형예를 나타낸다;
도 13은 파이버가 기판에 의해 지지되어 있는 광학적 어레이를 나타낸다;
도 14는 마이크로 렌즈 어레이를 수용하는 광학적 어레이를 나타낸다;
도 15은 개시된 기술에 따른 변형예의 광전자 칩을 형성하기 위한 예시적 공정을 나타낸다;
도 16은 개시된 기술에 따른 변형예의 광전자 칩을 형성하기 위한 예시적 공정을 나타낸다;
도 17는 개시된 기술에 따른 변형예의 광전자 칩을 형성하기 위한 예시적 공정을 나타낸다;
도 18은 개시된 기술에 따른 변형예의 광전자 칩을 형성하기 위한 예시적 공정을 나타낸다;
도 19는 도 15 내지 도 17의 소자와 유사한 방식으로 형성된 다른 광전자 소자를 나타낸다;
도 20는 저면 활성 소자에 이용가능한 공정을 나타낸다;
도 21A는 상측 활성 소자에 이용가능한 공정을 나타낸다;
도 21B는 콘택트 홀이 코팅되고, 충전되지 않고, 정렬에 보조할 수 있는 공정을 나타낸다;
도 21C는 다른 칩상의 콘택트와 정합하도록 기판상의 트레이스를 패터닝함으로써 재-라우팅된 콘택트를 갖춘 광학 칩을 도시한다;
도 21D는 광학 칩상의 콘택트와 정합하도록 기판상의 트레이스를 패터닝함으로써 재-라우팅된 광학 칩상의 콘택트를 도시한다;
도 22은 캐리어가 이용되지 않는다는 점을 제외하고는 도 16A에 도시된 것과 유사한 공정을 나타낸다;
도 23은 다른 소자를 연결하는데에 이용된 연결 칩 또는 어댑터 칩을 나타낸다;
도 24는 다른 대체의 실시예로서, 상측 활성 소자에 이용될 수 있는 어댑터 칩 또는 연결 칩의 다른 변형예를 나타낸다;
도 25A는 본 발명에 따른 기술중의 하나를 이용하는 두개 또는 그 이상의 소자의 적층을 나타낸다;
도 25B는 본 발명에 따른 기술중의 하나를 이용하는 레이저의 상면에 적층된 모듈레이터를 나타낸다;
도 26은 본 발명에 따른 기술중의 하나를 이용하여 형성된 예를들어 100개의 레이저의 어레이를 나타낸다;
도 27는 본 발명에 따른 기술중의 하나를 이용하는 DWDM 응용을 위한 어레이를 형성하는 단계들을 나타낸다;
도 28은 도 27의 공정을 평면도로 나타낸다;
도 29는 본 발명에 따른 공정예에 대한 흐름도를 나타낸다;
도 30은 도 29의 공정에 따라 결합되는 다양한 콤포넌트를 나타낸다;
도 31은 본 발명에 따른 다른 공정예에 대한 흐름도를 나타낸다; 및
도 32A 내지 도 32D는 본 발명에 따라 구성된 어셈블리의 일예를 나타낸다.
개괄적으로 살펴보면, 본 발명은 플렉서블 회로가 그 내부에 관통홀을 구비하도록 함으로써, 또한 플립-칩 본딩법을 이용하여 광학 칩 또는 광전자 칩을 그 플렉서블 회로의 후방측에 본딩함으로써, 듀얼 측방형 플렉서블 회로가 형성되어,광학 칩 또는 광전자 칩의 후방측에 콘택트를, 전방측에 인쇄 회로 기판(PCB)에의 연결을 위한 콘택트를 가질 수 있게 된다. 본 발명에 따른 이러한 듀얼 측방형 플렉서블 회로(3-30)의 일예가 도 3에 사시도로서 도시되어 있다. 관통홀은 광학 칩 또는 광전자 칩에의 광학적 접근을 가능케 하고, 또한 플렉서블 회로의 후방측에의 칩의 배치는 양호한 열적 콘택트가 칩이 냉각될 수 있도록 한다. 더욱이, 이러한 배치는 전술한 이점을 성취하면서, 또한 플렉서블 회로를 통해 광학 칩 내지 광전자 칩에 다수의 연결이 가능케 한다.
바람직하게는, 본 발명은 광학 소자가 혼성되는 전자 칩으로부터 광의 방출(광검출기의 경우에는, 수신) 방향을 멀어지게 하는 한, 광학 소자가 상방 활성형인지 또는 후방(하방) 활성형인지에 상관없이 유효하게 적용된다. 또한, 본 발명은 또한 어떤 구성소자가 광학 소자와 개구 사이에 배치되는 경우에도, 그 활성 소자가 동작하는 광의 파장에서 그 구성소자가 투광성을 가지기만 한다면, 채용될 수 있다.
본 발명은 전자 칩의 상부에 광학 소자를 혼성화 공정을 이용하여 배치함으로써 전술한 문제점을 해결하며, 이러한 혼성화 공정의 예로서는 본 발명과 함께 양수된 미국 출원 번호 US09/896,189, US09/897,160, US09/896,983 및 US09/897,158(이들 모두의 출원일은 2001년 6월 29일이고, 발명의 명칭은 "Opto-Electronic Device Integration " 이고, 이들의 대한 상세한 설명은 이하에서 동일한 제목하에 함)에 기술중의 하나를 이용함으로써, 또한 컷아웃 개구를 포함하는 회로 카드에 전자 칩을 직접 본딩함으로써, 광학 소자에의 광학적 접근을 가능게하면서도 냉각을 위한 전자 칩에의 접근을 제공하는 것이다. 특별한 경우에 따라서는, 여기에 개시된 본딩은 종래의 기법을 이용하여 또는 미국 출원 번호 US09/896,665 (출원일은 2001년 6월 29일이고, 발명의 명칭은 "Successive Integration of Multiple Devices Process and Product "이고, 이에 대한 상세한 설명은 이하에서 동일한 제목하에 함)에 개시된 기법을 이용하여 수행될 수 있다.
그 결과, 칩으로부터 듀얼 측방형 접근 회로 카드로부터 종래의 전기적 I/O 패드의 세트로 신호가 전달될 수 있고, 여기서 패드는 모듈을 인쇄 회로 기판에 부착하는데 이용될 수 있다. 이러한 직접적인 집적화에 의해, 와이어링 또는 다른 전기적 부착 메커니즘을 이용하는 것에 수반하는 성능 및 비용상의 한도가 감소되거나 완전히 해결된다.
도 4는 본 발명에 따른 다른 실시예를 나타낸다. 도 4에 도시된 바와 같이, 본 공정은 광학 소자가 부착된 전자 칩을 형성 내지 입수하는 것으로부터 시작되며, 그 예를 이하에서 설명한다.
도 4에는, 광학 소자(4-32), 볼 그리드 에레이(BGA: ball grid array), 커넥터(4-33), 광학적 접근(4-33), 플렉서블 회로내의 개구(4-36), 전자 칩(4-38), 선택사항으로서의 보조 칩(4-39), 및 전기적 접근(4-40)이 도시되어 있다.
대안으로서, 또는 추가적으로, 광학 소자와 전자 소자 사이에는 전기적 연결이, 얇은 빔 리드, 또는 압축 또는 리플로우 솔더링법을 이용하여 전방 또는 후방 방출 소자에 대해 수행되며, 이는 예로서 J. Longo, D.Cheung, A. Andrews, C. Wang, 및 J. Tracy의 논문(제목: "Infrared Focal Planes in IntrinsicSemiconductors", IEEE Transactions on Electron Devices, Vol ED-25 No 2, 1978 년 2월)에 개시되어 있다. 그 광학 소자는 그 소자의 광학적 접근이 전자 칩에 대향하는 광학 소자의 측방을 통해 이루어지도록 전자 칩상에 배치된다.
플렉서블(flexible 또는 flex) 회로는 트레이스를 가지며, 다층으로 되어 있고, 및/또는 전자 칩으로부터 플렉서블 시트를 거쳐 커넥터로 전기적 신호를 전달하도록 하는 임베디드 와이어를 포함하며, 그 커넥터는 예로서 볼 그리드 어레이(BGA)이며, 이는 당해기술분야의 표준적 기법을 통해 종래의 회로 기판에 부착될 수 있다. 플렉서블 회로(5-42)는, 그 플렉서블 회로(5-40)을 횡단하는 라인(5-42 또는 3-44)을 따라 스코어링 또는 압축되며, 이는 도 5A의 평면도 및 도 5B의 측면도, 이의 변형예는 도 5C의 측면도에 도시되어 있다. 스코어링 내지 압축의 목적은 벤딩이 플렉서블 회로마다 일정한 위치에 배치되는 것을 보장하는 것이고, 특정한 스코어링 내지 압축은, 그것이 연결 내지 이를 통과하는 와이어를 손상시키지 아니하고 상기 목적이 만족되는 한, 본 발명과 무관하게 이용된다.
플렉서블 회로는 스코어링 부분 또는 압축 부분을 따라 벤딩되되, 해제되는 경우 또는 다른 콤포넌트와 연결되는 경우에는 직교 벤딩부를 갖게 되도록 한다(즉, 도 3 및 도 4에 도시된 바와 같이, 플렉서블 회로의 일부분이 플렉서블 회로의 타부분과 90도 각도를 이룬다).
통상적으로는, 플렉서블 회로에 대한 전자 칩의 플립 칩 연결은 광학 소자에의 접근을 방지하며, 활성측에 대향하는 측을 통한 장착은 칩의 냉각에 문제를 일으킨다.
플렉서블 회로 설계에 있어서 개구(5-46)을 채용함으로써, 광학적 접근 및 냉각 모두가 서로 방해하지 아니하고 성취될 수 있다는 이점이 있다.
또한, 본 발명에 개시된 기법에 의해 얻어지는 또 다른 이점은, 도 4에 도시된 바와 같이, 추가적인 보조 칩이 플렉서블 회로의 후방측에 부착될 수 있도록 플렉서블 회로가 용이하게 구성될 수 있다는 것이다. 다시 말하면, 이러한 구성은 전기적 연결이 양측에서 이루어질 수 있도록 듀얼 사이드 접근가능 플렉서블 회로를 형성하게 한다. 이로써 다양한 부재들간을 가능하면 짧은 거리로 유지하도록 하여 최고의 속도를 얻을 수 있게 한다.
대안적인 변형예에서는, 90도 벤딩 및/또는 플렉서블 회로의 "유연성"이 필요없게 될 수 있다. 대신에, 단일의 수직 캐리어 또는 지지체, 예로서, 적절한 연결부재 및 관통홀을 가진 인쇄 회로 카드가 이용될 수 있고 플러그-인되는 구조를 가질 수 있으며, 그렇지 않으면 두 회로 기판을 직각으로 연결하기 위한 종래의 기법을 이용하여 별도의 수평 카드에 부착되어 90도 회전을 이루게 할 수도 있다.
다른 변형예에서는, 수직 카드와 플렉서블 회로가 조합되어, 하나는 수평형으로, 다른 하나는 수직형으로서 이용될 수도 있다.
또 다른 변형예에서는, 두개의 별도의 카드가 제3의 콤포넌트와 함께 이용될 수 있는데, 제3의 콤포넌트는 예로서 공통 커넥터 블록으로서 이들 사이의 직교관계를 형성케 한다.
두개(또는 그 이상)의 부재를 이용하는 기법의 내재적인 결함은 각각의 별도의 연결이 전기적 기생 커패시턴스 및 인덕턴스를 유발하여, 어떤 경우에는 이들이허용될 수 없는 레벨이 이를 수도 있다는 것이다.
또 다른 변형예에서는, 플렉서블 회로가 예로서 그 양측 또는 일측에의 도전성 트레이스 및 콘택트를 가진 절연체, 인쇄 회로 기판, 멀티-와이어 기판 또는 다층 회로 기판으로 대체된다.
후술하는 바에 의해 명백하게 이해되듯이, 본 발명의 기법은 종래기술의 문제점을 않으며, 이는 관통홀이 광학적 접근을 유지하면서도 히크 싱크를 위해 칩의 비활성측에 용이하게 접근할 수 있도록 하기 때문이다.
이상을 요약하면, 본 발명에서는 관통홀이 그 내부에 설계되어 있는 플렉서블 회로를 이용하며, 광학 칩 또는 광전자 칩을 플립-칩 기법을 이용하여 플렉서블 회로의 후방측에 본딩한다. 그 결과, 듀얼 측방형 플렉서블 회로가 얻어지며, 이는 그 후방측에 광학 칩 또는 광전자 칩에 대한 콘택트를, 그 전방측에는 예로서 인쇄 회로 기판과 같은 다른 부재에 대한 플렉서블 회로의 부착을 위한 콘택트를 가진다. 플렉서블 회로를 관통하는 홀은 광학적 접근을 가능케 하면서도 그 플렉서블 회로의 후측 상에의 광학 칩 또는 광전자 칩의 배치는 냉각을 위해 광학 칩 또는 광전자 칩의 양호한 열적 접촉의 형성을 가능케 하고, 또한 IC와 플렉서블 회로사이의 다수의 연결을 가능케 한다.
그래서 본 발명의 기법은, 동일한 기술 영역에서 종래기술의 기법을 이용하여 얻어지는 것보다 더 많은 수의 전자 I/O 패드에의 접근을 제공한다. 이로써, 칩의 에지에서 멀리 떨어진 부분에서도, 다층 열로 광학 칩 또는 광전자 칩상에 전자 I/O 패드를 집적할 수 있는 능력을 제공한다. 이로써, 전자 칩-플렉서블 회로연결에 대한 전자적 기생 커패시턴스 및 인덕턴스를 최소화하게 된다. 결국, 플렉서블 회로의 후방측에 전자 칩을 구비함으로써 히트 싱크에의 접근을 용이하게 한다.
광전자 소자 집적
도 6 및 도 7은 다수의 저면 방출 소자 또는 저면 검출 소자 (이하, "후방 방출 소자" 또는 "후방 검출 소자"라 함)를 부착하여 집적형 광전자 칩을 형성하는 종래기술에서 이용되어 온 방법을 나타낸다.
도 6의 기법에 따르면, 다수의 레이저가 웨이퍼 기판(6-102) 상에 종래의 방식으로 형성되고, 그들 자신 위에 또는 웨이퍼 기판 위에 다수의 검출기(이하, "광 검출기"라고도 함)가 레이저들과 함께 형성된다. 전형적으로, 광학 소자(6-106, 6-108)와 기판(6-102) 사이의 접합부에 가장 근접해 있는 기판(6-102)의 부분(6-104)은 광학 소자가 동작하는 파장에서 광학적으로 투명한 재질로 이루어진다. 이 광학 소자(6-106, 6-108)는 습식 에칭 또는 건식 에칭과 같은 종래의 기술을 이용하여 처리되어, 광학 소자(6-106, 6-108) 중에 트렌치(6-112)가 형성되고, 이들 광학 소자를 일련의 이산적 개별적 레이저 소자 (6-106) 또는 검출기 소자(6-108)로 분리한다. 이에 이용된 특정의 기술에 따라서는, 그 에칭된 트렌치(6-112)는 기판(6-102)에 도달하기 전에 정지되거나 기판(6-102) 내부로 부분적으로 확장될 수도 있다. 에칭에 이어서, 기판(6-102) 및 이와 연계된 소자들이 반전되어, 실리콘(Si) 전자 웨이퍼(6-114)상의 적절한 위치에 정렬되고, 종래의 플립 칩 본딩 기술을 이용하여 Si 전자 웨이퍼(6-114)에 본딩된다. 이 본딩에 이어서, 기판(6-102)의 전체가, 종래의 기계적 연마법, 종래의 에칭법, 또는 이들의 조합에 의해 두께가 약 5㎛ 또는 그 이하 정도로 매우 얇게 박막화도어, 소자에 대한 근접한 광학적 접근을 제공하여, 집적형 광전자 웨이퍼(6-116)를 형성할 수 있도록 한다.
선택사항으로서, 이 집적화된 광전자 웨이퍼(6-116)는 개개의 레이저를 보호하기 위해 종래의 기술을 이용하여 패터닝되고,개개의 검출기는 반사 방지(AR: anti-reflection) 코팅막(6-118)으로 코팅된다.
도 6의 기법에 대한 대안적인 기법이 도 7에 도시되어 있다. 이 기법에서는, 레이저와 검출기는 전술한 바와 같이 형성된다. 하지만, 도 7의 기술이 이용되는 경우에, 트렌치(7-112)는 기판(7-102)내부까지 에칭되어 들어간다. 그리고 나서, 기판(7-102) 및 그에 연계된 소자들은 반전되어, 실리콘(Si) 전자 웨이퍼(7-114)상의 적절한 위치에 정렬되고, 종래의 플립 칩 본딩 기술을 이용하여 Si 전자 웨이퍼(7-114)에 본딩된다. 이 본딩에 이어서, 기판(7-102)은 종래의 기계적 연마법, 종래의 에칭법, 또는 이들의 조합에 의해 완전히 제거되어, 소자에 대한 근접한 광학적 접근을 제공하고, 집적화된 광전자 웨이퍼(7-116)을 형성하게 된다.
선택사항으로서, 이 집적화된 광전자 웨이퍼(7-116)는 개개의 레이저를 보호하기 위해 패터닝되고, 개개의 검출기는 반사 방지(AR: anti-reflection) 코팅막으로 코팅된다.
도 6 및 도 7의 기법은, 크로스토크와 같은 문제를 인접 소자들에 일으키는 인접 소자들로의 광유입 또는 인접 소자로부터의 광유출을 허용함이 없이 적절한 광을 획득하기 위해 소자들에 충분히 근접한 광 파이버 또는 광학 렌즈를 얻을 수있게 한다. 전형적으로, 이를 위해서는, 소자와 광 파이버 또는 광학 렌즈 사이의 분리 거리는 100㎛보다 작아야 한다.
또한, 도 6의 박막화 기술이 기판(6-102)의 전체의 두께를 약 5㎛ 또는 그 이하까지 감소시키고 도 7의 기법은 기판(7-102)의 전체를 제거하여 다수의 완전히 독립된 광학 소자를 주기 때문에, 이들 두 기술은 소자의 활성 영역에 걸쳐 광이 누설되는 것을 방해하는 심각한 흡수층의 발생이 일어나지 않도록 보장한다.
하지만, 이들 두 기법은 그 특성상 그 이용중에 열 소모 문제를 가진 광전자 칩을 형성하며, 개개의 소자가 제조 공정에서 발생되는 열적 및 기계적 스트레스에 더 민감하게 하는 결과를 초래하며, 이로 인하여 개개의 소자의 수명을 단축시키고, 따라서 수율을 감소시키며 전체 칩의 수명을 단축시킨다.
더욱이, 도 6의 기술(기판의 초박막화) 및 도 7의 기술(기판의 완전 제거)에서는, 소자에 가해지는 스트레스가 초박막 광전자 소자 층에 주로 전달된다. 이 초박막 광전자 소자 층은 광전자 소자에 있어서 구조적으로 가장 취약한 부분이다.
따라서, 공정처리 및/또는 사용으로 인한 열적 및 구조적 스트레스에 민감하지 않은 집적형 광전자 칩을 형성하는 방법이 필요하다.
한편, 광전자 소자의 제조자는 광학적 전자 웨이퍼를 얻는데에 두가지 방법이 있다. 즉, 제조자가 이들중의 어느 하나 또는 모두를 제조하거나 이들중의 하나 또는 모두를 제3자로부터 구입하는 것이다. 광학 소자(이하, 단순히 "광학 칩"이라고도 함)와 전자 웨이퍼(이하, "전자 칩"이라고도 함)을 모두 제조한다면, 광학 칩이 전자 칩 상부에 배치되도록 하는 경우에 제조자는 그 각각의 표면상의 패드들이 서로 정렬되도록 적절히 배치시키는 조치를 취할 수 있다. 그러나, 전자 칩과 광학 칩은, 동일한 조직체내에서 설계 및 제작되더라도, 서로 동시에 설계될 수는 없었다. 그래서, 단일의 제조자로서는, 광학 칩과 전자 칩의 설계에 관하여 그 동일한 조직체내에서 상호간 업무 협력이 존재하지 않으면, 이들 각각 위에의 콘택트 패드간의 대응성이 쉽게 상실될 수 있다. 특히, 한쪽 또는 양쪽 모두가 제3자의 판매까지도 고려하여 설계되거나, 서로 다른 입수처로부터 얻은 소자를 집적하는 경우에 더욱 그러하다. 더나아가, 이들에 대한 설계의 계속적 향상 내지 변경은 콘택트 패드의 배치위치의 변경을 필요로 하고, 이로써 이전에 미처 예상하지 못한 패드 오정렬을 야기하게 될 수도 있다
더욱 바람직하지 못한 점으로서, 만약 특정의 전자 칩이 서로 다른 다양한 광학 칩과 함께 이용되도록 설계되지만, 그 광학 칩들이 서로 관련이 없는 다수의 사용자에게 공급하기 위해 대량 생산하는 제3자가 제공하는 제품(예를 들면, 상방 방출 수직 캐비디 레이저, 하방 방출 수직 캐비디 레이저, 분산형 궤환(DFB: distributed feedback) 레이저, 분산형 브래그 반사기(DBR: distributed Bragg reflector) 레이저(이들 각각은 원거리 응용분야에서 양호한 처프(chirp) 특성과 선폭 특성을 가짐), 상방 수신 검출기, 또는 하방 수신 검출기를 포함하는 칩들)이라면, 광학 소자상의 패드들은 전자 칩과 호환된다 하더라도, 모두 동일한 위치에 배치되어 있을 가능성은 없다.
예를 들면, 도 8에 도시된 바와 같이, 단일의 광학 소자(9-300)는 제조자에 의해 특정된 위치에 배치된 콘택트 패드(9-302, 9-304)를 가지고, 전자 웨이퍼(9-306)의 일부도 또한 제조자에 의해 특정된 위치에 배치되고 광학 소자가 그 위에 연결될 수 있는 콘택트 패드(9-308, 9-310)을 가진다. 이 광학 소자가 플립-오버형인 경우에, 전자 웨이퍼와의 플립-칩 타입 본딩에 있어서, 이들 각각의 콘택트 패드(9-302, 304, 9-308, 9-310)는 도 9에 도시된 바와 같이 서로 정렬되지 않게 된다.
이것은 소자들의 조합/정합하는 능력을 제한한다는 점에서 문제를 야기한다. 더욱이, 어떤 칩이 특정의 다른 칩에의 연결을 의도하여 설계된다면, 다음에는 다른 콘택트 위치를 가진 다른 소자를 이용할 필요가 있고, 원래의 소자에 대해 행해진 모든 계획 및 조정은 새로운 소자에 대해서는 무용하게 된다.
그래서, 표준적 배치 기법 또는 일반적 배치 기법을 이용하는 설계자들간에 어떠한 조정이 없이도 소자들을 조합/정합할 수 있는 능력을 줄 수 있는 공정이 더욱 필요하게 된다.
또한, 어떤 경우에는, AR 코팅을 이용하여 소자들 중의 일부, 특히, 검출기들을 코팅하는 것이 바람직하다.
AR 코팅은 광이 검출기의 상면에 입사하는 것을 방지하고 또한 검출기-공기의 계면에서 이들의 굴절률의 차이에 의해 광이 반사하는 것을 방지한다. 이것에 의해 반사광이 검출기 자체로 입사하지 않게 되고 따라서 반사광이 전기적 신호로 변환되지 않게 되므로, AR 코팅은 검출기를 위해 중요하다. 즉, 반사광이 전기적 신호로 변환된다면, 이는 시스템 관점에서는 광손실에 해당한다. 그래서, AR 코팅은 계면에서의 광 반사를 방지하기 때문에, 검출기의 수광 효율을 최적화하게 된다.
하지만, 레이저는 그 동작을 위해서 고 반사율을 가진 상부 미러를 요구한다. 레이저상의 AR 코팅은 상부 미러의 반사율을 변화시킨다. 그 결과, 이들이 함께 레이징하는 것을 방지하지 못한다면, 이러한 변화는 최소한이더라도 레이저의 레이징 동작에 악영향을 미치게 된다.
웨이퍼가 레이저와 검출기를 어레이로 가지는 경우에, 종래기술에서는 검출기만을 AR 코팅하기 위해서 웨이퍼에 특별한 패터닝을 수행하여 AR 코팅 증착 공정동안에 레이저를 보호하여야 했고, 이로써 레이저 소자가 AR 코팅에 의해 피복되지 않도록 하는 것을 보장하였다.
이러한 보호 내지 별개의 처리가 웨이퍼상에서 다양한 서로 다른 소자들에 대해 이루어지는 경우에는 추가적인 처리 공정을 요구하게 되어, 처리시간을 증가시키고 그래서 처리 비용이 증가된다. 또한, 보호된 소자들을 손상시킬 가능성도 높아지게 된다. 결국, 이러한 전기적 콘택트 패드도 또한 보호되어야 한다.
또한, 소자들에 대해 별개의 처리들이 이루어지면, 동일한 영역내에 전기적 콘택트 패드들을 가진 칩에 대해 공정이 행해져야 하는 경우에, 또 다른 공정상의 문제점을 야기하게 된다. 예를 들면, 칩이 소자들 근처에 전기적 콘택트를 가지며, 전기도금법, 전해 도금법, 열적 증착법, e-빔 증착법, 또는 스퍼터링법이 그 콘택트 패드에의 솔더를 형성하는데에 이용되는 경우에, 솔더 범프가 광학 소자보다 더 크기 때문에, 결과적인 솔더 범프의 높이로 인하여, 레이저를 AR 코팅으로부터 보호하기 위한 영역을 패터닝하는 것이 곤란하게 된다.
종래기술에서는, 웨이퍼 전체(즉, 레이저 및 검출기)가 AR 코팅되는 것을 허용하면서도 전술한 레이저 상에 보호층을 패터닝할 필요가 없도록 할 방업이 없었다.
그래서, 전자 칩상에 여러 타입의 소자가 집적될 수 있게 하여 반사 방지 코팅과 같은 어떤 추가적인 처리 단계가 전체 웨이퍼에 대해 수행될 수 있고 집적공정후에 별도의 특별한 패터닝 공정이 필요하지 않은 기술이 더욱 필요하게 되었다.
본 발명은 다음과 같은 이점의 하나 이상을 얻을 수 있는 광전자 칩을 다양한 실시 예로서 제공한다. 즉, 낮은 동작 전류를 이용할 수 있게 하여 전력 소모를 줄이고 열 발생을 줄이는 이점, 발생된 열을 양호하게 방열시키는 이점, 레이저를 저온에서 동작시킬 수 있어 수명을 연장시킬 수 있고 양호한 파장 제어를 가능케 하는 이점, 및/또는 구조적 완성도를 높여 결함을 감소시키고 소자의 수명을 연장시키는 이점이 얻어질 수 있다.
본 발명은 콤포넌트 소자들이 미리 구축된 방식으로 제조되거나 호환성이 있는 대응하는 전기적 콘택트 점을 가지는 것에 관계없이 집적형 광전자 칩을 형성하기 위해 광학 칩과 전자 칩을 집적하는 기술을 제공한다.
또한, 본 발명은 레이저를 보호하는 특별한 처리를 하지 않으며 레이저의 레이징에 영향을 미치지 않으면서도 개별적인 소자들을 포함하는 웨이퍼 전체가 AR 코팅되도록 하는 집적형 광전자 소자를 형성하는 기술을 제공한다.
광학 소자를 전자 칩에 근접하여 집적하는 경우에, 신뢰성 있는 집적형 광학 소자를 형성함에 있어 다음의 4가지의 특성을 가지는 것이 바람직하다.
제1의 특성은, 크로스토크 없이 광을 획득하는데에 충분하도록 광파이버 또는 광학 렌즈를 근접시키는 것이 가능하여야 한다는 것이다. 제2의 특성은, 소자의 활성 영역 상부에 광이 특정의 소자로 빠져나가거나 입사하는 것을 방해하는 흡수층이 없어야 한다는 것이다. 제3의 특성은, 효율적인 열 방출을 제공하도록 충분히 큰 열적 매스(mass)가 그 소자에 부착되어야 한다는 것이다. 제4의 특성은, 소자의 구조적 완전성이 처리공정동안 유지되어 소자가 스트레스나 스트레인을 격더라도 소자 성능이 손상되지 않아야 한다는 것이다.
전술한 바와 같이, 도 6 및 도 7의 기법은 제1 및 제2의 특성은 만족시키지만, 이들 기법에서는 큰 열적 매스(즉, 소자의 기판)가 소자에 부착되어 있지 아니하고 소자에 대한 스트레스를 줄일 수 없기 때문에, 제3 또는 제4의 특성은 전혀 만족시키기 못한다.
본 발명의 출원인이 종래기술에 이러한 경우가 존재하는지 또는 그렇지 아니한지는 알 수 없지만, 도 6의 기법은 소자 상의 기판에 더욱 두꺼운 층을 남김으로써 제4의 특성을 만족시킬 가능성이 있을 수도 있다. 하지만, 이는 단지 특정의 소자의 동작 파장이 그 소자가 동작하는 파장에서 투광성을 가진다면 얻어질 수도 있는 것이다. 더욱이, 많은 경우에, 제1 특성을 만족시키는 능력은 감소되거나 손상되게 되며, 예로서 레이저가 반도체 재료 내부로 방출되도록 재설계되지 않으면 레이저가 공기로 방출하는 경우보다 레이저 소자의 동작은 더욱 손상될 것이다. 또한, 두꺼운 기판이 잔류하면, AR 코팅을 하여 광이 레이저로 궤환하는 것을 방지하여야 한다. 또한, 이러한 기법은, 제3자에 의해제공되는 수직 캐비티 표면 방출레이저(vertical cavity surface emitting laser), 분포형 궤환 (DFB: distributed feedback) 레이저, 또는 분포형 브래그 반사기(DBR: distrrbuted Bragg reflector) 레이저 등의 상용적으로 입수가능한 미리 제작된 반도체 광학 소자를 이용하는 것을 방해하게 된다.
요약하면, 본 발명은 광학 소자와 전자 칩을 집적하여 이상의 네가지 특성을 모두 만족시킬 수 있는 광전자 칩을 제조할 수 있는 기술을 제공한다. 더욱이, 원한다면 제3자로부터 입수한 소자를 이용할 수도 있다. 또한, 본 발명에 따르면 종래기술보다 제조 비용이 낮고, 수율이 높으며, 수명이 길다는 이점을 얻을 수 있다.
상위 개략도인 도 10에는, 본 발명에 따른 예시적인 실시예가 개시되어 있다. 본 실시예는 근접한 광학적 접근을 허락하고, 흡수 영역을 제거하며, 더 높은 구조적 완성도를 제공하며, 더욱 양호한 방열 특성을 제공하면서, 종래기술의 문제점을 극복하게 한다.
도 10의 실시예에 있어서, 기판(10-102)에 레이저들이 집적되어 이루어진 레이저 웨이퍼(10-502)와 기판(10-102)에 검출기들이 집적되어 이루어진 검출기 웨이퍼(10-504)는, 종래기술을 이용하여 제조함으로써 또는 적당한 제3자로부터 구매함으로써 얻어진다. 대안으로서, 공통의 기판에 레이저들과 검출기들이 모든 집적되어 이루어진 혼성 웨이퍼가, 예를 들면 어떤 교대 패터닝 또는 다른 그루핑으로 제조되거나 얻어진다.
트렌치(10-506)가 에칭되어(기판 내부가 에칭되도록 함으로써) 웨이퍼를 개개의 소자로 분할하고, 또한 어떤 경우에는 적절한 소자 그룹으로 분할한다. 이는 예시적으로, 본 발명과 동시에 출원되고 본 발명에서 참조로서 채용하고 본 발명과 함께 양수된 발명의 명칭: "리던던시 소자 어레이"의 명세서에 개시된 바와 같이, 일정한 영역의 기판내로 에칭하면서 다른 영역의 기판에 에칭이 도달하기 전에 에칭을 중지함으로써 이루어진다.
대안으로서, 본 발명은 광학 칩 자체를 형성하는 것은 아니기 때문에, 광학 소자 웨이퍼를 직접 제조하는 대신에 이를 구매함으로써 전술한 공정, 즉, 웨이퍼의 형성, 소자의 성장, 또는 이산적 소자를 형성하기 위한 에칭 등은 완전히 생략될 수도 있다.
다음으로, 다음으로, 광학 소자 웨이퍼는 반전되고 전자 웨이퍼(10-508)에 대해 정렬되며, 광학적 웨이퍼를 전자 웨이퍼에 적절하고 신뢰성 있게 본딩할 수 있는 방법, 예로서 종래의 플립-칩 본딩법 또는 그 밖의 다른 적절한 특허 방법을 이용하여 광학 웨이퍼를 전자 웨이퍼(10-508)에 본딩한다.
대안으로서, 어떤 경우에는, 기판(10-102)의 추가적인 처리가 광학적 웨이퍼를 전자 웨이퍼에 본딩되기 전 또는 본딩된 후에 수행되는 것이 이점이 있으며, 그 처리가 수행된 후의 소자 동작에 대한 동작 온도 한계를 넘어 소자를 사이클링하기 전에 그 처리가 수행되는 한 그러하다. 이러한 처리는 도 6 및 도 7를 참조하며 설명한 종래기술에 대해서는 적절하지 못한데, 만약 이 처리가 이용된다면, 기판의 완전 제거된 경우에는 각각의 이산적 소자의 본딩을 개별적으로 하여야 하기 때문에 소자의 제조비용이 매우 증가되고, 기판이 매우 박형으로된 경우에는 스트레스및/또는 스트레인 문제로 인해 수율이 매우 감소된다.
이용되는 특정의 웨이퍼 및 광학 소자에 따라, 처리의 다른 변형예가 가능하다.
제1 변형예에서는, 기판이 50㎛를 초과하는 두께까지 박막화되며, 전형적으로는 약 50㎛ 내지 약 100㎛의 두께 범위내에서의 박막화가 근접한 광학적 접근을 위해 전형적으로 요구된다.
제2 변형예에서는, 기판이 약 100㎛ 내지 웨이퍼의 광학 소자 부분의 두께에 상당하는 두께의 범위로 박막화된다.
제3 변형예에서는, 기판이 약 20㎛ 내지 50㎛의 두께의 범위로 박막화된다.
제4 변형예에서는, 기판의 두께가 웨이퍼의 광학 소자의 두께와 대략 동일하여, 박막화를 요구하지 않는다.
제5 변형예에서는, 기판이 웨이퍼의 광학 소자 부분의 두께와 대략 동일한 두께까지 박막화된다.
후술하는 바와 같이, 본 발명에 따르면, 전체의 기판의 두께가 근접한 광학적 접근을 위해 필요한 두께보다 두껍게 유지될 수도 있는데, 예를 들면 이하에서 설명하는 접근 수단을 구성하여 광 파이버 또는 마이크로 렌즈에의 접근 수단으로서 삽입을 허락하되 근접한 광학적 접근의 범위내에서 소자와 분리거리를 갖도록 한다. 하지만, 이러한 경우는 변칙적인 것에 해당한다고 예상되고 있다.
트렌치 또는 홀의 형태인 접근 수단(10-510)은 광이 방출되거나 검출되는 광학 소자의 일부에 대해 기판에서 종래의 에칭법 또는 드릴링법을 이용하여 에칭되거나 또는 드릴링되며, 한편 기판 자체는 손상되지 않도록 유지하는 것이 바람직하다. 특정의 기판 및 소자에 따라, 레이저 드릴링, 에칭, 또는 이들의 조합과 같은 다른 기술이 이용될 수 있다. 또한, 사용되는 특정의 기술에 따라, 접근 수단은 직선형 측벽, 경사형 측벽, 또는 이들의 조합을 가질 수도 있다.
예를 들면, 기판의 외부 표면 근처에 초기의 직선형 측벽과 그 기판이 소자와 만나는 개소 근처에 경사형 측벽을 가진 접근 수단(510)을 형성하기 위하여, AlGaAs(aluminum gallium arsenate) 정지층이 ASIC(이하, "샘플"이라고도 함)에 혼성되어 있는 GaAs(gallium arsenate) 기판에서, 다음과 같은 공정기법이 이용될 수 있다. 여기서, AlGaAs 정지층은 VCSEL 및/또는 광검출기(이하, "검출기"라고도 함)와 같은 광학 소자를 지지하는 기능을 한다.
우선, 접근 수단(10-510)이 기판상에서 레지스트 패터닝된다.
다음, 샘플이 13.56MHz 평행판 반응성 이온 에칭장치(RIE)에 장착되고, 공정가스가 도입되기 전에 잔류 수분을 감소 내지 제거하기 위해 약 3x10-5 Torr 아래의 압력으로 배기된다. 이 기준 압력이 얻어지면, 에칭의 제1 부분이 표 1의 공정 조건에서 개시된다.
표 1
SiCl4 14 sccm
SF6 7 sccm
압력 20 mTorr
척 온도 30 ℃
RF 전력 129 watts
바이어스 전압 -245 Vdc
시간 5 min
이로써, 기판의 표면으로부터 기판내로 소자방향으로 일정 거리만큼 연장되는 직선형 측벽이 형성된다.
이러한 공정 조건은, 본 실시예에서 최소의 소자 손실을 가지며 GaAs-대-AlGaAs 선택도가 거의 무한대인 경사형 측벽을 가진 접근 수단(10-510)의 일부를 형성하기 위해서는 최적화된다. 특히, 그 공정 조건은 표 2에 개시되어 있다.
표 2
SiCl4 14 sccm
SF6 7 sccm
압력 70 mTorr
척 온도 30 ℃
RF 전력 92 watts
바이어스 전압 -190 Vdc
시간 30 min
이러한 공정은, 잔류 Cl을 AlGaAs 정지층으로부터 게터링하기 위해 최적화된다. 이로써, 샘플이 공정 챔버로부터 꺼내진 후에 추가적인 HCl의 형성(습식 에칭을 처리하는 경우)을 방지할 수 있게 된다. 이러한 공정의 일부를 위한 공정 조건은 표 3에 개시된 바와 같이 설정된다.
표 3
SF6 7 sccm
압력 70 mTorr
척 온도 30 ℃
RF 전력 50 watts
바이어스 전압 -20 Vdc
시간 3 min
가장 간단한 경우에는, 이 접근 수단은 될 수 있는 한 작게 하여, 소자상에 잔류 기판의 량이 최대로 되도록 한다. 잔류하는 기판은, 예로서 전자적 장치에 부착되는 동안에 격게 되는 스트레스로부터 개개의 소자를 보호하기 위한 견고한 프레임 워크를 제공한다. 하지만, 이용된 특정의 소자 및 기판에 따라서는, 예로서 접근 수단이 형성되는 때에 또는 후속하는 전자 웨이퍼에의 부착시에 어떤 개소에 기판을 패터닝함으로써, 기판에 대한 추가적인 제거가 이루어지게 된다.
주목할 것은, 기판에 대한 추가적인 제거가 적절히 계획되지 않는다면 더 많은 기판이 제거되어 방열의 이점이 감소되거나 사라질 수도 있다는 것이다. 더욱이, 추가적인 기판이 제거되는 량 및 그 개소에 따라서는, 스트레스 및 스트레지 저지 능력도 또한 감소될 수도 있다. 하지만, 어떤 경우에도, 구조적 이점을 크게 희생시키지 아니하고 기판의 전체 표면적을 증대시킴으로써 기판의 선택적 제거에 의해 방열의 이점이 향상될 수 있다는 것은 분명히 이해될 것이다. 그래서, 기판 제거에 있어서의 중요한 점은 충분한 기판이 소자상에 잔류하여 소망하는 열적 특성 및 구조적 특성이 성취되도록 하여야 하는 점이라는 것은 이해되어야 한다.
더욱이, 이용된 특정의 기법에 따라서는, 어떤 경우에는, 예를 들어 소자를 분리하는 트렌치가 에칭되는 중에, 그 전에, 또는 그 후에 수행되는 본딩 공정 전에 또는 후에 접근 수단의 형성 공정이 수행되는 것이 바람직하다.
선택사항으로서, 희망하는 경우에는, AR 코팅이 검출기에 도포될 수 있다.
전술한 3개의 변형예 중의 어느것이 사용되었는가에 따라 각각, 서로 다른 처리가 수행된다. 도 11 및 도 12은 몇가지의 서로 다른 접근 수단의 변형예를 예시하고 있다. 예로서, 제1 변형예가 이용되면, 접근 수단은 기판을 완전히 관통하도록 연장된다(도 11A, 도 11B, 도 12A, 도 12c, 도 12e 참조). 대안으로서, 이들 접근 수단은 기판의 외부 표면으로부터, 광학 소자의 부분에 직접 잔류하는 기판이 감소하되 완전히 제거되지는 아니한 위치까지 연장될 수도 있다(예로서, 도 11C,도 11d, 도 12b, 도 12d, 도 12f 참조). 여기서, 광학 소자는 광이 그로부터 방출되거나 검출되는 소자이다. 일반적으로, 광이 방출되거나 검출되는 소자인 광학적 소자의 부분에 대해 직접 잔류하는 기판은 대략 100㎛ 또는 그 이하의 두께까지 감소되어 소자에 대한 근접한 광학적 접근을 가능케 한다. 다른 경우에는, 이 두께가 대략 50㎛ 또는 그 이하까지 감소될 수도 있고, 어떤 경우에는 20㎛ 또는 그 이하까지 감소될 수도 있으며, 전형적인 두께는 20㎛ 내지 50㎛의 범위내에 있다.
또한, 형성된 특정의 접근 수단에 따라서는, 이 접근 수단이 광 파이버(예로서, 도 11A, 도 11C, 도 12b, 도 12d 참조) 또는 마이크로 렌즈(예로서, 도 11B, 도 11d, 도 12A, 도 12c 참조)를 수용하는데 이용되는 것이 더욱 바람직하다.
그래서, 이상과 같은 기법중의 하나를 채용함으로써, 광 파이버의 단부가 기판에 의해 지지되는 광학적 어레이가 형성될 수 있고, 기판에 의해 지지되는 하나 그 이상의 개별적으로 배치된 마이크로 렌즈를 수용하는 광학적 어레이가 형성될 수 있고(도 11B, 도 11d, 도 12A, 도 12c, 도 12e 참조), 마이크로 렌즈의 어레이를 수용하는 광학적 어레이가 형성될 수도 있다.
전술한 바와 같이, 기판은 또한 그 기판의 표면을 거칠게 하여 양호한 방열을 위한 노출 표면적을 증대시키도록 패터닝될 수도 있다.
여기에 개시된 기술, 즉 기판에 부착되도록 남겨두는 기술을 이용하면, 스트레스가 광학 소자에 크게 전달되지 않고, 연결 매체 또는 전자 칩에 의해 흡수되도록 하여, 스트레스가 더욱 양호하게 저지될 수 있다는 것은 이해될 것이다.
도 15 내지 도 18은 전술한 기술에 따른 광전자 칩의 형성 공정의 예시적 실시예를 나타낸다.
도 15a는 레이저 어레이의 일부인 단일의 하방 표면 방출 레이저 소자(15-1002)의 개략도이며, 나머지 부분은 도시되어 있지 않다.
하방 표면 방출 레이저 소자(15-1002)는 분리 트렌치(15-1004)에 의해 주변부와 분리되고 적절한 재료(예로서, Si(silicon), SiGe(silicon-germanium), GaAs(gallium-arsenide), 또는 InP(indium-phosphate))로 이루어진 기판상에 지지되어 있다. 기판에 이용되는 특정의 재료는 본 발명과는 무관한 요인에 의해 결정될 수 있지만, 열적 요인에 의한 스트레스는 광학 소자 기판과 전자 소자 기판의 열 팽창 계수가 가능하면 일치하도록 함으로써 감소될 수 있다는 것은 주목할 필요가 있다. 이상적인 경우는, 이 두 기판이 동일한 물질로 이루어져 열 팽창 계수가 동일한 경우이다.
레이저의 여기 및 제어에 이용되는 전기적 콘택트(15-1008, 15-1010)는 이를 지지하기 위한 스탠드(15-1012, 15-1014) 상에 각각 장착된다. 각각의 전기적 콘택트의 각각의 일단부(15-1016, 15-1018)는 레이저 소자에 대한 전극으로서 역할을 하고, 각각의 타단부는 솔더와 같은 도전재(15-1024)가 전자 웨이퍼에의 소자(15-1002)의 본딩을 위해 증착되어 이루어진 패드(15-1020, 15-1022)의 역할을 한다.
도 15b는 레이저 어레이가 전자 웨이퍼(15-1030)의 대응하는 패드(15-1026, 15-1028)에 대해 반전되어 배치된 후의 도 15a의 레이저 소자(15-1002)를 나타낸다.
도 15c는 각각의 패드(15-1020, 15-1022, 15-1026, 15-1028) 사이에 솔더 본드(15-1032)를 통해 전자 웨이퍼(15-1030)에 부착된 후의 레이저 소자(15-1002)를 나타낸다.
도 15d는 기판(15-1006)이 20㎛ 내지 50㎛의 범위로 박막화된 후의 레이저 소자를 나타낸다.
도 15e는 드릴링 대신에 에칭을 이용하는 경우에 접근 수단(15-1034)가 기판내에 형성된 후의 소자를 나타낸다. 주목할 것, 이 경우에, 접근 수단은 기판(15-1036)의 표면으로부터 소자 클래딩 층(15-1038)까지 연장되어 있다는 것이다.
도 15f는 경화시에 양호한 열전도도를 가지게 되는 저점도 열적 에폭시등의 선택사항으로서의 열전도성 재료(15-1040)이 소자에 도포된 후의 도 15e의 소자를 나타내며, 여기서 저점도는 양호한 커버리지를 위해 유동성을 좋게 한다.
이상은 레이저를 참조하며 설명되었지만, 이러한 공정은 검출기형 소자에 대해서도 동일하게 적용되며, 다만 검출기 소자는 AR 코팅이 되지 않는다는 점만 상이하다.
도 16a 내지 도 16f는 도 15a 내지 도 15f에 도시된 광전자 소자와 유사한 방식으로 형성하되 레이저 소자가 스탠드(16-1102, 16-1104)로서의 소자의 반도체 재료로 이용된다는 점이 상이한 다른 광전자 소자를 나타낸다.
도 17a 내지 도 17f는 전술한 소자와 유사한 방식으로 형성된 다른 광전자 소자를 나타낸다. 도시된 바와 같이, 이 타입의 광전자 소자는 스탠드로서 반도체 재료를 이용하지 않는다. 또한, 이 광전자 소자의 레이저는 리던던시 방식으로 이용될 수 있도록 그룹핑되어 있다. 전술한 바와 같이, 리던던시 레이저를 가진 어레이의 형성은 발명의 명칭 "리던던시 광학 소자 어레이"의 명세서를 참조로 채용하면서 설명된다. 특히, 도 18은 어레이내에 두개의 인접한 레이저가 있고, 접근 수단(18-1034)이 형성되고, 그루핑 트렌치(18-1302, 18-1304)가 공지의 에칭법에 의해 그루핑 트렌치(18-1302, 18-1304)와 분리 트렌치(18-1004)와 연결되는 깊이까지 잔류 기판(18-1006)에서 에칭된다. 이러한 방식으로, 두개 또는 그 이상의 레이저가 백업 레이저로서 이용되는 하나의 이상의 레이저와 공통의 광파이버를 공유하도록 배치될 수 있고, 이는 본 발명과 함께 양수되어 본 발명에서 참조로서 채용하고 있는 발명의 명칭 "리던던시 광학 소자 어레이"의 명세서에 개시되어 있다.
이러한 방식으로 레이저를 그루핑하여 얻어지는 이점은, 단일의 웨이퍼당의 수율이 증대되는 것으로서, 이는 예로서 그루핑된 레이저 쌍으로 구성되어 하나의 레이저가 손상되는 경우에 다른 레이저가 그 위치에서 이용될 수 있게 되기 때문이다. 이러한 방식의 다른 이점은, 광전자 소자의 수명이 증가되는 것으러서, 예를 들면, 이 레이저의 쌍중의 하나의 레이저가 결국에 고장되는 경우에, 레이저가 외부에서 독립적으로 선택될 수 있다면, 제2의 레이저가 선택될 수 있고 고장난 부분을 대체하여 라인으로 가져갈 수 있다.
또 다른 이점은 이들 전술한 2개의 직접적인 이점 중의 하나 또는 모두를 성취하면서도 비용을 절감한다는 것이다. 웨이퍼 상의 레이저의 개수를 증대시키는데에 따른 비용의 증가는 무시할 정도이기 때문에, 향상된 수율, 향상된 신뢰성 및/또는 증가된 수명은 실질적으로 비용없이 얻어진 것이라 볼 수 있다.
도 18은 또한 도 17a 내지 도 17f의 기법을 이용하여 형성된 예시적인 어레이(18-1306)을 기능적으로 나타낸다. 어레이(18-1306)는 소자의 상부로부터 도시되어, 각각의 레이저에 대한 접근 수단(18-1304)과 잔류 기판(18-1006)이 명확히 보일 수 있도록 되어 있다. 도 18에 도시된 바와 같이, 레이저들은 4개의 레이저가 하나의 그룹이 되도록 그루핑되고, 하나의 그룹(18-1038)은 트렌치(18-1302, 18-1304)의 그루핑에 의해 정의되며, 이로써 전기적으로 도전체인 기판(18-1006)을 통하여 그 그룹(18-1308)내의 인접한 레이저들 사이에 전류 경로가 생기지 않도록 하는 것을 보장한다. 도시상의 이유로, 실질적으로 관찰하기 좋은 지점으로부터 보여질 수는 없지만, 분리 트렌치들(18-1004)의 일부만 도시되어 있다.
도 19a 내지 도 19f는 도 15 내지 도 17의 소자와 유사한 방식으로 형성되는 다른 광전자 소자를 나타낸다. 도시된 바와 같이, 이 타입의 광전자 소자는 스탠드(19-1402, 19-1404)로서 반도체 재료를 이용한다. 또한, 이 광전자 소자의 레이저는 도 17 및 도18의 방식으로 이용될 수 있도록 그룹핑되어 있고, 다만, 그루핑 트렌치로부터 명확히 알 수 있듯이 쌍으로 이루어져 있다는 점만이 상이하다.
전술한 바와 같이, 상기에서 설명한 타입의 광전자 소자의 제조자는 광학 소자를 얻는데에 두가지 방법이 있다. 즉, 제조자가 이들중의 어느 하나 또는 모두를 제조하거나 이들중의 하나 또는 모두를 제3자로부터 구입하는 것이다. 광학 소자(이하, "광학 칩"이라고도 함)와 전자 웨이퍼(이하, "전자 칩"이라고도 함)을 모두 제조한다면, 광학 칩이 전자 칩 상부에 배치되도록 하는 경우에 제조자는 그 각각의 표면상의 패드들이 서로 정렬되도록 적절히 배치시키는 조치를 취할 수 있다. 그러나, 전자 칩과 광학 칩은, 동일한 조직체내에서 설계 및 제작되더라도,서로 동시에 설계될 수는 없었다. 그래서, 단일의 제조자로서는, 광학 칩과 전자 칩의 설계가 조직체내에서 밀접한 업무협력이 있지 않으면, 이들 각각 위에의 콘택트 패드간의 대응성이 쉽게 상실될 수 있다. 특히, 한쪽 또는 양쪽 모두가 제3자의 판매까지도 고려하여 설계되거나, 서로 다른 입수처로부터 얻은 소자를 집적하는 경우에 더욱 그러하다. 더나아가, 이들에 대한 설계의 계속적 향상 내지 변경은 콘택트 패드의 배치위치의 변경을 필요로 하고, 이로써 이전에 미처 예상하지 못한 패드 오정렬을 야기하게 될 수도 있고, 이는 심지어 동일한 조직체내에서도 그러하다.
더욱 바람직하지 못한 점으로서, 만약 특정의 전자 칩이 서로 다른 다양한 광학 칩과 함께 이용되도록 설계되지만, 그 광학 칩들이 서로 관련이 없는 다수의 사용자에게 공급하기 위해 대량 생산하는 제3자가 제공하는 제품(예를 들면, 상방 방출 수직 캐비디 레이저, 하방 방출 수직 캐비디 레이저, DFB 레이저, 이산적 DBR 레이저, 상방 수신 검출기, 또는 하방 수신 검출기를 포함하는 칩들)이라면, 광학 소자상의 패드들은, 전자 칩과 호환된다 하더라도 모두 동일한 위치에 배치되어 있을 가능성은 없다.
예를 들면, 도 8에 도시된 바와 같이, 단일의 광학 소자는 제조자에 의해 특정된 위치에 배치된 콘택트 패드를 가지고, 전자 웨이퍼의 부분도 또한 제조자에 의해 특정된 위치에 배치되고 광학 소자가 그 위에 연결될 수 있는 콘택트 패드를 가진다. 만약 이 광학 소자가 플립-오버형인 경우에, 전자 웨이퍼와의 플립-칩 타입 본딩에 있어서, 이들 각각의 콘택트 패드는 서로 정렬되지 않게 된다. 그럼에도 불구하고, 전술한 바와 같은 기법을 변경함으로써, 본 발명은 다른 콘택트 패드 정렬을 가진 하방 방출 레이저, 상방 수신 검출기, 또는 하방 수신 검출기는 물론 지금까지의 실시예에서 참조한 하방 방출 레이저와는 다른 레이저를 채용할 수 있다.
바람직하게는, 이로써 응용분야에 대한 개별적인 최적의 성능을 가진 "최상 품질" 칩을 선택하여 이용하는 것을 가능하게 하고, 관련 판매자가 전기적 콘택트 배치 위치에 대한 요구사항 내지 기준을 만족시킬 수 없거나 할 수 없기 때문에 그러한 판매자를 제외할 필요가 없게 된다.
일반적으로, 광학 소자가 하방 방출/수신형인지 또는 상방 방출/수신형인지에 따라 두개의 서로 다른 공정이 이용된다.
설명을 용이하게 하기 위해서, 용어, "하방 활성"은 하방 방출 소자(레이저) 및 하방 수신 레이저(검출기) 모두를 지칭하는 것으로 이용된다. 마찬가지로, 용어, "상방 활성"은 상방 방출 레이저 및 상방 수신 검출기 모두를 지칭하는 것으로 이용된다.
하방 활성 소자 공정
본 공정은 하방 방출/수신 소자(즉, 하방 활성 소자들)에 이용될 수 있는 것으로서 도 20를 참조하며 설명된다. 설명을 용이하게 하기 위해서, 전술한 바와 같이, 광학적 웨이퍼(20-1502)는 광학 칩(20-1504)내로 처리되어 들어간다는 것으로 가정한다. 대안으로서는, 광학 칩(20-1504)은 제3자로부터 얻어질 수도 있다.
우선, 절연층(20-1506)이 공지의 방법으로 광학 칩(20-1504)의 표면에 피착된다.
다음, 개구 또는 비아(20-1508)들이 그 절연층(20-1506)에 형성되어, 광학 칩의 콘택트 패드에 접근을 가능케 한다. 이것도 본 발명과 동시에 출원되고 본 발명에서 참조로서 채용하고 본 발명과 함께 양수된 발명의 명칭, "다수 개구 광파이버 광학 소자 및 제조방법"의 명세서에 개시된 웨이퍼내에 관통홀을 형성하는데 이용되는 방식으로 레이저 드릴링 또는 에칭법에 의해 수행된다.
대안으로서, 개구 또는 비아(20-1508)는, 예를 들어 콘택트 패드의 개소가 미리 알려져 있다면, 부착 전에 절연층에 미리 형성될 수 있다.
다음에, 개구 또는 비아(20-1508)는, 개구 또는 비아의 측벽에 도전성 재료(20-1510)를 도포함으로써(선택사항으로서, 이들에 대해 미리 절연체로 코팅할 수도 있음) 또는 개구 또는 비아를 도전성 재료(20-1510)로 충전함으로써 도전성을 갖게 된다.
바람직하게는, 개구 또는 비아가 완전히 충전되지 않는 경우에는, 이는 정렬을 보조하는데에 이용될 수도 있다. 이것은, 개구 또는 비아가 충분히 넓어서 다른 칩상의 솔더 범프가 그 관통홀내로 "슬로팅"되어, 이들 사이의 최초의 정렬을 제공하는 것이 가능하게 된다. 더욱이, 어떤 경우에는, 모세관 현상에 의해, 솔더는 개구 또는 비아내로 일부가 흡입되고, 이것이 용융되어 더 양호한 연결을 형성하고 정렬을 더욱 보조할 수 있도록 한다.
선택 사항으로서, 그리고 대안으로서, 개구 또는 비아가 부착 전에 미리 형성되는 경우에, 개구 또는 비아(소망하는 경우에)의 코팅 또는 충전이 광학 칩에절연층을 부착하기 전에 형성될 수도 있다.
다음에, 전기적 트레이스(20-1512)가 절연층의 노출된 측에 패터닝되어 그 개구 또는 비아(현재 코팅 또는 충전되어 있는 것)로부터 절연체상의 위치(이는 전자 웨이퍼상의 콘택트 패드의 위치와 정렬하게 됨)로의 도전 경로를 형성한다.
선택 사항으로서, 몇가지 서로 다른 정렬이 가능한 경우에는, 서로 쌍을 이루게 될 콘택트들이 처리가능하게 정의된 영역에서 서로 약간 오프셋되면, 그 광전자 칩과 쌍을 이루는 특정의 전자 칩에 따라, 단일의 트레이스가 두개 또는 그 이상의 연결점을 형성하거나 연결 영역을 형성할 수 있게 된다.
다른 변형예에서는, 광학 칩이 연결되는 칩이 전자 칩(모듈레이터와 같은 다른 광학 칩에 또는 광학 칩이 선택사항으로서 투명하게 되어 있는 다른 레이저에 대향하도록 되어 있음)인 경우, 일반적으로 대부분의 전자 칩은 콘택트 재-라우팅에 이용될 수 있는 절연층을 미리 구비하고 있기 때문에, 전기적 트레이스가 전자 칩상에 패터닝될 수도 있다.
이렇게 완성된 후에, 전술한 공정이 진행되어, 두개의 칩(20-1514)의 결합이 (본 예에서는, 플립-칩 기법에 의해) 수행되며, 특별한 경우에는, 기판의 박막화, 기판의 완전 제거, 또는 그 두께까지 기판을 남기는 공정이 후속될 수도 있다. 그후에, 접근 수단(20-1516)의 형성, 칩 기판의 패터닝, 열도전체의 플로잉, 또는 AR 코팅의 도포등이 필요하거나 소망하는 경우에 수행될 수도 있다.
상방 활성 소자 공정
본 공정은 상방 방출/수신 소자(즉, 상방 활성 소자들)에 이용될 수 있는 것으로서 도 21를 참조하며 설명된다. 설명을 용이하게 하기 위해서, 전술한 바와 같이, 광학 칩은 광학 칩은 제3자로부터 얻어질 수도 있으며, 그 광학 칩 자체를 형성하는 공청은 본 발명과 무관하게 이루어질 수도 있다는 것을 가정한다.
또한, 두개의 단계가 각각 또는 모두 선택사항으로서 본 공정을 개시하기 전에 수행될 수 있다. 제1의 단계는, 광학 칩의 상부 표면에 캐리어를 부착하는 것이다. 이 캐리어는, 견고하여 나머지 공정 동안에 광학 칩을 유지하는데에 이용할 수 있다면, 어떤 물질로도 이루어질 수 있다. 제2의 단계는, 광학 칩 기판을 박막화하는 것이다. 이로써, 광학 칩의 전면에 존재하는 콘택트에 접근할 수 있도록, 에칭 또는 드릴링되어야 하는 재료의 량을 감소시킬 수 있게 된다.
이때, 본 공정은 도 20의 공정과 유사한 방식으로 다음과 같이 진행된다.
홀 또는 비아가, 광학 칩을 관통하여 광학 칩의 전면에 형성된 콘택트까지 에칭 또는 드릴링된다.
홀 또는 비아는 도전성 재료로 코팅 또는 충전되어, 콘택트를 광학 칩의 후방까지 외부로 가져가며, 여기서 도전성 재료에는 절연 코팅이 하층에 적층될 수도 있다.
대안으로서, 예로서, 기판을 통해 칩의 후방으로부터 직접 접근이 칩을 손상하거나 다른 문제를 일으키게 되도록 콘택트가 배치되는 경우에는, 홀 또는 비아는 적절한 위치에서 에칭 또는 드릴링되고, 도전체가 그 전방측에 부가되어, 콘택트 패드를 홀 또는 비아를 코팅 또는 충전하는 도전체와 연결시킬 수 있게 된다.
바람직하게는, 홀 또는 비아가 완전히 충전되지 않는 경우에는, 이는 정렬을보조하는데에 이용될 수도 있다. 이것은, 홀 또는 비아가 충분히 넓어서 다른 칩상의 솔더 범프가 그 관통홀내로 "슬로팅"되어(도 21B 참조), 이들 사이의 최초의 정렬을 제공하는 것이 가능하게 된다. 더욱이, 어떤 경우에는, 모세관 현상에 의해, 솔더는 홀 또는 비아내로 일부가 흡입되고, 이것이 용융되어 더 양호한 연결을 형성하고 정렬을 더욱 보조할 수 있도록 한다. 또한, 전자 칩과 쌍을 이루도록 정렬을 위해 적절한 위치와 일치하도록 홀 또는 비아가 배치되면, 비아 또는 홀이 종래의 기법을 이용하여 그 전방측상의 콘택트 패드에 연결될 수 있다.
후방 방출/수신 소자 집적 공정에 있어서, 비아 또는 홀이 전자 칩의 콘택트 패드와 일치하지 않는 경우에, 전기적 트레이스가 도 21C의 광학적 웨이퍼의 표면상에 또는 도 21D의 다른 칩, 이 경우에는 전술한 전자 칩에 패터닝되고, 이 경우에는 비아 또는 홀과 다른 칩상의 콘택트 위치사이의 연결을 제공하게 된다.
이 때, 전술한 바와 같이, 칩들은 서로 모여져 연결될 수 있다.
캐리어를 부가하는 선택 공정이 수행되었다면, 이단계에서 캐리어가 제거될 수 있다. 캐리어가 너무 두꺼워 광학적 접근에 문제를 일으키거나 캐리어를 통해 레이저 광이 통과하는데에 부작용을 일으키게 되는 복잡한 굴절률 부정합을 가진 경우에는, 이 캐리어는 반드시 제어되어야 한다. 대안적인 변형예에서는, 캐리어가 광학적 접근에 문제를 일으키거나 캐리어를 통해 레이저 광이 통과하는데에 부작용을 일으키게 되는 복잡한 굴절률 부정합을 가지더라도, 바람직하게는 광학 칩에 부착하기 전에 접근 수단 또는 캐리어내의 관통홀을 패터닝함으로써, 캐리어가 잔류할 수도 있다.
또한, 소망하는 경우에는, 마이크로 렌즈 또는 도파관과 같은 하나 또는 그 이상의 추가적인 광학 부재가 캐리어 상부에 형성될 수도 있다.
도 22은 도 21과 유사한 공정을 나타내며, 다만 캐리어가 이용되지 않는다는 점만 상이하다.
연결체 또는 어댑터 칩의 대체예
이용가능한 다른 변형예에서, 예를 들면, 광학 칩과 다른 칩 모두를 제3자로부터 구입하는 경우나, 두개 또는 그 이상의 칩이 고려되고 이들이 서로 다른 콘택트 패드 위치를 가지는 경우에 (다만, 이들 콘택트 패드 위치는 공지되어 있음), "어댑터" 또는 연결 칩이 여기에서 개시하는 방법을 그대로 채용하여 즉시 제조될 수 있어, 설계 및/또는 제조가 진행될 수 있도록 한다.
도 23을 참조하면, 서로 다른 소자를 연결하는데 이용된 연결 칩 내지 어댑터 칩이 도시되어 있고, 공통 웨이퍼 (23-1800)의 상측(23-1802) 및 하측(23-1804)은 패터닝되어, 상측 및 하측 각각 위에 트레이스(23-1806 23-1808, 23-1810)가 각각의 칩에 대한 특정의 콘택트 패드 위치(23-1812, 23-1814, 23-1816, 23-1818)로부터 각각에 대한 공통 위치까지 형성되도록 한다.
관통홀이 형성되고, 도전성 재료로 크레이팅(crate)되거나 충전되어, 이들을 서로 함께 가져오는 경우에, 대응하는 쌍, 즉, 상측의 콘택트와 하측의 콘택트를 연결한다.
도 24는 상방 활성 소자에서 이용할 수 있는 어댑터의 변형예 또는 연결 칩의 변형예인 또 다른 대체 실시예를 나타낸다. 도시된 바와 같이, 어댑터 또는 연결 칩(24-1902)은 연결 패드(24-1908)를 통한 광학 칩(24-1906)에의 직접 연결 및 예로서, 스탠드오프(24-1912), 점퍼, 와이어, 리본, 또는 다른 공지의 부착 부재를 통한 전자 칩(24-1910)에의 연결을 위해 일측상에만 전기적 콘택트(24-1904)를 가진다. 이러한 구성에 있어서, 소자는 상방 방출/수신형이고 어댑터는 상측에 배치되어 있기 때문에, "광학적 비아"(24-1914)가 어댑터에 제공되어 광에의 접근을 허락하게 된다.
다음, 광학 칩은 전자 칩의 상부에 배치될 수 있고, 연결 칩은 광학 칩과 전자 칩사이의 연결성을 제공하도록 이들 칩 모두의 상부에 배치될 수 있다.
부가적으로 설명하면, 이상은 광학 칩을 전자 칩과 한쌍으로 형성하는 것과 관련하여 설명하였지만, 기본적으로 동일한 공정(패드 부정합을 해결하기 위한 연결 칩의 이용, 적절하게 패터닝된 절연체의 이용 및 기판의 이용)이, 광학적 웨이퍼, 전기적 웨이퍼, 전자 웨이퍼 또는 광전자 웨이퍼, 또는 이들 조합들 사이에서 패드 오정렬을 해결하기 위해 그대로 채용될 수 있다.
그 밖의 변형예
전술한 바와 같이, 어떤 경우에는, 소자의 일부, 특히, 검출기를 AR 코팅막으로 코팅하는 것이 바람직하다. 하지만, 전술한 광전자 칩은 두개(그 이상일 가능성도 있음)의 서로 상이한 광학 소자로 이루어진다. 또한, AR 코팅이 레이저를 손상시키는 것은 바람직하지 못하다.
바람직하게는, 전술한 공정들의 또 다른 선택사항으로서의 변형예에 있어서, AR 코팅될 필요가 있는 소자는 본래 AR 코팅되지 않은 것과 구별되어야 할 필요는없다.
본 공정은 대체로 도 10을 참조하며 전술한 공정 흐름을 따르며, 그 공정에서는 레이저 웨이퍼와 검출기 웨이퍼가 형성되고, 플립 오버되고, 플립-칩 본딩 법을 통해 전자 칩에 부착된다.
기판이 박막화되되, 레이저 기판에 대해서는, 기판이 레이저 캐비티의 두께 보다 두껍다고 고려될 수 있는 정도까지만 수행된다. 서로 다른 타입의 레이저 장치는 서로 다른 특정의 두께를 요구하지만, 기판의 두께는 DFB 및 DBR의 경우에는 레이저 캐비티의 두께보다 적어도 수 배 두껍게 되고, VCSEL의 경우에는 미러들 간의 거리보다 적어도 수 배 두껍게 되어야 한다. 정확한 거리는 소자에 따라 다르기 때문에, 대략적으로 말하면 레이저 캐비티의 두께의 10배를 이용한다고 할 수 있다. 하지만, 이 두께가 정밀하게 제어될 수 있다면, 10배 보다 작게 될 수도 있고, 특정의 최소 두께는 AR 코팅이 레이저의 레이징 능력에 영향을 주지 않는 최소의 두께로서 경험적으로 얻어질 수 있다.
상방 활성 레이저에 대해서도 마찬가지의 기법이 이용될 수 있다. 상방 활성 레이저의 경우에 있어서, 기판은 레이저의 상측에 부착되는데, 이 기판은 전술한 바와 같이 캐리어가 될 수 있고, 캐리어가 제거된 후에 별도의 기판이 부착되거나, 콘택트 재-라우팅이 필요하지 않거나 또는 다른 칩상에서 수행되는 경우에는, 캐리어를 대신하게 된다. 기판은 피착후에 전술한 두께까지 박막화되거나, 피착전에 전술한 두께까지 박막화 된다.
이렇게 완성된 후에, 레이저 및 검출기가 동시에 반사 방지 코팅된다. 그래서, AR 코팅 공정중에 특별한 패터닝 또는 레이저와 검출기 간의 구별이 필요 없게 된다.
그래서, 전술한 공정은 다양한 서로 다른 소자에도 적용될 수 있다는 것으로 이해되어야 한다. 예를 들면, 본 발명에 따르면, 레이저의 상측에 모듈레이터를 적층하는 것이 어레이-호환 포맷으로 수행될 수 있다. 사실상, 이것은 모듈레이터가 레이저의 상측 또는 레이저의 하측에 있는 경우에 수행될 수 있다. 더욱이, 두개(또는 그 이상)의 소자가 단일의 에피텍셜 공정에서 형성되는지 또는 그렇지 아니한지에 관계없이 수행될 수 있다. 마찬가지로, 상방 활성 소자 또는 후방 활성 소자의 상측에 상방 활성 소자를 적층하는 것이 수행될 수 있고, 도 25A에 도시된 바와 같이 상방 활성 소자 또는 후방 활성 소자의 상측에 후방 활성소자가 적층하는 것이 수행될 있으며, 더 자세히 설명하면, 도 25B의 후방 방출 레이저상에 모듈레이터가 장착될 수 있다.
격자 부정합을 가진 소자는 개개의 소자가 수행하는 기능과 무관하게 마찬가지로 적층될 수 있다.
또 다른 응용예에서는, 다른 에피텍셜 웨이퍼로부터의 소자들이 웨이퍼 스케일 레벨에서 공통 칩상에 함께 집적될 수도 있다. 그래서, 서로 다른 파장의 레이저가 도 26에 도시된 바와 같이, DWDM(dual wavelength division multiplexing)과 MWDM(multiple wavelength division multiplexing)에의 응용을 위해 혼성될 수 있다.
도 26은 웨이퍼 스케일에서 공통 칩상에 집적된 백개의 서로 다른 파장 레이저의 어레이를 나타낸다. 이렇게 함으로써, 각각의 레이저가 선택가능하게 됨으로써, 특정의 파장(또는 파장들의 조합)이 선택될 수 있다. 이로써, 튜닝가능 레이저의 필요성을 없앨 수 있다. 튜닝가능 레이저는 물리적 부재의 아날로그적 이동에 영향을 받으며, 열적 변화 내지 열적 효과를 보이고, 그 속도가 밀리초로 제한되고, 그 정밀도도 제한되는 소자이다.
또한, 파장들이 데이터의 전송율과 동일한 레이트로 스위칭가능하여, 다양한 데이터 스트림을 서로 다른 파장에서도 동일한 레이트로 멀티플렉싱할 수 있게 된다. 그래서, 이러한 스위칭은 약 100 피코초(gigabits/sec의 10배)로 이루어질 수 있다.
더욱이, 서로 다른 타입의 서로 다른 소자(즉, 서로 다른 타입의 레이저, 레이저 및 검출기 등)가 도 27의 단면도에 도시된 바와 같이 혼성될 수 있다.
도 27에 도시된 바와 같이, 두개의 서로 다른 파장 레이저(27-2202, 2206)의 스트립이 형성되고, 상보적인 두개의 파장의 광검출기(27-2204, 2208)의 서로 다른 두개의 스트립이 형성된다. 제1의 소자(예시적으로 레이저(27-2202)(λ1))의 스트립이 본 명세서에 개시된 공정을 이용하여 부착된다. 다음의 제2의 소자(예시적으로 레이저(27-2204)(Δλ1))의 스트립이 동일한 방식으로 부착된다. 다음, 제3의 소자(예시적으로 레이저(27-2206)(λ2))가 동일한 방식으로 부착된다. 마지막으로, 마지막의 제4의 소자(예시적으로 레이저(27-2208)(Δλ2))가 동일한 방식으로 부착된다.
특정의 경우에 따라서는, 예를 들면, 기판 또는 캐리어가 다음의 소자의 집적에 저촉되지 않는 경우에 기판 또는 캐리어가 모든 소자로부터 일시에 제거되거나 박막화될 수 있고, 또는 각각의 소자의 세트가 부착된 후에 이들이 제거되거나 박막화될 수 있다.
도 28은 도 27의 집적화를 평면도로 나타낸다. 도시된 바와 같이, 모든 제1 파장 레이저가 부착된다. 다음에, 모든 제1 파장 광검출기가 부착된다. 다음 모든 제2 파장 레이저가 부착된 후, 모든 제2 파장 광검출기가 부착된다. 그 결과, 완전 집적화된 이중 파장 송수신 칩이 얻어지고, 그 일부가 도 28의 우측에 확대되어 도시되어 있다.
물론, 전술한 실시에에서는 2개의 레이저와 2개의 검출기를 이용하는 경우이지만, 본 공정은 서로 다른 소자의 개수에 무관하게 본질적으로 동일하게 적용될 있고, 이들이 상방 또는 하방 활성형, 그룹핑형, 모든 레이저, 또는 모두 검출기이거나 상관없으며, 이는 본 공정의 이점이 특히, 웨이퍼 스케일에서 조합하고 정합시키는 능력에 있기 때문이다.
이러한 경우에, 집적화는 개개의 소자(또는 소자 타입)에 기초하여 즉시 수행될 수 있고, 예를 들면, 스트립(28-2202, 28-2204, 28-2206, 28-2208) 또는 그룹을 정의하도록 잔류된 기판과 함께 스트립에 기초하여(도시되어 있음) 또는 그룹에 기초하여 수행될 수도 있다.
더 나아가, 하나의 파장의 리던던시 레이저의 그룹을 다른 파장의 리던던시 레이저의 그룹과 집적화함으로써, 매우 신뢰성있는 DWDM 또는 MWDM 모듈이 저가로제조될 수 있다.
그래서, 종래기술에서는 DWDM을 위한 단일 소자 집적형 송신기 어레이가 가용하지 않았기 때문에, 단일의 칩상에 수많은 레이저를 집적하여 패키지 크기를 감소시킬 수 있다. 2개 또는 그 이상의 서로 다른 파장의 10개 또는 그 이상의 레이저 어레이를 단일의 칩상에 집적화함으로써, 또한 예로서 파이버 기반형 결합기/반전 스플리터, 홀로그래픽 렌즈 어레이, 또는 발명의 명칭, "다수의 파이버 광학 부재 및 그 제조 방법"(이 발명은 본 발명에서 참조로서 채용하고 있음)에 개시된 기술을 이용하여 이들의 세트를 단일의 파이버내로 결합함으로써, 다수의 파장의 멀티플렉싱이 출력 파이버에서 얻어질 수 있고, 어떤 경우에는 광전자 소자 또는 광학적-기계적 소자가 스위칭(광학적 교차연결)할 필요도 없이 얻어진다.
본 발명의 다른 응용예에 있어서, 펌핑 레이저 및 통신 레이저로서 역할을 하는 대형의 어레이가 서로 다른 시점에서 또는 동시에 구성될 수도 있다.
다수 소자의 연속적 집적 공정 및 그 제품
전자적 연결이 광전적 모듈을 구성하는 칩들, 패키지들, 및 회로 기판들사이에 형성되는 경우에, 칩들, 패키지들, 및 회로 기판들 중의 하나 또는 그 이상의 것에 솔더링된 단형(short) 와이어로 구성된 와이어 본드가 전형적으로 이용된다. 와이어 본드는, 그 길이가 길어 높은 커패시턴스 및 인덕턴스의 경우 주파수 응답에 제한이 있다.
그래서, 외이어 본드를 이용하여 고속의 광전자적 모듈을 구성하는 것은 바람직하지 않다.
다른 경우에는, 와이어 본딩이 이용되지 않더라도, 모듈이 "내부-대-외부" 집적 공정에 기초하여 형성되며, 완전한 모듈이 완성될 때까지, 최내부의 콤포넌트(및 이들과 평행하게 형성될 수 있는 외부 콤포넌트)가 결합된 후에, 그 결합된 콤포넌트들 서로 간의 또는 하나 또는 그 이상의 회로 기판의 집적이 수행된다. 이러한 공정은 대부분 모듈내의 콤포넌트의 위치에 기초하고 그 공정 자체는 전형적으로는 고려되지 않고 전체 모듈이 형성되거나, 또는 하나의 콤포넌트를 집적하는 것은 다른 콤포넌트들에 영향을 주거나(이로 인해 수명이 단축됨) 그 연결에 영향을 준다(이로 인해 커패시턴스 및/또는 인덕턴스가 증대됨). 그래서 현재까지 기법은 제품의 신뢰성을 낮게 하고 그 성능을 낮게 하며, 이는 하나의 콤포넌트의 집적이 연결을 약화시키고, 그 연결에서의 컨덕턴스 및/또는 인덕턴스를 증대시키거나, 이전에 집적된 콤포넌트에 대한 연결에서의 열적 및/또는 물리적 스트레스의 민감도를 증대시키기 때문이다.
그래서, 와이어 본딩 연결이 이용되지 않는 경우에, 이용되는 특정한 공정은 최종적으로 제조된 전체적인 제품의 신뢰성 및/또는 성능에 바람직하지 않은 부작용을 일으킨다.
본 발명의 발명자는 다수의 콤포넌트로 구성되며 와이어 본딩을 이용하지 않고 콤포넌트들을 연결하는 모듈을 형성할 수 있도록 하는 공정을 개발해왔다. 또한, 본 발명의 발명자는 후에 집적된 콤포넌트의 집적이 먼저 집적된 콤포넌트에 부작용을 일으키지 않는 공정도 개발해왔다. 그 결과, 본 발명의 공정에 따라 제조된 제품은 종래기술의 공정에 따라 제조된 대응하는 제품보다 신뢰성이 더 높게된다.
특히, 계층적인 부착 공정을 이용함으로써, 와이어 본딩을 전혀 사용하지 아니하고도, 광학 소자가 전자 소자에 부착되도록 하고, 전자 소자가 패키지에 부착되도록 하고, 또한 패키지가 인쇄 회로 기판에 부착되도록 하는 패키징 기법을 실현하게 되었다. 이것은 일반적으로, 초고주파 응답 연결을 가능케 한다(즉, 속도는 단지 콤포넌트의 성능에 의해서만 제한되며 콤포넌트간의 배선에 의해는 제한되지 않는다). 또한, 이로써 더욱 신뢰성있는 제품이 얻어진다.
개략적으로 말하면, 본 발명의 발명자는 서로 다른 용융점과 부착 온도를 가진 서로 다른 솔더 재료를 이용함으로써, 또한 이용되는 부착 재료에 관련하여 특정의 부착 시퀀스를 채용함으로써, 콤포넌트들을 대향하도록 부착할 때에, 본 발명의 공정은 종래기술에서와 같은 문제점을 가지지 않는다. 더욱이, 본 발명의 공정은 비광학적 전자적 모듈에도 적절히 적용되고, 특히, 커패시턴스, 인덕턴스 및 저항의 감소가 주요 관심 대상인 고성능 광전자 모듈에도 적절히 적용된다.
본 발명에 따르면, 적어도 다음과 같은 공정의 시퀀스를 이용한다.
1. 제1 용융점과 제1 부착 온도를 가진 제1의 솔더 재료가, 제1 그룹의 콤포넌트를 서로 부착하는데에 이용되며, 예로서 광학 소자를 전자 칩에 부착하는데에 이용된다.
2. 제2 용융점과 제2 부착 온도를 가진 제2의 솔더 재료가, 미리 결합된 콤포넌트들을 다른 콤포넌트에 부착하는데 이용되며, 예로서 하나 또는 그 이상의 전자 칩을 패키지에 부착하는데에 이용된다.
3. 제3 용융점과 제3 부착 온도를 가진 제3의 솔더 재료가, ii) 에서 형성된 하나 또는 그 이상의 콤포넌트를 다른 콤포넌트에 부착하는데 이용되며, 예로서 패키지를 인쇄 회로 기판에 부착하는데에 이용된다.
이들 공정은 직접적인 재료선택에 의해 4개 또는 그 이상의 레벨까지 확장될 수 있고, 그 공정의 확장은 전술한 것과 동일한 방식으로 이루어진다.
3개 또는 그 이상의 서로 다른 부착 공정에 이용되는 재료는 이들이 열적으로 서로 호환성이 있기 때문에 구체적으로 선택된다. 다시 말하면, 예로서, 칩의 페이지에 대한 연결에 대한 집적 조건은 칩과 패키징 사이의 부착이 수행되기 이전에 광학적 콤포넌트와 칩사이의 연결에 영향을 미치지 않게 된다.
특히, 주어진 부착을 위한 솔더의 용융점은 일반적으로 공정의 후속 단계에서 이용되는 솔더의 용융점보다도 높도록 선택된다.
다시 말하면, 제1 부착 단계를 위한 솔더는 가장 높은 용융점을 가진다.
제2 부착 단계를 위한 솔더는 제1 부착 단계를 위한 솔더보다 낮은 용융점을 가진다. 제3 부착 단계를 위한 솔더는 이전의 두개의 단계에서 이용된 솔더들보다 낮은 용융점을 가진다. 특정의 실시예에 따라서는, 제4 또는 그 이상의 부착 단계를 수반할 수도 있다.
어느 단계에서는 솔더가 아닌 감열성(thermally sensitive) 접착제를 이용하더라도, 동일한 처리가 적용될 수도 있다. 즉, 용융점은 그 접착제를 용융점까지 가열하는 것이 이전의 모든 연결을 위해 이용되었던 재료들의 용융점을 초과하는 온도(이전의 모든 연결점에서 측정된 온도)를 초래하지 않도록 하여 한다.
이와 같은 점은 부착 온도들 사이에서 전형적으로는(반드시 그러할 필요는 없지만) 동일하여, 즉, 주어진 단계를 위한 부착온도는 어떤 후속하는 단계에서 이용되는 재료의 부착 온도보다 더 높게 될 것이다.
어떤 변형예에서는, 동일한 재료를 이용하는 것이 가능하여, 이전의 연결점들에서 측정된 온도가 그 재료의 용융점을 초과하는 아니한다면, 모든 단계에서 용융점과 부착 온도는 동일하게 된다.
주목할 것은, 어떤 경우에는, 하나의 단계에서의 부착온도가 이전의 단계에서의 용융점보다 더 높을 수도 있다는 것이다. 하지만, 이것은 문제점을 야기하지 않는데, 콘택트의 위치에서 비록 밀봉제가 이용되거나 특정한 콤포넌트의 이격거리가 수반될지라도, 이전에 결합된 콤포넌트들이 부작용을 일으킬 정도로 높은 온도에 이르지 않기 때문이다.
지금까지 일발적인 방식으로 설명한 본 발명의 공정을 두개의 실시예를 통해 더 상세히 설명한다. 제1 실시예는 광전자 송수신기 모듈의 제품을 제조하는 것이다. 이 제품은 수개의 레이저(광학 칩)가 하나의 전자 칩에 집적된 것과 수개의 광검출기(제2의 광학 칩)가 다른 하나의 전자 칩에 집적된 것으로 구성되어 있다. 두개의 전자 칩은 패키지내로 집적되어 전자 회로 기판상에 집적된다.
제2 실시예는 유사한 수신기를 제조하되, 두 광학 칩(즉, 레이저 칩과 광검출기 칩)이 공통의 전자 칩을 공유하고, 광학 소자에 대한 파이버의 정렬을 위해 이용되는 추가적인 콤포넌트가 전자 칩에 열적 활성 접착제에 의해 부착된다는 점이 상이하다.
실시예 1
본 실시예에 있어서, 공정 단계, 결합 재료(즉, 솔더 금속)의 조합, 용융점, 및 부착 온도가 표 4에 개시되어 있다.
표 4
공정 재료 재료의용융점 부착 온도
전자 IC에의 광학 소자의 부착 20% Au/80% Sn 280 ℃ 310 ℃
패키지에의 IC의 부착 95% Sn/5% Sb 240 ℃ 270 ℃
인쇄 회로 기판에의 패키지의 부착 63% Sn/37% Pb 180 ℃ 210 ℃
본 실시예에서, 공정의 제1 단계는 집적 회로(IC)에 광학 소자를 부착하는 것으로부터 시작한다. 이것은, 최고의 용융점을 가지는 재료(본 실시예에서는 280 ℃의 용융점을 갖는 20% Au/80% Sn)에 의해 수행된다. 결합될 연결점들을 서로 맞대고 그 온도를 용융점이상으로 상승시켜 솔더가 용융되도록 한다. 다음, 결합된 콤포넌트는 용융점아래로 냉각되어, 솔더가 완전히 경화된다.
레이저를 포함하는 집적형 광전자 IC와 검출기를 포함하는 집적형 광전자 IC가 다음에, 이전의 솔더 재료의 용융점보다 낮은 용융점을 가지는 솔더를 이용하여 IC 패키지에 부착되어, 광전자 모듈 패키지를 형성한다. 이 경우에, 240 ℃의 용융점을 가진 Sn 95%/Sb 5% 솔더가 이용된다. 레이저 IC의 콘택트와 검출기 IC의 콘택트가 IC 패키지상의 대응하는 연결 위치에서 서로 맞대어진다. 콤포넌트들이 240 ℃보다 높고 280 ℃보다 낮은 온도에서 가열되어, 이전의 결합에서의 솔더들이 다시 용융되지 않도록 한다. 다음에, 결합부분은 새로운 결합부분을 고정시키는 솔더의 용융점보다 낮은 온도까지 냉각된다.
감온성(temperature sensitive) 본딩 공정의 마지막 단계는 모듈 패키지를 인쇄 회로 기판에 부착하여 모듈을 형성하는 것이다. 이것은 이전에 이용된 두 솔더들 보다 낮은 용융점을 가진 재료에 의해 수행된다. 이 경우에는, 180 ℃의 용융점을 가진 Sn 63%/Pb 37% 솔더가 이용된다.
결합되는 부분의 콘택트가 서로 맞대어 지고 180℃와 240℃사이의 온도까지 가열된다. 다음에, 이 모듈은 새로운 결합부분을 고정시키는 솔더의 용융점보다 낮은 온도까지 냉각된다.
이로써, 일련의 부착단계의 부착온도는 그 이전의 모든 부착단계의 부착온도보다 낮게 되기 때문에, 그 부착이 이전의 연결을 방해하거나 균열시키지 않게 된다.
실시예 2
본 실시예에서는, 전술한 실시예와 유사한 공정을 이용하여 유사한 송수신기를 제조하며, 다만 두개의 광학 칩(즉, 레이저 칩과 광검출기 칩)이 공통의 전자 칩을 공유하고 광학 소자에 대한 파이버의 정렬을 위해 이용되는 추가적인 콤포넌트가 전자 칩에 열적 활성 접착제에 의해 부착된다는 점이 상이하며, 이 열적 활성 접착제는 비도전성이고 230℃의 용융점과 230℃의 경화 온도를 가진다. 그 결과, 본 공정은, 인쇄 회로 기판에 모듈을 부착하기 전에 접착제를 요구하는 콤퍼넌트의 부착이 수행되도록 되도록 변경되어 있다. 본 실시예에 있어서, 공정 단계, 재료 등이 표 5에 개시되어 있다
표 5
공정 재료 재료의용융점 부착 온도
전자 IC에의 광학 소자의 부착 20% Au/80%Sn 280 ℃ 310 ℃
패키지에의 IC의 부착 95% Sn/5% Sb 240 ℃ 260 ℃
패키지에의 정렬 부재의 부착 열적 접착제 230 ℃ 230 ℃
인쇄 회로 기판에의 패키지의 부착 63% Sn/37% Pb 180 ℃ 210 ℃
본 공정은 상기 표와 같이 진행된다. 우선, 광학 IC 모두가 전자 IC에 연결된다. 다음, 광전자 IC가 240 ℃보다 높고 280 ℃보다 낮은 온도에서 솔더를 용융시킴으로써 패키지에 부착된다. 다음, 정렬 부재가 230 ℃와 240 ℃ 사이의 온도를 이용하여 패키지에 본딩된다. 마지막으로, 패키지는 180 ℃와 230 ℃ 사이의 온도를 이용하여 인쇄 회로 기판에 부착된다.
수많은 다양한 솔더가 공지되어 있으며, 예를 들면 순수 금, 그 합금, 및 은, 납, 주석, 안티몬, 비스무스, 그 밖의 금속 같은 금속의 공정혼합물(eutectic)들이 있다. 표 6은 현재 상업적으로 입수할 수 있는 솔더를 그의 적절한 용융점과 함께 개시하고 있다.
표 6
솔더 재료 용융점(℃)
81. % Au/19% In 487
96.85% Au/3.15% Si 363
88% Au/12% Ge 361
100% Pb 327
9S% Pb/5% In 314
95% Pb/5% Sn 314
5% Ag/90% Pb/5% In 310
1.5% Ag/97.5%Pb/1%Sn 309
78% Au/22% Sn 305
2.5% Ag/95.5% Pb/2% Sn 304
2.5% Ag/97.5% Pb 303
90% Pb/10% Sn 302
2.5% Ag/92.5% Pb/5% In 300
2.5%Ag/92.5%Pb/5%Sn 296
95% Pb/5% Sb 295
5% Ag/90% Pb/5% Sn 292
2% Ag/88% Pb/10% Sn 290
85% Pb/15% Sn 288
86% Pb/8% Bi/4% Sn/l% In/l% Ag 286
80% Au/20% Sn 280
80%Pb/20%Sn 280
81% Pb/19% In 280
75% Pb/25% In 264
70% Pb/30% Sn 257
63.2% Pb/35% Sn/1.8% In 243
95% Sn/5% Sb 240
60% Pb/40% Sn 238
97% Sn/3% Sb 238
99% Sn/1% Sb 235
100% Sn 232
2.5% Ag/97. 5% Sn 226
3.5% Ag/95% Sn/1.5% Sb 226
60%Pb/40%In 225
3.5% Ag/96.5% Sn 221
10% Au/90% Sn 217
95.5% Sn/3.9% Ag/0.6% Cu 217
96.2% Sn/2.5% Ag/0.8% Cu/0.5% Sb 217
10% Pb/90% Sn 213
50% Pb/50% Sn 212
50% Pb/50% In 209
15% Pb/85% Sn 205
45%Pb/55%Sn 200
20% Pb/80% Sn 199
91% Sn/9% Zn 199
40% Pb/60% Sn 188
2.8% Ag/77.2% Sn/20% In 187
89% Sn/8% Zn/3% Bi 187
30% Pb/70% Sn 186
40%Pb/60%In 185
37% Pb/63% Sn 183
37.5% Pb/37.5% Sn/25% In 181
2% Ag/36% Pb/62% Sn 179
30%Pb/70%In 174
100% In 157
5% Ag/15% Pb/80% In 149
58% Sn/42% In 145
3% Ag/97%In 143
42% Sn/58% Bi 139
48% Sn/52% In 118
30%Pb/18% Sn/52% Bi 96
마찬가지로, 비도전성 열적 활성 접착제가 존재하며, 본 발명에서 개시하고 있는 기법에 따라 전술한 솔더들과 함께 이용될 수 있다.
더욱이, 나아가 그 이전 단계에서 연결점의 온도가 특정 단계를 위해 이용된재료의 용융점보다 낮게 유지 된다면, 특정 단계를 위해 이용된 재료의 용융점은 그 이전의 단계에서 이용된 재료보다 더 높게 할 수 있다는 것으로 이해되어야 한다. 예를 들면, 실시예 1을 참조할 때, 만약 광전자 IC가 그 광전자 IC를 어느 정도까지 열적으로 단열시키는 밀봉제로 코팅되어 있다면, 광학 IC를 전자 IC에 본딩하는 재료의 용융점 온도보다 높게 온도를 상승시키는 것이 가능한데, 이는 연결점의 온도가 밀봉제로 인해 용융점을 초과하지 않게 되기 때문이다. 부가적으로, 또는 대안으로서, 결합될 콤포넌트가 공간, 또는 열적 차폐 수단 또는 히트 싱크에 의해 충분히 분리되어 있으면, 이전의 연결점들의 용융점 온도를 초과하지 않는 한, 그 온도는 새로운 연결점에서 초과될 수도 있다. 그래서, 실시예 2에서는, 열적 차폐 수단이 이전에 본딩된 콤포넌트와 정렬 부재사이에 위치되어 있거나 이전의 연결체로부터 서로 충분히 이격되어 있으면, 이전의 연결점의 온도가 240 ℃를 초과하지 않는 경우, 정렬부재의 연결점의 국부적인 온도는 240 ℃를 초과할 수도 있다.
표 6에서는 솔더들간의 조합으로 예시하여 나열하였지만, 다양한 특별한 가능성 있는 조합이 너무 많아 모두를 개시할 수 없음이 인식될 것이다. 본 발명의 기법에 따른 재료들(표 6에 개시된 솔더들로부터 선택된 적절한 솔더 및/또는 여기에서 명시한 솔더)의 조합을 이용하면 본 발명에 따른 수 많은 변형예들을 바로 구현할 수 있다는 것으로 이해되어야 한다. 중요한 점은 특정의 재료 자체에 있는 것이 아니며, 본 공정의 연속된 단계들에서 이용된 재료들의 용융점 사이의 관계에 있다. 다시 말하면, 솔더 재료가 특정의 목적에 적절하고 다양한 콤포넌트가 연속된 단계에서 결합될 때에 각각의 연속된 연결체들이 이전의 연결점의 용융점 온도를 초과하는 않고 용융될 수 있는 솔더를 수반하는 한, 본 공정은 유효하다.
마지막으로, 이상의 공정은 특정의 어셈블리의 모든 콤포넌트에 대해 이용될 필요는 없다는 것이 인식되어야 한다. 예를 들면, 실시예 1에 기초하여 광전자 수신기 어셈블리의 일부분을 구성할 수도 있다. 물론 어셈블리는 하우징, 하나 이상의 팬, 커넥터, 케이블 등을 더 포함할 것이다. 마찬가지로, 특정의 어셈블리는 다수의 모듈로 구성될 수도 있고, 이들의 일부분은 본 발명에서 개시한 공정, 예로서 실시예 2의 공정에 의해 제조되고, 타부분은 종래기술의 공정을 이용하여 제조될 수도 있고, 또한 어떤 모듈은 본 공정의 변형예(3개의 특정 재료)에 따라 형성되고 다른 모듈은 본 공정의 다른 변형예(적어도 하나의 재료는 제1의 모듈에서 이용된 재료와 다른 경우)를 이용하여 제조될 수도 있다.
본 발명에 따라 구성된 광전자 모듈의 두가지 대표적인 실시예는 본 발명과 함께 양도된 미국 특허 출원 번호 US29/144,363 및 US29/144,365에 개시되어 있다.
이상의 상세한 설명은 예시적인 실시예인 것이 이해되어야 한다. 본 발명의 원리를 설명하기 위해 편의상, 이상의 상세한 설명은 모든 가능한 실시예중의 일부인 대표적인 예에 대해서 이루어진 것이다. 이상의 상세한 설명에서는 모든 가능한 변형예를 개시하는 것을 시도하지 아니하며, 또한 이러한 시도는 소모적인 것임을 밝혀둔다. 대체의 실시예에서는 본 발명의 특정부분을 나타내지 않을 수도 있고, 설명하지 않은 다른 대체의 실시예도 가능하며, 이로써 설명하지 않은 다른 대체의 실시예가 배제되어야 하는 것은 아님을 밝혀 둔다. 당해 기술 분야의 평균적 지식을 가진 전문가라면, 많은 다양한 대체예 및 변형예가 본 발명의 원리 및 그 균등물을 채용하여 구현될 수 있다는 것을 인식할 것이다.

Claims (14)

  1. 광전자 칩을 형성하기 위해 전자 칩이 혼성되어 있는 광학 칩을 패키징하는 방법에 있어서,
    제1 기판과 상기 제1 기판에 대향하는 제2 기판을 가지며 상기 제1 기판으로부터 상기 제2 기판으로 관통하는 개구를 정의하는 벽을 가지고, 상기 개구는 상기 제1 표면에 평행한 평면에 놓여 있는 플렉서블 회로를 제공하는 단계; 및
    상기 전자 칩이 상기 제1 표면의 제2의 표면측부에 배치되도록 상기 제2 표면에 광전자 칩의 전방측을 본딩하는 단계로서, 상기 광전자 칩에 또는 상기 광전자 칩으로부터 전송되는 모든 광학적 신호가 상기 개구를 통해 상기 제1 표면을 관통하여 발생함으로써, 상기 개구가 상기 광전자 칩에의 광학적 접근을 허락하고 상기 광전자 칩의 후방측이 냉각을 위해 접근될 수 있도록 하는 단계
    를 포함하는 것을 특징으로 하는 광학 칩의 패키징 방법.
  2. 제1항에 있어서,
    상기 방법은.
    상기 광전자 칩의 후방측에 냉각을 위한 히트 싱크를 연결하는 단계를 더 포함하는
    것을 특징으로 하는 광학 칩의 패키징 방법.
  3. 제2항에 있어서,
    상기 방법은,
    냉각을 위한 히트 싱크를 상기 칩에 연결하는 단계에 후속하여, 상기 광전자 칩에의 방해받지 않는 광학적 접근을 유지하는 단계를 더 포함하는
    것을 특징으로 하는 광학 칩의 패키징 방법.
  4. 제1항에 있어서,
    상기 플렉서블 회로는, 상기 제2 표면상에 상기 광전자 칩을 위한 콘택트 및 상기 제1 표면상의 다른 소자에 상기 플렉서블 회로를 부착하기 위한 콘택트를 가진 이중 플렉서블 회로를 더 포함하는
    것을 특징으로 하는 광학 칩의 패키징 방법.
  5. 제1항에 있어서,
    상기 방법은,
    전자 칩과 플렉서블 회로 간의 전자적 연결에 대한 전자적 기생 커패시턴스 및 인덕턴스를 최소화하는 단계를 더 포함하는
    것을 특징으로 하는 광학 칩의 패키징 방법.
  6. 제1항에 있어서,
    상기 플렉서블 회로는 접힘부(crease)를 포함하고,
    상기 방법은, 상기 접힘부를 따라 상기 플렉서블 회로를 벤딩하는 단계를 포함하는
    것을 특징으로 하는 광학 칩의 패키징 방법.
  7. 제6항에 있어서,
    상기 벤딩하는 단계는, 상기 플렉서블 회로를 직각 벤딩 형성하는 단계를 포함하는
    것을 특징으로 하는 광학 칩의 패키징 방법.
  8. 제1 측부와 제2 측부를 가지고, 상기 제1 측부와 제2 측부사이에 연장되어 있는 개구를 가진 회로 기판을 제공하는 단계; 및
    상기 광전자 칩의 표면 상에 배치된 콘택트와 상기 플렉서블 회로 상에 배치된 콘택트를 와이어본딩없이 부착함으로써, 광학 소자들이 그 위에 혼성되어 있는 광전자 칩을 상기 회로 기판의 제2 측부에 장착하는 단계로서, 상기 광학 소자들이 상기 개구에 정렬되도록 상기 광전자 소자가 장착되어 상기 광학 소자들 중의 하나와 다른 소자 사이에의 광학적 신호의 통로를 위한 상기 광학 소자에의 접근이 상기 제1 측부에 의해 정의되는 평면을 관통하게 되고, 상기 광학 소자들에 의해 정의된 측부에 대향하는 상기 광전자 칩의 일측부 상에 위치한 상기 광전자 칩의 표면에 냉각 소자가 결합될 수 있도록 하는 상기 단계
    를 포함하는 것을 특징으로 하는 패키징 방법.
  9. 제1 측부, 제2 측부, 및 상기 제1 측부와 제2 측부상의 전기적 콘택트들을 가지고, 상기 제1 측부로부터 상기 제2 측부로 연장되어 있는 개구를 가진 캐리어; 및
    적어도 2개의 활성 광학 소자에 혼성되어 있는 전자 칩을 포함하는 광전자 칩으로서, 상기 전자 칩은 상기 적어도 2개의 활성 광학 소자와 상기 전자 칩 사이에 연결점에 의해 정의되는 제1 측부와 상기 제1 측부에 대향하는 제2 측부를 가지며, 상기 전자 칩은 상기 제1 측부상에 부가적인 전기적 연결들을 더 가지는 광전자 칩
    을 포함하고,
    상기 광전자 칩은, 상기 부가적인 전기적 연결들과 상기 캐리어의 상기 제2 측부상의 상기 전기적 콘택트의 적어도 일부 사이에의 본딩부에 의해 상기 캐리어에 연결되어 있고,
    상기 적어도 2개의 활성 광학 소자가 상기 개구에 대응하여 배치되어, 상기 적어도 2개의 활성 광학 소자 중의 하나와 다른 광학 요소 사이에 광의 결합이 상기 개구를 통해 이루어지도록 상기 광전자 칩이 더 배치되는
    것을 특징으로 하는 광학 장치.
  10. 제9항에 있어서,
    상기 전자 칩의 상기 제2 측부에 결합되는 히트 싱크를 포함하는
    것을 특징으로 하는 광학 장치.
  11. 제9항에 있어서,
    상기 캐리어는 플렉서블 회로인
    것을 특징으로 하는 광학 장치.
  12. 제9항에 있어서,
    상기 캐리어는 인쇄 회로 기판인
    것을 특징으로 하는 광학 장치.
  13. 제9항에 있어서,
    상기 캐리어는, 상기 제1 측부 및 제2 측부상에 배치된 전도성 경로를 가진 절연체인
    것을 특징으로 하는 광학 장치.
  14. 제9항에 있어서,
    상기 캐리어는 플렉서블 회로를 포함하고,
    상기 플렉서블 회로는, 상기 플렉서블 회로를 직각 형상으로 벤딩하는 것을 용이하게 하기 위한 후퇴부를 포함하는
    것을 특징으로 하는 광학 장치.
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