KR20040015649A - Input buffer of a semiconductor device - Google Patents

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KR20040015649A KR1020020047943A KR20020047943A KR20040015649A KR 20040015649 A KR20040015649 A KR 20040015649A KR 1020020047943 A KR1020020047943 A KR 1020020047943A KR 20020047943 A KR20020047943 A KR 20020047943A KR 20040015649 A KR20040015649 A KR 20040015649A
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구경회
서진호
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Abstract

PURPOSE: An input buffer of a semiconductor device is provided to operate normally when a voltage above a permitted voltage range of an oxide is applied, and to protect an internal circuit when an external voltage is applied when a power supply voltage is not applied. CONSTITUTION: The first PMOS transistor(PM3) has a source where a power supply voltage(VDD) is applied and a gate where a ground voltage is applied and a drain connected to the first node(N1). The second PMOS transistor(PM4) has a source connected to the first node and a gate where the power supply voltage is applied. A diode circuit(DR) is connected between a drain of the second PMOS transistor and the second node. The third PMOS transistor(PM2) has a source connected to the first node and a gate connected to the second node(N2). The fourth PMOS transistor(PM1) has a source connected to a drain of the third PMOS transistor and a drain outputting an output signal(INV0). The first NMOS transistor(NM1) has a drain connected to the drain of the fourth PMOS transistor and a source where the ground voltage is applied. And a pass transistor(NM2) has a gate connected to the first node and receives an input signal from the second node, and transfers the input signal to the gate of the fourth PMOS transistor and the first NMOS transistor according to a voltage state of the first node.

Description

반도체 장치의 입력버퍼{INPUT BUFFER OF A SEMICONDUCTOR DEVICE}INPUT BUFFER OF A SEMICONDUCTOR DEVICE

본 발명은 반도체 장치의 입력버퍼에 관한 것으로, 특히 저전압 제조공정에 의해 제조된 반도체 장치의 입력 패드로 반도체 제조공정에서 허용하는 산화막(oxide, SiO2)의 내압범위를 넘는 전압이 인가되었을 때 정상적으로 동작할 수 있는 반도체 장치의 입력버퍼에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to an input buffer of a semiconductor device. The present invention relates to an input buffer of a semiconductor device manufactured by a low voltage fabrication process. It relates to an input buffer of a semiconductor device.

서브 마이크론(sub-micron) 시대에 접어들면서 5 V인 전원전압을 사용하는시스템에서 3.3 V인 전원전압을 사용하는 시스템으로 전환이 일어나고 있다. 따라서, 반도체 장치를 구성하는 트랜지스터의 게이트 산화막(gate oxide)의 두께가 100 Å 이하로 줄어들게 되었으며, 반도체 제조공정은 더 이상 5 V를 허용하지 못하게 되었다. 그런데, 3.3 V의 전원전압을 사용하는 시스템에서 사용하는 반도체 장치는 5 V인 전압이 입력되더라도 정상적으로 동작할 필요가 있다. 즉, 3.3 V 제조공정에 의해 제조된 반도체 장치라 하더라도 입력 패드로 5 V인 신호가 입력되었을 때, 정상적으로 동작할 수 있어야 한다.In the sub-micron era, there is a shift from a system using a supply voltage of 5 V to a system using a supply voltage of 3.3 V. Therefore, the thickness of the gate oxide of the transistor constituting the semiconductor device is reduced to 100 kPa or less, and the semiconductor manufacturing process can no longer allow 5V. However, the semiconductor device used in the system using the 3.3V power supply voltage needs to operate normally even when a voltage of 5V is input. That is, even a semiconductor device manufactured by the 3.3 V manufacturing process should be able to operate normally when a 5 V signal is input to the input pad.

도 1은 반도체 장치에서 일반적으로 사용하는 입력버퍼를 나타내는 도면이다. 도 1의 입력버퍼는 2 단으로 구성된 동일한 인버터들(10, 20)을 구비하고 패드(30)로부터 입력신호(BIN)를 수신하여 내부회로에 적당한 로직레벨을 가지는 신호(BOUT)로 변환하는 기능을 한다.1 illustrates an input buffer generally used in a semiconductor device. The input buffer of FIG. 1 has the same inverters 10 and 20 configured in two stages, and receives an input signal BIN from the pad 30 and converts the signal into a signal BOUT having a logic level suitable for an internal circuit. Do it.

도 2는 도 1에 도시된 입력버퍼의 인버터(10 또는 20)를 상세히 나타낸 종래의 일실시예를 나타내는 회로도이다. 도 2의 인버터는 PMOS 트랜지스터(PM1)와 NMOS 트랜지스터(NM1)가 직렬 연결되어 있고 이들 트랜지스터의 게이트에는 공통으로 입력신호(BIN)가 인가되고 NMOS 트랜지스터(NM1)의 드레인 단자로 출력신호(INVO)가 나온다. 전원전압(VDD)은 3.3 V이고 도 1의 패드(30)로 5 V가 인가될 경우, 즉 입력신호(BIN)가 5 V가 될 경우 PMOS 트랜지스터(PM1)와 NMOS 트랜지스터(NM1)의 게이트-소스간 전압(Vgs)이 3.3 V 제조공정에서 허용하는 산화막의 내압 범위를 벗어나게 되어 산화막이 파괴될 수 있다. 종래에는 이와 같이 산화막이 파괴되는 것을 방지하기 위하여, 도 3에 도시된 바와 같이, 입력신호가 인가되는 패드(미도시)와 PMOS 트랜지스터(PM1) 및 NMOS 트랜지스터(NM1)의 게이트 단자 사이에 NMOS 패스 트랜지스터(pass transistor)(NM2)를 삽입하였다. NMOS 패스 트랜지스터(NM2)를 삽입하면, PMOS 트랜지스터(PM1) 및 NMOS 트랜지스터(NM1)의 게이트 단자에는 전원전압(VDD)에서 NMOS 패스 트랜지스터(NM2)의 문턱전압(Vth)만큼 뺀 전압이 걸린다. 전원전압(VDD)이 3.3 V이면 PMOS 트랜지스터(PM1) 및 NMOS 트랜지스터(NM1)의 게이트 단자에는 3.3 V - Vth 의 전압이 걸려 PMOS 트랜지스터(PM1) 및 NMOS 트랜지스터(NM1)의 게이트 산화막은 파괴되지 않는다.FIG. 2 is a circuit diagram illustrating a conventional embodiment of the inverter 10 or 20 of the input buffer shown in FIG. 1 in detail. In the inverter of FIG. 2, a PMOS transistor PM1 and an NMOS transistor NM1 are connected in series, and an input signal BIN is applied to a gate of these transistors in common, and an output signal INVO is a drain terminal of the NMOS transistor NM1. Comes out. When the power supply voltage VDD is 3.3 V and 5 V is applied to the pad 30 of FIG. 1, that is, when the input signal BIN is 5 V, the gates of the PMOS transistor PM1 and the NMOS transistor NM1 are The source-to-source voltage (Vgs) is beyond the withstand voltage range of the oxide film allowed in the 3.3V manufacturing process, the oxide film can be destroyed. Conventionally, in order to prevent the oxide film from being destroyed in this way, as illustrated in FIG. 3, an NMOS pass is provided between a pad (not shown) to which an input signal is applied and a gate terminal of the PMOS transistor PM1 and the NMOS transistor NM1. A pass transistor NM2 was inserted. When the NMOS pass transistor NM2 is inserted, the gate terminals of the PMOS transistor PM1 and the NMOS transistor NM1 receive a voltage obtained by subtracting the power supply voltage VDD by the threshold voltage Vth of the NMOS pass transistor NM2. When the power supply voltage VDD is 3.3 V, the gate terminals of the PMOS transistor PM1 and the NMOS transistor NM1 are subjected to a voltage of 3.3 V-Vth so that the gate oxide films of the PMOS transistor PM1 and the NMOS transistor NM1 are not destroyed. .

그런데, 도 3에 도시된 구조를 가지는 인버터에서는 PMOS 트랜지스터(PM1) 및 NMOS 트랜지스터(NM1)의 게이트에 인가되는 전압이 패드(미도시)로부터 들어오는 입력신호와 무관하게 항상 3.3 V - Vth로 정해지기 때문에, NMOS 패스 트랜지스터(NM2)가 "하이" 상태를 제대로 전달하지 못하는 단점이 있다. 이 경우 PMOS 트랜지스터(PM1)의 게이트에 인가되는 전압이 3.3 V - Vth 밖에 되지 않기 때문에 "하이" 상태가 지속될 경우 PMOS 트랜지스터(PM1)가 완벽하게 차단(cut-off)되지 않아 원치 않은 dc 전류가 발생할 수 있다. 종래에는 PMOS 트랜지스터(PM1)와 전원전압(VDD) 사이에 다이오드 연결된 PMOS 트랜지스터와 이와 병렬로 인버터의 출력단자로부터 피드백되는 전압이 인가되는 또 다른 PMOS 트랜지스터를 구비하여, 이 문제를 해결하였다. 그런데, 이런 구조의 인버터는 피드백 루프를 가지므로 히스테리시스 특성이 생긴다. 또한 이 구조의 인버터에는 피드백 루프에 인버터 하나가 더 추가해야 된다는 부담이 있다. 히스테리시스 특성을 최소화하기 위해 피드백되는 트랜지스터의 사이즈를 작게 만들며, 전원전압이 3.3 V일 경우 TTL 레벨의 로직 문턱전압을 맞추기 위해 NMOS 트랜지스터(NM1)의 사이즈도 작게 만들어야 한다. 이로 인해, 입력버퍼 전체회로의 동작속도가 느려지고, 특히 작아진 NMOS 트랜지스터(NM1)로 인해 하강시간(tf)과 전파지연시간(tphl)의 특성이 나빠지게 된다.However, in the inverter having the structure shown in FIG. 3, the voltage applied to the gates of the PMOS transistor PM1 and the NMOS transistor NM1 is always set to 3.3 V-Vth regardless of an input signal from a pad (not shown). Therefore, there is a disadvantage that the NMOS pass transistor NM2 does not properly transfer the "high" state. In this case, since the voltage applied to the gate of the PMOS transistor PM1 is only 3.3 V-Vth, when the "high" state persists, the PMOS transistor PM1 is not completely cut off, and thus an unwanted dc current is generated. May occur. Conventionally, this problem is solved by providing a diode-connected PMOS transistor between the PMOS transistor PM1 and the power supply voltage VDD and another PMOS transistor to which a voltage fed back from the output terminal of the inverter is applied in parallel. By the way, the inverter of this structure has a feedback loop, so that a hysteresis characteristic occurs. The inverter also has the burden of adding one more inverter to the feedback loop. In order to minimize the hysteresis characteristics, the size of the transistor to be fed back is made small. When the power supply voltage is 3.3V, the size of the NMOS transistor NM1 must be made smaller to match the logic threshold voltage of the TTL level. As a result, the operation speed of the entire input buffer circuit becomes slow, and in particular, the characteristics of the fall time tf and the propagation delay time tphl become worse due to the smaller NMOS transistor NM1.

본 발명의 목적은 저전압 제조공정에 의해 제조된 반도체 장치의 입력 패드로 반도체 제조공정에서 허용하는 산화막(oxide, SiO2)의 내압범위를 넘는 전압이 인가되었을 때 정상적으로 동작할 수 있는 반도체 장치의 입력버퍼를 제공하는 것이다.An object of the present invention is to provide an input buffer of a semiconductor device that can operate normally when an input pad of a semiconductor device manufactured by a low voltage manufacturing process is applied with a voltage exceeding the breakdown voltage range of oxide (SiO2) allowed in the semiconductor manufacturing process. To provide.

본 발명의 다른 목적은 전원전압이 인가되지 않은 상태에서 외부 전압이 인가되었을 때 내부회로를 보호하는 것이다.Another object of the present invention is to protect the internal circuit when the external voltage is applied in the state that the power supply voltage is not applied.

도 1은 반도체 장치에서 일반적으로 사용하는 입력버퍼를 나타내는 도면이다.1 illustrates an input buffer generally used in a semiconductor device.

도 2는 도 1에 도시된 입력버퍼의 인버터를 상세히 나타낸 종래의 일실시예를 나타내는 회로도이다.FIG. 2 is a circuit diagram illustrating a conventional embodiment of the inverter of the input buffer shown in FIG. 1 in detail.

도 3은 도 1에 도시된 입력버퍼의 인버터를 상세히 나타낸 종래의 다른 실시예를 나타내는 회로도이다.3 is a circuit diagram illustrating another conventional embodiment of the inverter of the input buffer shown in FIG. 1 in detail.

도 4는 도 1에 도시된 입력버퍼의 인버터를 상세히 나타낸 본 발명에 따른 실시예를 나타내는 회로도이다.4 is a circuit diagram illustrating an embodiment according to the present invention showing the inverter of the input buffer shown in FIG. 1 in detail.

본 발명에 따른 반도체 장치의 입력버퍼는 전원전압이 인가되는 소스 단자와 접지전압이 인가되는 게이트 단자와 제 1 노드에 연결된 드레인 단자를 가지는 제 1 PMOS 트랜지스터, 상기 제 1 노드에 연결된 소스 단자와 전원전압이 인가되는 게이트 단자를 가지는 제 2 PMOS 트랜지스터, 상기 제 2 PMOS 트랜지스터의 드레인 단자와 제 2 노드 사이에 연결된 다이오드 회로, 상기 제 1 노드에 연결된 소스 단자와 상기 제 2 노드에 연결된 게이트 단자를 가지는 제 3 PMOS 트랜지스터, 상기 제 3 PMOS 트랜지스터의 드레인 단자에 연결된 소스 단자와 출력신호가 나오는 드레인 단자를 가지는 제 4 PMOS 트랜지스터, 상기 제 4 PMOS 트랜지스터의 드레인 단자에 연결된 드레인 단자와 접지전압이 인가되는 소스 단자를 가지는 제 1 NMOS트랜지스터, 및 상기 제 1 노드에 연결된 게이트 단자를 가지고 상기 제 2 노드로부터 입력신호를 수신하여 상기 제 1 노드의 전압 상태에 따라 상기 제 4 PMOS 트랜지스터 및 상기 제 1 NMOS 트랜지스터의 게이트 단자로 전달하는 패스 트랜지스터를 구비하는 것을 특징으로 한다.The input buffer of the semiconductor device according to the present invention includes a first PMOS transistor having a source terminal to which a power voltage is applied, a gate terminal to which a ground voltage is applied, and a drain terminal connected to the first node, a source terminal connected to the first node, and a power source A second PMOS transistor having a gate terminal to which a voltage is applied, a diode circuit connected between a drain terminal of the second PMOS transistor and a second node, a source terminal connected to the first node, and a gate terminal connected to the second node A fourth PMOS transistor having a third PMOS transistor, a source terminal connected to the drain terminal of the third PMOS transistor, a drain terminal from which an output signal is output, a drain terminal connected to the drain terminal of the fourth PMOS transistor, and a source to which a ground voltage is applied; A first NMOS transistor having a terminal, and connected to the first node And a pass transistor having a gate terminal and receiving an input signal from the second node and transferring the input signal to a gate terminal of the fourth PMOS transistor and the first NMOS transistor according to the voltage state of the first node.

상기 다이오드 회로는 상기 제 2 PMOS 트랜지스터의 드레인 단자에 연결된 애노드와 상기 제 2 노드에 연결된 캐소드를 가지는 제 1 다이오드, 및 상기 제 1 다이오드에 반대의 극성으로 병렬 연결되어 있는 복수의 제 2 다이오드로 구성된 것을 특징으로 한다.The diode circuit includes a first diode having an anode connected to the drain terminal of the second PMOS transistor and a cathode connected to the second node, and a plurality of second diodes connected in parallel with opposite polarities to the first diode. It is characterized by.

이하, 첨부한 도면을 참조하여 본 발명에 따른 반도체 장치의 입력버퍼에 대해 설명한다.Hereinafter, an input buffer of a semiconductor device according to the present invention will be described with reference to the accompanying drawings.

도 4는 도 1에 도시된 입력버퍼의 인버터를 상세히 나타낸 본 발명에 따른 실시예를 나타내는 회로도이다.4 is a circuit diagram illustrating an embodiment according to the present invention showing the inverter of the input buffer shown in FIG. 1 in detail.

도 4의 인버터는 전원전압(VDD)이 인가되는 소스 단자와 접지전압(VSS)이 인가되는 게이트 단자와 노드(N1)에 연결된 드레인 단자를 가지는 PMOS 트랜지스터(PM3), 노드(N1)에 연결된 소스 단자와 전원전압(VDD)이 인가되는 게이트 단자를 가지는 PMOS 트랜지스터(PM4), PMOS 트랜지스터(PM4)의 드레인 단자에 연결된 애노드와 노드(N2)에 연결된 캐소드를 가지는 다이오드(DR), 다이오드(DR)에 반대의 극성으로 병렬 연결되어 있는 복수의 다이오드(DF1 내지 DFn), 노드(N1)에 연결된 소스 단자와 노드(N2)에 연결된 게이트 단자를 가지는 PMOS 트랜지스터(PM2), PMOS 트랜지스터(PM2)의 드레인 단자에 연결된 소스 단자와 출력신호(INVO)가 나오는 드레인 단자를 가지는 PMOS 트랜지스터(PM1), PMOS 트랜지스터(PM1)의 드레인 단자에 연결된 드레인 단자와 접지전압(VSS)이 인가되는 소스 단자를 가지는 NMOS 트랜지스터(NM1), 및 노드(N1)에 연결된 게이트 단자와 노드(N2)로부터 입력신호(BIN)가 인가되는 드레인 단자와 PMOS 트랜지스터(PM1) 및 NMOS 트랜지스터(NM1)의 게이트 단자에 공통으로 연결된 소스 단자를 가지는 NMOS 패스 트랜지스터(NM2)를 구비한다.The inverter of FIG. 4 has a source terminal connected to the node N1 and the PMOS transistor PM3 having a source terminal to which the power supply voltage VDD is applied, a gate terminal to which the ground voltage VSS is applied, and a drain terminal connected to the node N1. PMOS transistor PM4 having a terminal and a gate terminal to which a power supply voltage VDD is applied, a diode DR having an anode connected to the drain terminal of the PMOS transistor PM4 and a cathode connected to the node N2, and a diode DR. DMOS of the PMOS transistor PM2 and the PMOS transistor PM2 having a plurality of diodes DF1 to DFn connected in parallel with opposite polarities, a source terminal connected to the node N1 and a gate terminal connected to the node N2. PMOS transistor PM1 having a source terminal connected to the terminal and a drain terminal having an output signal INVO, a drain terminal connected to the drain terminal of the PMOS transistor PM1, and a source terminal to which the ground voltage VSS is applied. Common to the NMOS transistor NM1 and the gate terminal connected to the node N1, the drain terminal to which the input signal BIN is applied from the node N2, and the gate terminal of the PMOS transistor PM1 and the NMOS transistor NM1. An NMOS pass transistor NM2 having a source terminal connected to is provided.

이하, 도 4에 도시된 본 발명에 따른 인버터에 대해 설명한다.Hereinafter, an inverter according to the present invention shown in FIG. 4 will be described.

일반적으로 3.3 V의 전원전압(VDD)이 공급되는 경우에는, PMOS 트랜지스터(PM3)의 게이트 단자에 접지전압(VSS)이 공급되므로 PMOS 트랜지스터(PM3)는 항상 온 상태를 유지하고, PMOS 트랜지스터(PM4)의 게이트 단자에는 3.3 V가 공급되므로, 패드(미도시)로부터 3.3 V 정도의 입력신호(BIN) 인가되어도 노드(N1)에는 3.3 V를 출력한다.In general, when the supply voltage VDD of 3.3 V is supplied, the ground voltage VSS is supplied to the gate terminal of the PMOS transistor PM3, so that the PMOS transistor PM3 is always on and the PMOS transistor PM4 is maintained. Since 3.3V is supplied to the gate terminal of the circuit), 3.3V is output to the node N1 even when an input signal BIN of about 3.3V is applied from the pad (not shown).

전원전압(VDD)이 공급되지 않는 경우에는, PMOS 트랜지스터(PM3)는 오프되고 PMOS 트랜지스터(PM4)가 온 되어 노드(N1)에는 패드(미도시)로부터 입력된 입력신호(BIN)의 전압보다 다이오드(DF1 내지 DFn)에 걸리는 전압만큼 낮아진 전압이 출력된다. 이 전압이 NMOS 패스 트랜지스터(NM2)의 게이트 단자와 PMOS 트랜지스터(PM1)의 소스 단자에 인가되므로 전원전압(VDD)이 공급되지 않는 상태에서도 도 4에 도시된 인버터를 이루는 어느 트랜지스터도 게이트-소스간 또는 드레인-소스간에 5 V 이상 걸리는 경우는 없다.When the power supply voltage VDD is not supplied, the PMOS transistor PM3 is turned off and the PMOS transistor PM4 is turned on so that the node N1 has a diode greater than the voltage of the input signal BIN input from the pad (not shown). The voltage lowered by the voltage applied to (DF1 to DFn) is output. Since this voltage is applied to the gate terminal of the NMOS pass transistor NM2 and the source terminal of the PMOS transistor PM1, any transistors forming the inverter shown in FIG. 4 are supplied from gate to source even when the power supply voltage VDD is not supplied. Or, no more than 5 V between drain and source.

도 4에 도시된 본 발명에 따른 인버터를 사용한 입력버퍼를 2 단으로 연결하면 바로 입력버퍼가 된다.When the input buffer using the inverter according to the present invention shown in FIG. 4 is connected in two stages, the input buffer becomes an input buffer.

상기에서는 본 발명의 바람직한 실시예를 참조하여 설명하였지만, 해당 기술분야의 숙련된 당업자는 하기의 특허청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.Although described above with reference to a preferred embodiment of the present invention, those skilled in the art various modifications and variations of the present invention without departing from the spirit and scope of the invention described in the claims below I can understand that you can.

상술한 바와 같이, 본 발명에 따른 반도체 장치의 입력버퍼에 의하면, 저전압 제조공정에 의해 제조된 반도체 장치의 입력 패드로 반도체 제조공정에서 허용하는 산화막의 내압범위를 넘는 전압이 인가되었을 때도 정상적으로 동작할 수 있다. 또한, 본 발명에 따른 반도체 장치의 입력버퍼에 의하면, 피드백 루프를 가지고 있지 않으면서도 과전압에 내성을 가지고 dc 누설전류가 발생하지 않으며, 피드백 루프를 가지고 있지 않으므로 히스테리시스가 발생하지 않는다. 또한, 본 발명에 따른 반도체 장치의 입력버퍼는 종래 기술에 비해 회로구성이 간단하며 인버터를 2 단으로 구성하여 상승시간과 하강시간을 충분히 조절할 수 있고 전파지연시간도 개선된다. 또한, 전원전압이 인가되지 않은 상태에서 반도체 장치의 입력 패드로 반도체 제조공정에서 허용하는 산화막의 내압범위를 넘는 전압이 인가되었을 경우에도 회로를 보호할 수 있는 기능이 추가되었다.As described above, according to the input buffer of the semiconductor device according to the present invention, even when a voltage exceeding the breakdown voltage range of the oxide film allowed in the semiconductor manufacturing process is applied to the input pad of the semiconductor device manufactured by the low voltage manufacturing process. Can be. In addition, according to the input buffer of the semiconductor device according to the present invention, it does not have a feedback loop, is resistant to overvoltage, does not generate a dc leakage current, and does not have a feedback loop, so that hysteresis does not occur. In addition, the input buffer of the semiconductor device according to the present invention has a simple circuit configuration compared to the prior art, and the inverter is configured in two stages to sufficiently adjust the rise time and the fall time, and the propagation delay time is also improved. In addition, a function is provided to protect the circuit even when a voltage exceeding the breakdown voltage range of the oxide film that is permitted in the semiconductor manufacturing process is applied to the input pad of the semiconductor device without the power supply voltage being applied.

Claims (4)

전원전압이 인가되는 소스 단자와 접지전압이 인가되는 게이트 단자와 제 1 노드에 연결된 드레인 단자를 가지는 제 1 PMOS 트랜지스터;A first PMOS transistor having a source terminal to which a power supply voltage is applied, a gate terminal to which a ground voltage is applied, and a drain terminal connected to the first node; 상기 제 1 노드에 연결된 소스 단자와 전원전압이 인가되는 게이트 단자를 가지는 제 2 PMOS 트랜지스터;A second PMOS transistor having a source terminal connected to the first node and a gate terminal to which a power voltage is applied; 상기 제 2 PMOS 트랜지스터의 드레인 단자와 제 2 노드 사이에 연결된 다이오드 회로;A diode circuit coupled between the drain terminal of the second PMOS transistor and a second node; 상기 제 1 노드에 연결된 소스 단자와 상기 제 2 노드에 연결된 게이트 단자를 가지는 제 3 PMOS 트랜지스터;A third PMOS transistor having a source terminal connected to the first node and a gate terminal connected to the second node; 상기 제 3 PMOS 트랜지스터의 드레인 단자에 연결된 소스 단자와 출력신호가 나오는 드레인 단자를 가지는 제 4 PMOS 트랜지스터;A fourth PMOS transistor having a source terminal connected to the drain terminal of the third PMOS transistor and a drain terminal from which an output signal is output; 상기 제 4 PMOS 트랜지스터의 드레인 단자에 연결된 드레인 단자와 접지전압이 인가되는 소스 단자를 가지는 제 1 NMOS 트랜지스터; 및A first NMOS transistor having a drain terminal connected to the drain terminal of the fourth PMOS transistor and a source terminal to which a ground voltage is applied; And 상기 제 1 노드에 연결된 게이트 단자를 가지고 상기 제 2 노드로부터 입력신호를 수신하여 상기 제 1 노드의 전압 상태에 따라 상기 제 4 PMOS 트랜지스터 및 상기 제 1 NMOS 트랜지스터의 게이트 단자로 전달하는 패스 트랜지스터를 구비하는 것을 특징으로 하는 반도체 장치의 입력버퍼.A pass transistor having a gate terminal connected to the first node and receiving an input signal from the second node and transferring the input signal to a gate terminal of the fourth PMOS transistor and the first NMOS transistor according to a voltage state of the first node; The input buffer of the semiconductor device characterized by the above-mentioned. 제 1 항에 있어서, 상기 다이오드 회로는The method of claim 1, wherein the diode circuit 상기 제 2 PMOS 트랜지스터의 드레인 단자에 연결된 애노드와 상기 제 2 노드에 연결된 캐소드를 가지는 제 1 다이오드; 및A first diode having an anode connected to the drain terminal of the second PMOS transistor and a cathode connected to the second node; And 상기 제 1 다이오드에 반대의 극성으로 병렬 연결되어 있는 복수의 제 2 다이오드로 구성된 것을 특징으로 하는 반도체 장치의 입력버퍼.And a plurality of second diodes connected in parallel with opposite polarities to the first diode. 제 1 항에 있어서, 상기 전원전압은 3.3 V이고 상기 입력전압은 5 V인 것을 특징으로 하는 반도체 장치의 입력버퍼.The input buffer of claim 1, wherein the power supply voltage is 3.3V and the input voltage is 5V. 제 1 항에 있어서, 상기 전원전압이 인가되지 않은 상태(0 V)에서 상기 입력전압이 5 V인 것을 특징으로 하는 반도체 장치의 입력버퍼.The input buffer of claim 1, wherein the input voltage is 5 V in a state where the power supply voltage is not applied (0 V).
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