KR200352255Y1 - Input beffer for double data rate memory - Google Patents

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KR200352255Y1 KR20-1999-0008755U KR19990008755U KR200352255Y1 KR 200352255 Y1 KR200352255 Y1 KR 200352255Y1 KR 19990008755 U KR19990008755 U KR 19990008755U KR 200352255 Y1 KR200352255 Y1 KR 200352255Y1
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Abstract

본 고안은 디디알 메모리의 입력 버퍼에 관한 것으로, 종래 한 개의 메인 클럭에 두개의 데이터를 입출력하는 디디알 메모리에서 상기 메인 클럭의 주파수가 높아짐에 따라 자체 테스트 기능이 없어 테스트가 곤란하며, 이에 따라 상기 디디알 메모리를 테스트하기 위하여 고가의 테스트 장비를 사용해야 되는 문제점이 있었다. 따라서, 본 고안은 상기와 같은 종래의 문제점을 해결하기 위하여 안출된 것으로, 하나의 메인 클럭의 상승 및 하강 에지에서 두개의 데이터를 입출력하는 디디알 메모리에서 메인 클럭의 상승에지에서는 외부로 부터 데이터를 입력받으나 하강에지에서는 자체적으로 이를 생성시킴으로써, 메인클럭 속도의 테스터를 이용하여 상기 디디알 메모리를 검사함에 따라 테스트 비용을 최소화하는 효과가 있다.The present invention relates to an input buffer of a digital memory, and in the conventional digital memory that inputs and outputs two data to one main clock, as the frequency of the main clock increases, it is difficult to test because there is no self test function. There was a problem in using expensive test equipment to test the memory. Accordingly, the present invention has been made to solve the above-mentioned conventional problems, and inputs data from the outside at the rising edge of the main clock in the digital memory which inputs and outputs two data at the rising and falling edges of one main clock. However, the falling edge itself generates this, thereby minimizing the test cost by checking the dial memory using a tester of the main clock speed.

Description

디디알 메모리의 입력 버퍼{INPUT BEFFER FOR DOUBLE DATA RATE MEMORY}INPUT BEFFER FOR DOUBLE DATA RATE MEMORY}

본 고안은 디디알 메모리의 입력 버퍼에 관한 것으로, 특히 한개의 메인 클럭에 두개의 입출력이 필요한 더블 데이터 비율 메모리(Double Data Rate Momory : 이하 "디디알 메모리"라 함)의 입력버퍼에 있어서 하나의 입출력은 외부에서 동일하게 입력받으나 다른 입출력은 자체적으로 발생시켜 종래 테스터를 사용하여 고속 디바이스 테스트가 가능하도록 한 디디알 메모리의 입력 버퍼에 관한 것이다.The present invention relates to an input buffer of a digital memory, and in particular, one input / output in an input buffer of a double data rate memory (hereinafter referred to as "dial memory") that requires two inputs and outputs on one main clock. The present invention relates to an input buffer of a digital memory that receives the same input from the outside but generates other inputs and outputs by itself to enable high-speed device testing using a conventional tester.

일반적인 디디알 메모리는 메인 클럭의 상승 에지와 하강 에지에서 각각의 데이터를 입력하거나 출력하는 디바이스이다.A general digital memory is a device that inputs or outputs respective data on the rising and falling edges of the main clock.

도 1은 종래 디디알 메모리의 입력버퍼의 구성을 보인 회로도로서, 이에 도시된 바와 같이 메인 클럭(CLK)과 지연된 클럭(CLKD)을 입력받아 부정합 연산하여 출력하는 부정합 게이트(NOR1)와; 상기 부정합 게이트(NOR1)의 출력신호와 데이터 입력신호(DIN)를 입력받아 이를 부정곱 연산하여 출력하는 부정곱 게이트(NAND1)와; 각각 반전단자와 비반전단자로 입력되는 래치신호(Latch)와 이를 반전한 인버터(I1)의 출력신호에 의해 입력단의 상기 부정곱 게이트(NAND1)의 출력신호를 출력단으로 전송하는 전송게이트(S1)와; 상기 전송게이트(S1)의 출력신호를 반전하여 출력하는 인버터(I3)와; 각각 비반전단자와 반전단자로 입력되는 쓰기신호(WR)와 이를 반전한 인버터(I2)의 출력신호에 의해 입력단의 상기 인버터(I3)의 출력신호를 출력단으로 전송하는 전송게이트(S2)와; 상기 전송게이트(S2)의 출력신호를 반전하여 출력하는 인버터(I4)와; 상기 인버터(I4)의 출력신호를 반전하여 상기 인버터(I4)의 입력단으로 출력하는 인버터(I5)와; 상기 인버터(I4)의 출력신호를 반전하여 데이터 신호(D)로 출력하는 인버터(I6)와; 상기 인버터(I6)의 출력신호를 반전하여 데이터바 신호()로 출력하는 인버터(I7)로 구성되며, 이와 같이 구성된 종래 기술에 따른 동작과정을 첨부한 도 2의 입출력 파형도를 참조하여 상세히 설명한다.FIG. 1 is a circuit diagram illustrating a configuration of an input buffer of a conventional digital memory, and includes a mismatch gate NOR1 that receives a main clock CLK and a delayed clock CLKD, and mismatches and outputs the same. A negative gate NAND1 that receives an output signal of the mismatching gate NOR1 and a data input signal DIN and performs a multiplication on the output signal; The transmission gate S1 which transmits the output signal of the integer gate NAND1 of the input terminal to the output terminal by the latch signal Latch input to the inverting terminal and the non-inverting terminal and the output signal of the inverter I1 inverted. Wow; An inverter I3 for inverting and outputting the output signal of the transfer gate S1; A transmission gate S2 for transmitting the output signal of the inverter I3 at the input terminal to the output terminal by the write signal WR inputted to the non-inverting terminal and the inverting terminal and the output signal of the inverter I2 inverted thereto, respectively; An inverter I4 for inverting and outputting the output signal of the transfer gate S2; An inverter I5 for inverting the output signal of the inverter I4 and outputting the inverted signal to an input terminal of the inverter I4; An inverter I6 for inverting the output signal of the inverter I4 and outputting the inverted signal as a data signal D; Inverts the output signal of the inverter I6 to convert the data bar signal ( It will be described in detail with reference to the input and output waveforms of Figure 2 attached to the operating process according to the prior art configured as an inverter (I7) to output to).

우선, 도 2의 (a)와 같이 일정한 주기로 인가되는 메인 클럭(CLK)과 이를 소정시간 지연시킨 도 2의 (b)와 같은 지연된 클럭(CLKD)을 입력받은 부정합 게이트(NOR1)는 이를 부정합 연산하여 출력하게 된다.First, the mismatching gate NOR1 receiving the main clock CLK applied at a constant cycle as shown in FIG. 2A and the delayed clock CLKD as shown in FIG. Will print.

여기서, 쓰기 동작을 하기 위하여 도 2의 (d)와 같이 쓰기 신호(WR)를 인가함에 따라 래치 신호(Latch)는 도 2의 (c)와 같이 상기 메인 클럭(CLK)과 지연된 클럭(CLKD)의 상승 에지에서 인에이블되며, 이에 따라 하나의 메인 클럭(CLK)에 2개의 데이터 입력신호(DIN)를 입력받는다.Here, as the write signal WR is applied as shown in FIG. 2D to perform the write operation, the latch signal Latch is the main clock CLK and the delayed clock CLKD as shown in FIG. It is enabled at the rising edge of, and thus receives two data input signals DIN to one main clock CLK.

여기서, 상기 쓰기 신호(WR)는 명령(COMMAND)에서 쓰기 명령이 입력됨에 따라 칩 내부적으로 고전위로 출력된다.Here, the write signal WR is output at a high potential inside the chip as a write command is input in the command COMMAND.

따라서, 상기 래치 신호(Latch)가 고전위로 인가되면, 각각 반전단자와 비반전단자로 상기 래치 신호(Latch)와 그를 반전한 인버터(I1)의 출력신호를 입력받은 전송게이트(S1)는 동작하지 않으나, 상기 래치 신호(Latch)가 저전위로 인가되면, 상기 전송게이트(S1)는 입력단으로 인가되는 상기 부정합 게이트(NOR1)의 출력신호와 데이터 입력신호(DIN)를 부정곱 연산하여 출력하는 부정곱 게이트(NAND1)의 출력신호를 인버터(I3)로 전송하게 된다.Therefore, when the latch signal Latch is applied at high potential, the transmission gate S1 receiving the output signal of the latch signal Latch and the inverter I1 inverting the latch signal to the inverting terminal and the non-inverting terminal, respectively, does not operate. However, when the latch signal Latch is applied at a low potential, the transfer gate S1 performs a multiplication on the output signal of the mismatching gate NOR1 and the data input signal DIN applied to the input terminal, and outputs a product. The output signal of the gate NAND1 is transmitted to the inverter I3.

즉, 상기 래치 신호(Latch)가 저전위와 고전위를 반복함에 따라 도 2의 (e)와 같이 인가되는 복수의 데이터 입력신호(DIN)가 순차적으로 상기 인버터(I3)로 인가된다.That is, as the latch signal Latch repeats the low potential and the high potential, a plurality of data input signals DIN applied as shown in FIG. 2E are sequentially applied to the inverter I3.

여기서, 각각 비반전단자와 반전단자로 상기 쓰기 신호(WR)와 이를 반전한 인버터(I2)의 출력신호를 입력받은 전송게이트(S2)는 도 2의 (d)와 같이 쓰기 명령에 의해 인에이블 되는 상기 쓰기 신호(WR)가 고전위인 구간에서 상기 인버터(I3)의 출력신호를 인버터(I4)(I5)로 구성한 반전 래치에 전달하게 된다.Here, the transfer gate S2 receiving the write signal WR and the output signal of the inverter I2 inverted with the non-inverting terminal and the inverting terminal, respectively, is enabled by the write command as shown in FIG. The output signal of the inverter I3 is transferred to the inverting latch configured by the inverters I4 and I5 in the section in which the write signal WR becomes high potential.

따라서, 상기 반전래치의 출력신호를 입력받은 인버터(I6)는 이를 반전하여 데이터 신호(D)를 출력하게 되며, 상기 인버터(I6)의 출력신호를 입력받은 인버터(I7)는 이를 반전하여 데이터바 신호()로 출력하게 된다.Accordingly, the inverter I6 receiving the output signal of the inverting latch inverts the output signal and outputs the data signal D. The inverter I7 receiving the output signal of the inverter I6 inverts the data bar. signal( Will be printed.

그러므로, 외부에서 인가되는 메인 클럭(CLK)의 상승 에지와 하강에지에 맞추어 데이터를 입력해줌으로써, 상기 메인 클럭(CLK) 한 개에 두개의 데이터를 입출력하게 된다.Therefore, by inputting data in accordance with the rising edge and the falling edge of the main clock CLK applied from the outside, two data are inputted and outputted into one of the main clock CLK.

즉, 디디알 메모리는 상기 메인 클럭(CLK)의 상승 에지에서 명령이 이루어지는 에스디램과 데이터를 상승 및 하강 에지에서 두번 입출력하는 차이가 있으므로, 상기 디디알 메모리와 같은 고속 디바이스를 테스트 하기 위해서는 상기 디디알 메모리보다 빠른 테스터를 사용하여야 한다.That is, since there is a difference in the digital memory from inputting and outputting the data to the SDRAM commanded at the rising edge of the main clock CLK and the data at the rising and falling edges twice, the digital memory has a higher value than that of the digital memory. Use a quick tester.

상기와 같이 종래 한 개의 메인 클럭에 두개의 데이터를 입출력하는 디디알 메모리에서 상기 메인 클럭의 주파수가 높아짐에 따라 자체 테스트 기능이 없어 테스트가 곤란하며, 이에 따라 상기 디디알 메모리를 테스트하기 위하여 고가의 테스트 장비를 사용해야 되는 문제점이 있었다.As the frequency of the main clock increases in the conventional DL memory that inputs and outputs two data to one main clock as described above, it is difficult to test because there is no self test function, and thus expensive test equipment for testing the digital memory. There was a problem to use.

따라서, 본 고안은 상기와 같은 종래의 문제점을 해결하기 위하여 안출된 것으로, 하나의 입출력은 외부에서 동일하게 입력받으나 다른 입출력은 자체적으로 발생시켜 종래 테스터를 사용하여 고속 디바이스 테스트가 가능하도록 한 디디알 메모리의 입력 버퍼를 제공함에 그 목적이 있다.Therefore, the present invention was devised to solve the conventional problems as described above, but one input / output is input identically from the outside, but the other input / output is generated by itself to enable a high speed device test using a conventional tester. The purpose is to provide an input buffer of memory.

도 1은 종래 디디알 메모리의 입력버퍼의 구성을 보인 회로도.1 is a circuit diagram showing the configuration of an input buffer of a conventional digital memory.

도 2는 도 1의 각 부 입출력 파형도.FIG. 2 is a diagram illustrating each input / output waveform of FIG. 1.

도 3은 본 고안 디디알 메모리의 입력버퍼의 구성을 보인 회로도.3 is a circuit diagram showing the configuration of the input buffer of the present invention.

도 4는 도 3의 출력을 테스트 하는 테스트 모드 비교부의 구성을 보인 회로도.4 is a circuit diagram illustrating a configuration of a test mode comparison unit for testing the output of FIG. 3.

도 5는 도 3의 각 부 입출력 파형도.FIG. 5 is a diagram illustrating each input / output waveform of FIG. 3.

***도면의 주요 부분에 대한 부호의 설명****** Description of the symbols for the main parts of the drawings ***

100 : 테스트부 110 : 티플립플롭100: test unit 110: flip-flop

상기와 같은 목적을 달성하기 위한 본 고안의 구성은 테스트 모드 신호에 의해 인에이블되어 지연된 클럭을 입력받아 이에 의해 데이터 및 데이터바 신호를 반전래치하여 출력하는 테스트부와; 상기 테스트부의 출력클럭과 메인 클럭을 입력받아 부정합 연산하여 출력하는 부정합 게이트와; 상기 부정합 게이트의 출력신호와 데이터 입력신호를 입력받아 이를 부정곱 연산하여 출력하는 부정곱 게이트와; 각각 반전단자와 비반전단자로 입력되는 래치신호와 상기 래치신호를 반전한 제1 인버터의 출력신호에 의해 입력단의 상기 부정곱 게이트의 출력신호를 출력단으로 전송하는 제1 전송게이트와; 상기 제1 전송게이트의 출력신호를 반전하여 출력하는 제2 인버터와; 각각 비반전단자와 반전단자로 입력되는 쓰기신호와 상기 쓰기신호를 반전한 제3 인버터의 출력신호에 의해 입력단의 상기 제2 인버터의 출력신호를 출력단으로 전송하는 제2 전송게이트와; 상기 제1 전송게이트의 출력신호를 반전하여 출력하는 제4 인버터와; 상기 제4 인버터의 출력신호를 반전하여 상기 제4 인버터의 입력단으로 출력하는 제5 인버터와; 상기 제4 인버터의 출력신호를 반전하여 상기 데이터 신호로 출력하는 제6 인버터와; 상기 제6 인버터의 출력신호를 반전하여상기 데이터바 신호로 출력하는 제7 인버터로 구성하여 된 것을 특징으로 한다.The configuration of the present invention for achieving the above object is a test unit for receiving a clock is enabled and delayed by the test mode signal, thereby inverting and outputting the data and data bar signal; A mismatch gate for receiving an output clock and a main clock of the test unit, and performing mismatch operation on the test clock; A negative gate that receives an output signal and a data input signal of the mismatched gate and performs a multiplication on the output signal; A first transfer gate which transmits the output signal of the integer gate of the input terminal to the output terminal by a latch signal input to the inverting terminal and the non-inverting terminal and an output signal of the first inverter inverting the latch signal; A second inverter for inverting and outputting an output signal of the first transfer gate; A second transmission gate which transmits an output signal of the second inverter of the input terminal to the output terminal by a write signal input to the non-inverting terminal and the inverting terminal and an output signal of the third inverter inverting the write signal; A fourth inverter for inverting and outputting an output signal of the first transfer gate; A fifth inverter for inverting the output signal of the fourth inverter and outputting the inverted signal to an input terminal of the fourth inverter; A sixth inverter for inverting the output signal of the fourth inverter and outputting the inverted data signal; And a seventh inverter that inverts the output signal of the sixth inverter and outputs the data bar signal as the data bar signal.

이하, 본 고안에 따른 일실시예에 대한 동작과 작용효과를 첨부한 도면을 참조하여 상세히 설명하면 다음과 같다.Hereinafter, with reference to the accompanying drawings, the operation and effect of an embodiment of the present invention will be described in detail.

도 3은 본 고안 디디알 메모리의 입력버퍼의 구성을 보인 회로도로서, 이에 도시한 바와 같이 테스트 모드 신호(TE)에 의해 인에이블되어 지연된 클럭(CLKD)을 입력받아 이에 의해 데이터 신호(D) 및 데이터바 신호()를 반전래치하여 출력하는 테스트부(100)와; 상기 테스트부(100)의 출력클럭과 메인 클럭(CLK)을 입력받아 부정합 연산하여 출력하는 부정합 게이트(NOR1)와; 상기 부정합 게이트(NOR1)의 출력신호와 데이터 입력신호(DIN)를 입력받아 이를 부정곱 연산하여 출력하는 부정곱 게이트(NAND1)와; 각각 반전단자와 비반전단자로 입력되는 래치신호(Latch)와 이를 반전한 인버터(I1)의 출력신호에 의해 입력단의 상기 부정곱 게이트(NAND1)의 출력신호를 출력단으로 전송하는 전송게이트(S1)와; 상기 전송게이트(S1)의 출력신호를 반전하여 출력하는 인버터(I3)와; 각각 비반전단자와 반전단자로 입력되는 쓰기신호(WR)와 상기 쓰기신호(WR)를 반전한 인버터(I2)의 출력신호에 의해 입력단의 상기 인버터(I3)의 출력신호를 출력단으로 전송하는 전송게이트(S2)와; 상기 전송게이트(S2)의 출력신호를 반전하여 출력하는 인버터(I4)와; 상기 인버터(I4)의 출력신호를 반전하여 상기 인버터(I4)의 입력단으로 출력하는 인버터(I5)와; 상기 인버터(I4)의 출력신호를 반전하여 데이터 신호(D)로 출력하는 인버터(I6)와; 상기 인버터(I6)의 출력신호를 반전하여 데이터바 신호()로 출력하는 인버터(I7)로 구성하며, 상기 테스트부(100)는 상기 테스트 모드 신호(TE)를 반전하여 출력하는 인버터(I8)와; 반전단자와 비반전단자로 각각 상기 테스트 모드 신호(TE) 및 인버터(I8)의 출력신호를 입력받아 입력단의 상기 지연된 클럭(CLKD)을 상기 부정합게이트(NOR1)의 입력단으로 출력하는 전송게이트(S3)와; 비반전단자와 반전단자로 각각 상기 테스트 모드 신호(TE) 및 인버터(I8)의 출력신호를 입력받아 입력단의 상기 지연된 클럭(CLKD)을 출력하는 전송게이트(S4)와; 클럭단으로 인가되는 상기 테스트 모드 신호(TE)에 의해 인에이블되어 상기 지연된 클럭(CLKD)에 의해 데이터 및 데이터바 신호(D)()를 반전시키는 티플립플롭(110)으로 구성되며, 상기 티플립플롭(110)은 상기 지연된 클럭(CLKD)과 테스트 모드 신호(TE)와 데이터 신호(D)를 입력받아 이를 논리합 연산하여 출력하는 논리합 게이트(AND1)와; 상기 지연된 클럭(CLKD)과 테스트 모드 신호(TE)와 데이터바 신호()를 입력받아 이를 논리합 연산하여 출력하는 논리합 게이트(AND2)와; 상기 논리합 게이트(AND1)의 출력신호와 데이터바 신호()를 입력받아 이를 부정합 연산하여 출력하는 부정합 게이트(NOR2)와; 상기 논리합 게이트(AND2)의 출력신호와 데이터 신호(D)를 입력받아 이를 부정합 연산하여 출력하는 부정합 게이트(NOR3)로 구성한다.3 is a circuit diagram showing the configuration of an input buffer of the digital memory of the present invention. As shown therein, a clock signal CLKD, which is enabled and delayed by the test mode signal TE, is input thereto, thereby receiving a data signal D and data. Bar signal ( A test unit (100) for reverse latching and outputting; A mismatch gate NOR1 that receives the output clock and the main clock CLK of the test unit 100 and performs mismatch operation on the output clock; A negative gate NAND1 that receives an output signal of the mismatching gate NOR1 and a data input signal DIN and performs a multiplication on the output signal; The transmission gate S1 which transmits the output signal of the integer gate NAND1 of the input terminal to the output terminal by the latch signal Latch input to the inverting terminal and the non-inverting terminal and the output signal of the inverter I1 inverted. Wow; An inverter I3 for inverting and outputting the output signal of the transfer gate S1; A transmission for transmitting the output signal of the inverter I3 at the input terminal to the output terminal by the write signal WR inputted to the non-inverting terminal and the inverting terminal, respectively, and the output signal of the inverter I2 inverting the write signal WR. A gate S2; An inverter I4 for inverting and outputting the output signal of the transfer gate S2; An inverter I5 for inverting the output signal of the inverter I4 and outputting the inverted signal to an input terminal of the inverter I4; An inverter I6 for inverting the output signal of the inverter I4 and outputting the inverted signal as a data signal D; Inverts the output signal of the inverter I6 to convert the data bar signal ( Inverter (I7) to output to the, and the test unit 100 includes an inverter (I8) for inverting and outputting the test mode signal (TE); Transfer gate S3 for receiving the output signal of the test mode signal TE and the inverter I8 as the inverting terminal and the non-inverting terminal, respectively, and outputting the delayed clock CLKD of the input terminal to the input terminal of the mismatching gate NOR1. )Wow; A transmission gate S4 for receiving the test mode signal TE and the output signal of the inverter I8 as non-inverting terminals and inverting terminals, respectively, and outputting the delayed clock CLKD at the input terminal; It is enabled by the test mode signal TE applied to the clock stage, and the data and the data bar signal D by the delayed clock CLKD ( The flip-flop 110 is inverted, and the flip-flop 110 receives the delayed clock CLKD, the test mode signal TE, and the data signal D, and outputs the logical OR operation. An AND gate AND1; The delayed clock CLKD, the test mode signal TE, and the data bar signal A logic gate (AND2) for receiving and inputting the logical OR operation; The output signal and the data bar signal of the OR gate AND1 A mismatch gate NOR2 that receives) and outputs a mismatch operation; A mismatch gate NOR3 that receives the output signal and the data signal D of the OR gate AND2 and outputs a mismatch operation.

여기서, 도 4는 복수의 입력버퍼 출력을 테스트하는 테스트 모드 비교부의 구성을 보인 회로도로서, 이에 도시한 바와 같이 각기 복수의 데이터 신호(D0∼D3)를 반전하여 출력하는 복수의 인버터(I10∼I13)와; 상기 복수의 인버터(I10∼I13)의 출력신호를 입력받아 이를 부정곱 연산하여 출력하는 부정곱 게이트(NAND2)와; 상기 복수의 데이터 신호(D0∼D3)를 입력받아 이를 부정곱 연산하여 출력하는 부정곱 게이트(NAND3)와; 상기 부정곱 게이트(NAND2)(NAND3)의 출력신호를 입력받아 이를 부정곱 연산하여 출력하는 부정곱 게이트(NAND4)와; 상기 테스트 모드 신호(TE)를 순차적으로 반전하여 출력하는 인버터(I16)(I17)와; 상기 부정곱 게이트(NAND4)의 출력신호를 순차적으로 반전하여 출력하는 인버터(I14)(I15)와; 반전단자와 비반전단자로 각각 인버터(I16)(I17)의 출력신호를 입력받아 인에이블되어 각각 입력단으로 입력되는 상기 인버터(I15)(I14)의 출력신호를 출력단의 데이터 출력신호(DOUT) 및 데이터바 출력신호()로 전달하는 전송게이트(S5)(S6)로 구성하며, 이와 같이 구성한 본 고안에 따른 동작과정을 첨부한 도 5의 입출력 파형도를 참조하여 상세히 설명한다.4 is a circuit diagram showing a configuration of a test mode comparator for testing a plurality of input buffer outputs. As shown in FIG. 4, a plurality of inverters I10 to I13 inverting and outputting the plurality of data signals D0 to D3, respectively. )Wow; A negative gate NAND2 that receives the output signals of the plurality of inverters I10 to I13 and performs a multiplication on the output signals; A multiply gate (NAND3) for receiving the plurality of data signals D0 to D3 and performing a multiply operation on the plurality of data signals; A negative gate NAND4 that receives the output signals of the negative gates NAND2 and NAND3 and performs a multiplication on the output signals; An inverter (I16) (I17) for sequentially inverting and outputting the test mode signal (TE); Inverters (I14) (I15) for sequentially inverting and outputting the output signal of the negative gate (NAND4); The output signals of the inverters I15 and I14 which are enabled by receiving the output signals of the inverters I16 and I17 as the inverting terminal and the non-inverting terminal, respectively, are input to the input terminal, respectively, and the data output signal DOUT of the output terminal and Data bar output signal It will be configured in detail with reference to the input and output waveform diagram of Figure 5 attached to the operating process according to the present invention configured as configured to the transmission gate (S5) (S6) to deliver to).

우선, 테스트 모드 신호(TE)가 저전위인 경우, 상기 입력 버퍼는 테스트부(100)내 전송게이트(S3)가 인에이블되어 도 5의 (a)(b)와 같은 메인클럭(CLK) 및 지연된 클럭(CLKD)을 입력받아 종래 도 1과 동일하게 동작한다.First, when the test mode signal TE has a low potential, the input buffer has the main gate CLK as shown in (a) and (b) of FIG. The clock CLKD is input and operates in the same manner as in FIG. 1.

그러나, 상기 테스트 모드 신호(TE)가 고전위인 경우, 도 5의 (가)와 같이 상기 메인클럭(CLK), 지연된 클럭(CLKD) 및 래치 신호(Latch)가 저전위이면, 상기 클럭 신호(CLK)를 입력받은 부정합게이트(NOR1)는 저전위를 출력함에 따라 이를 입력받은 부정곱 게이트(NAND1)는 데이터 입력신호(DIN)로 인가되는 데이터(A0)를 반전하여 상기 저전위 래치 신호(Latch)에 의해 인에이블된 전송게이트(S1)를 통해 출력한다.However, when the test mode signal TE has a high potential, as shown in FIG. 5A, when the main clock CLK, the delayed clock CLKD, and the latch signal Latch have a low potential, the clock signal CLK As the mismatched gate NOR1 receives the low potential, the inverted gate NAND1 receives the low potential latch signal Latch by inverting the data A0 applied as the data input signal DIN. Output through the transmission gate (S1) enabled by.

그리고, 상기 전송게이트(S1)를 통해 상기 부정곱 게이트(NAND1)의 출력신호를 입력받은 인버터(INV3)는 이를 반전하여 출력한다.In addition, the inverter INV3 that receives the output signal of the negative gate NAND1 through the transfer gate S1 inverts and outputs it.

이때, 상기 쓰기 신호(WR)가 고전위가 되면, 비반전단자 및 비반전단자로 상기 쓰기신호(WR) 및 이를 반전한 인버터(I1)의 출력신호를 인가받아 인에이블된 전송게이트(S2)를 통해 상기 인버터(I3)의 출력신호를 입력받은 인버터(I4)(I5)로 구성한 래치는 이를 반전 래치 저장한다.At this time, when the write signal WR becomes high, the non-inverting terminal and the non-inverting terminal receive the write signal WR and the output signal of the inverter I1 which is inverted, thereby enabling the transfer gate S2. The latch configured by the inverters I4 and I5 that have received the output signal of the inverter I3 through the inverted latch stores it.

따라서, 상기 래치된 신호를 인버터(I6)를 통해 반전하여 데이터 신호(D)로 입력된 데이터(A0)를 출력함과 아울러 상기 데이터 신호(D)를 인버터(I7)를 통해 다시 반전하여 데이터바 신호()로 출력한다.Accordingly, the latched signal is inverted through the inverter I6 to output the data A0 input as the data signal D, and the data signal D is inverted again through the inverter I7 to invert the data bar. signal( )

그리고, 도 5의 구간 (나)와 같이 상기 메인 클럭(CLK)이 고전위로 인가되면, 상기 부정합 게이트(NOR1)는 고전위 테스트 모드 신호(TE)에 의해 디스에이블된 상기 전송게이트(S3)에 의해 지연된 클럭(CLKD)이 인가되지 않음에 따라 동작하지 않는다.When the main clock CLK is applied at high potential as shown in the section (B) of FIG. 5, the mismatch gate NOR1 is applied to the transfer gate S3 disabled by the high potential test mode signal TE. As the delayed clock CLKD is not applied, it does not operate.

따라서, 상기 인버터(I4)(I5)로 구성한 래치를 통해 데이터 및 데이터바 신호(D)()로 상기 데이터(A0)를 출력한다.Therefore, the data and data bar signal D (through the latch constituted by the inverters I4 and I5) ( Outputs the data A0.

그리고, 도 5의 구간 (다)와 같이 상기 메인클럭(CLK), 지연된 클럭(CLKD) 및 래치 신호(Latch)가 고전위로 인가되면, 이에 상기 전송게이트(S1)가 디스에이블됨과 아울러 지연된 클럭(CLKD)이 저전위에서 고전위로 상승하는 순간, 상기 테스트부(100)내 티플립플롭(110)이 동작하여 데이터 및 데이터바 신호(D)()로 데이터(A0)를 반전한 데이터(A0')를 출력한다.When the main clock CLK, the delayed clock CLKD, and the latch signal Latch are applied at high potential as shown in the section (C) of FIG. 5, the transmission gate S1 is disabled and the delayed clock ( As soon as the CLKD rises from the low potential to the high potential, the flip-flop 110 in the test unit 100 operates to operate the data and the data bar signal D ( ) Outputs data A0 'inverting data A0.

그 후, 도 5의 구간 (라)와 같이 상기 메인클럭(CLK) 및 래치 신호(Latch)가 저전위가 되면, 데이터 입력신호(DIN)로 인가되는 데이터(A0')를 상기 인버터(I4)(I5)를 통해 반전래치하여 데이터 및 데이터바 신호(D)()로 출력한다.Subsequently, when the main clock CLK and the latch signal Latch become low potential, as shown in the section (d) of FIG. 5, the data A0 'applied as the data input signal DIN is supplied to the inverter I4. Inverting through (I5), the data and data bar signal (D) ( )

또한, 도 5의 구간 (마)와 같이 상기 메인클럭(CLK), 지연된 클럭(CLKD) 및 래치 신호(Latch)가 저전위이면, 상기 메인 클럭(CLK)를 입력받은 부정합게이트(NOR1)가 저전위를 출력함에 따라 이를 입력받은 부정곱 게이트(NAND1)는 데이터 입력신호(DIN)로 인가되는 데이터(B0)를 반전하여 상기 저전위 래치 신호(Latch)에 의해 인에이블된 상기 전송게이트(S1)를 통해 출력하면, 이를 상기 인버터(INV3)를 통해 반전하여 쓰기 신호(WR)에 의해 인에이블된 전송게이트(S2)를 통해 상기 인버터(I4)(I5)로 구성한 래치에 이를 반전 래치 저장한다.In addition, when the main clock CLK, the delayed clock CLKD, and the latch signal Latch have a low potential as shown in section (e) of FIG. 5, the mismatch gate NOR1 receiving the main clock CLK is low. As the potential is output, the negative gate NAND1 received the inverted data B0 applied to the data input signal DIN to enable the transfer gate S1 enabled by the low potential latch signal Latch. When the output is performed through the inverter INV3, the inverted latch is stored in the latch configured by the inverters I4 and I5 through the transfer gate S2 enabled by the write signal WR.

따라서, 상기 래치된 신호를 인버터(I6)를 통해 반전하여 데이터 신호(D)로 입력된 데이터(B0)를 출력함과 아울러 상기 데이터 신호(D)를 인버터(I7)를 통해 다시 반전하여 데이터바 신호()로 출력한다.Accordingly, the latched signal is inverted through the inverter I6 to output the data B0 input as the data signal D, and the data signal D is inverted again through the inverter I7 to invert the data bar. signal( )

그리고, 도 5의 구간 (바)와 같이 상기 메인 클럭(CLK)이 고전위로 인가되면, 상기 부정합 게이트(NOR1)는 고전위 테스트 모드 신호(TE)에 의해 디스에이블된 전송게이트(S3)에 의해 지연된 클럭이 인가되지 않음에 따라 동작하지 않음에 따라 상기 인버터(I4)(I5)로 구성한 래치를 통해 데이터 및 데이터바 신호(D)()로 상기 데이터(B0)를 출력한다.When the main clock CLK is applied at high potential as shown in the section (bar) of FIG. 5, the mismatch gate NOR1 is disabled by the transfer gate S3 disabled by the high potential test mode signal TE. As the delayed clock does not operate as it is not applied, the data and data bar signals D through the latch constituted by the inverters I4 and I5 ( Outputs the data B0.

그리고, 도 5의 구간 (사)와 같이 상기 메인클럭(CLK), 지연된 클럭(CLKD) 및 래치 신호(Latch)가 고전위로 인가되면, 이에 전송게이트(S1)이 디스에이블됨과 아울러 지연된 클럭(CLKD)이 저전위에서 고전위로 상승하는 순간, 상기 테스트부(100)내 티플립플롭(110)이 동작하여 데이터 및 데이터바 신호(D)()로 데이터(B0)를 반전한 데이터(B0')를 출력한다.In addition, when the main clock CLK, the delayed clock CLKD, and the latch signal Latch are applied at high potential as shown in the section of FIG. 5, the transfer gate S1 is disabled and the delayed clock CLKD is applied thereto. At the moment when) rises from the low potential to the high potential, the flip-flop 110 in the test unit 100 operates to operate the data and the data bar signal D ( ) Outputs data B0 'inverting data B0.

그 후, 도 5의 구간 (아)와 같이 상기 메인클럭(CLK) 및 래치 신호(Latch)가 저전위가 되면, 데이터 입력신호(DIN)로 인가되는 데이터(B0')를 상기 인버터(I4)(I5)를 통해 반전래치하여 데이터 및 데이터바 신호(D)()로 출력한다.Subsequently, when the main clock CLK and the latch signal Latch become low potential as shown in section (a) of FIG. 5, the inverter I4 receives the data B0 'applied as the data input signal DIN. Inverting through (I5), the data and data bar signal (D) ( )

여기서, 디디알 메모리의 입출력포트가 4개인 경우, 상기 입력버퍼는 디디알 메모리의 입출력 포트수만큼 4개를 구비하므로 상기 복수의 입력버퍼는 복수의 데이터 신호(D0∼D3)를 출력하며, 출력 모드 비교부는 상기 데이터 신호(DO∼D3)가 모두 동일한 값이면 고전위를 출력하고, 동일하지 않으면 저전위를 출력한다.Here, when there are four I / O ports of the digital memory, the input buffer includes four as many as the number of I / O ports of the digital memory, so the plurality of input buffers output a plurality of data signals D0 to D3, and compares the output modes. The unit outputs a high potential when the data signals DO to D3 are all the same value, and outputs a low potential when the data signals DO to D3 are the same.

즉, 입력되는 복수의 데이터 신호(D0∼D3)가 모두 동일한 값이면, 상기 출력 모드 비교부내 부정곱게이트(NAND2)(NAND3)의 출력이 서로 다름에 따라 이를 입력받은 부정곱 게이트(NAND4)는 고전위를 출력하며, 이를 복수의 인버터(I14)(I15)를 통해 순차적으로 반전하여 출력한다.That is, when the plurality of input data signals D0 to D3 are all the same value, as the outputs of the negative gates NAND2 and NAND3 in the output mode comparison unit are different from each other, A high potential is output, which is sequentially inverted through the plurality of inverters I14 and I15 and output.

이때, 테스트 모드 신호(TE)가 고전위로 인가되므로 이를 순차적으로 반전한 인버터(I16)(I17)의 출력신호를 각각 반전단자 및 비반전단자로 인가받은 전송게이트(S5)(S6)가 인에이블됨으로써, 각각 데이터 출력신호(DOUT) 및 데이터바 출력신호()로 고전위 및 저전위를 출력한다.At this time, since the test mode signal TE is applied at a high potential, the transmission gates S5 and S6 applied to the inverting terminal and the non-inverting terminal of the output signals of the inverters I16 and I17 which are sequentially inverted are enabled. Thus, the data output signal DOUT and the data bar output signal ( Outputs a high potential and a low potential.

그러나, 상기 복수의 데이터 신호(D0∼D3)가 동일한 값이 아니면, 상기 부정곱게이트(NAND2)(NAND3)가 고전위를 출력함에 따라 상기 부정곱 게이트(NAND4)는 저전위를 출력하며, 이를 인버터(I14)(I15)를 통해 순차적으로 반전하여 상기 테스트 모드 신호(TE)에 의해 인에이블된 전송게이트(S5)(S6)를 통해 각각 상기 데이터 출력신호(DOUT) 및 데이터바 출력신호()로 저전위 및 고전위를 출력한다.However, when the plurality of data signals D0 to D3 are not the same value, the negative gate NAND4 outputs a low potential as the negative gates NAND2 and NAND3 output high potentials. The data output signal DOUT and the data bar output signal through the transfer gates S5 and S6, which are sequentially inverted through the inverters I14 and I15 and enabled by the test mode signal TE, respectively. Outputs low and high potentials.

따라서, 복수의 데이터 신호(D0∼D3)가 동일한 경우, 이를 데이터 출력신호(DOUT)를 통해 축약하여 출력함에 따라 출력모드 비교부의 고전위만을 검사함으로써, 입력되는 데이터의 패스 및 페일 여부의 검사한다.Therefore, when the plurality of data signals D0 to D3 are the same, they are abbreviated and output through the data output signal DOUT to check only the high potential of the output mode comparison unit, thereby checking whether the input data passes or fails. .

상기에서 상세히 설명한 바와 같이, 본 고안은 하나의 메인 클럭의 상승 및 하강 에지에서 두개의 데이터를 입출력하는 디디알 메모리에서 메인 클럭의 상승에지에서는 외부로 부터 데이터를 입력받으나 하강에지에서는 자체적으로 이를 생성시킴으로써, 메인클럭 속도의 테스터를 이용하여 상기 디디알 메모리를 검사함에 따라 테스트 비용을 최소화하는 효과가 있다.As described in detail above, the present invention receives data from the outside at the rising edge of the main clock in the digital memory which inputs and outputs two data on the rising and falling edges of one main clock, but generates the data by itself at the falling edge. In this way, the test cost is minimized by checking the dial memory using a tester of the main clock speed.

Claims (4)

테스트 모드 신호에 의해 인에이블되어 지연된 클럭을 입력받아 이에 의해 데이터 및 데이터바 신호를 반전래치하여 출력하는 테스트부와; 상기 테스트부의 출력클럭과 메인 클럭을 입력받아 부정합 연산하여 출력하는 부정합 게이트와; 상기 부정합 게이트의 출력신호와 데이터 입력신호를 입력받아 이를 부정곱 연산하여 출력하는 부정곱 게이트와; 각각 반전단자와 비반전단자로 입력되는 래치신호와 상기 래치신호를 반전한 제1 인버터의 출력신호에 의해 입력단의 상기 부정곱 게이트의 출력신호를 출력단으로 전송하는 제1 전송게이트와; 상기 제1 전송게이트의 출력신호를 반전하여 출력하는 제2 인버터와; 각각 비반전단자와 반전단자로 입력되는 쓰기신호와 상기 쓰기신호를 반전한 제3 인버터의 출력신호에 의해 입력단의 상기 제2 인버터의 출력신호를 출력단으로 전송하는 제2 전송게이트와; 상기 제1 전송게이트의 출력신호를 반전하여 출력하는 제4 인버터와; 상기 제4 인버터의 출력신호를 반전하여 상기 제4 인버터의 입력단으로 출력하는 제5 인버터와; 상기 제4 인버터의 출력신호를 반전하여 상기 데이터 신호로 출력하는 제6 인버터와; 상기 제6 인버터의 출력신호를 반전하여 상기 데이터바 신호로 출력하는 제7 인버터로 구성하여 된 것을 특징으로 하는 디디알 메모리의 입력 버퍼.A test unit configured to receive a clock enabled and delayed by the test mode signal, thereby reverse-latching and outputting data and data bar signals; A mismatch gate for receiving an output clock and a main clock of the test unit, and performing mismatch operation on the test clock; A negative gate that receives an output signal and a data input signal of the mismatched gate and performs a multiplication on the output signal; A first transfer gate which transmits the output signal of the integer gate of the input terminal to the output terminal by a latch signal input to the inverting terminal and the non-inverting terminal and an output signal of the first inverter inverting the latch signal; A second inverter for inverting and outputting an output signal of the first transfer gate; A second transmission gate which transmits an output signal of the second inverter of the input terminal to the output terminal by a write signal input to the non-inverting terminal and the inverting terminal and an output signal of the third inverter inverting the write signal; A fourth inverter for inverting and outputting an output signal of the first transfer gate; A fifth inverter for inverting the output signal of the fourth inverter and outputting the inverted signal to an input terminal of the fourth inverter; A sixth inverter for inverting the output signal of the fourth inverter and outputting the inverted data signal; And a seventh inverter configured to invert the output signal of the sixth inverter and output the data bar signal as the data bar signal. 제1항에 있어서, 상기 테스트부는 상기 테스트 모드 신호를 반전하여 출력하는 인버터와; 반전단자와 비반전단자로 각각 상기 테스트 모드 신호 및 인버터의 출력신호를 입력받아 입력단의 상기 지연된 클럭을 출력단으로 전송하는 제1 전송게이트와; 비반전단자와 반전단자로 각각 상기 테스트 모드 신호 및 인버터의 출력신호를 입력받아 입력단의 상기 지연된 클럭을 출력단으로 전송하는 제2 전송게이트와; 상기 테스트 모드 신호를 클럭단으로 인가받아 인에이블되어 입력단으로 인가되는 상기 지연된 클럭에 의해 데이터 및 데이터바 신호를 반전시키는 티플립플롭으로 구성하여 된 것을 특징으로 하는 디디알 메모리의 입력 버퍼.The apparatus of claim 1, wherein the test unit comprises: an inverter for inverting and outputting the test mode signal; A first transmission gate receiving the test mode signal and the output signal of the inverter as an inverting terminal and a non-inverting terminal, respectively, and transmitting the delayed clock of the input terminal to the output terminal; A second transmission gate which receives the test mode signal and the output signal of the inverter as non-inverting terminals and inverting terminals, respectively, and transmits the delayed clock of the input terminal to the output terminal; And a flip-flop configured to receive the test mode signal through a clock terminal and to invert data and a data bar signal by the delayed clock applied to the input terminal. 제2항에 있어서, 상기 티플립플롭은 제2 전송게이트를 통해 입력되는 지연된 클럭과 테스트 모드 신호와 데이터 신호를 입력받아 이를 논리합 연산하여 출력하는 제1 논리합 게이트와; 상기 제2 전송게이트를 통해 입력되는 지연된 클럭과 테스트 모드 신호와 데이터바 신호를 입력받아 이를 논리합 연산하여 출력하는 제2 논리합 게이트와; 상기 제1 논리합 게이트의 출력신호와 데이터바 신호를 입력받아 이를 부정합 연산하여 출력하는 제1 부정합 게이트와; 상기 제2 논리합 게이트의 출력신호와 데이터 신호를 입력받아 이를 부정합 연산하여 출력하는 제2 부정합 게이트로 구성하여 된 것을 특징으로 하는 디디알 메모리의 입력 버퍼.3. The gate driving circuit of claim 2, wherein the tip flip-flop comprises: a first logic sum gate configured to receive a delayed clock, a test mode signal, and a data signal input through a second transmission gate and to perform an OR operation on the delay signal; A second logic sum gate configured to receive a delayed clock, a test mode signal, and a data bar signal input through the second transmission gate and to perform an OR operation on the delayed clock; A first mismatch gate that receives an output signal of the first AND gate and a data bar signal and mismatchs the output signal; And a second mismatch gate configured to receive an output signal and a data signal of the second AND gate and mismatch the output signal. 제1항에 있어서, 상기 입력버퍼는 디디알 메모리의 입출력 포트수만큼 구비하며, 상기 복수의 입력버퍼에서 출력되는 데이터 신호가 모두 동일한 값이면 고전위를 출력하고, 동일하지 않으면 저전위를 출력하는 출력 모드 비교부를 통해 상기 복수의 데이터 신호를 축약하도록 한 것을 특징으로 하는 디디알 메모리의 입력 버퍼.The output circuit of claim 1, wherein the input buffer is provided as many as the number of input / output ports of a digital memory, and outputs a high potential when the data signals output from the plurality of input buffers are all the same value. And a mode comparison unit to shorten the plurality of data signals.
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