KR200341732Y1 - Input symbol rate converter of variable code rate Viterbi decoder - Google Patents
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Abstract
설치비용을 줄일 수 있고, 또한 입력심볼과 비터비 디코더의 클럭이 어긋나더라도 정확히 심볼변환을 할 수 있는 가변 코드율 비터비 디코더의 입력심볼율 변환장치를 제공하기 위한 것으로써, 이와 같은 목적을 달성하기 위한 가변 코드율 비터비 디코더의 입력심볼율 변환장치는 입력심볼을 출력하는 멀티플렉서와, 상기 멀티플렉서로부터 입력심볼을 받아서 순차적으로 일시저장하는 복수개의 래치로 구성된 래치부와, 상기 입력심볼이 저장된 상기 래치부의 래치에서 임의의 래치만큼 건너띈 래치의 내용을 읽어서 변환된 심볼을 출력하는 디멀티플렉서와, 상기 멀티플렉서와 상기 디멀티플렉서의 동작을 조정하는 변환조정기로 구성됨을 특징으로 한다.It is an object of the present invention to provide an input symbol rate conversion apparatus of a variable code rate Viterbi decoder which can reduce the installation cost and accurately perform symbol conversion even when the clocks of the input symbols and the Viterbi decoder are shifted. The apparatus for converting an input symbol rate of a variable code rate Viterbi decoder is a latch unit including a multiplexer for outputting an input symbol, a plurality of latches sequentially receiving the input symbols from the multiplexer, and temporarily storing the input symbols; And a demultiplexer that reads the contents of the latch skipped by a latch from the latch of the latch unit and outputs a converted symbol, and a conversion regulator for adjusting the operations of the multiplexer and the demultiplexer.
Description
본 고안은 입력심볼 변환장치에 대한 것으로, 특히 가변 코드율 비터비 디코더의 입력심볼율 변환장치에 관한 것이다.The present invention relates to an input symbol converter, and more particularly, to an input symbol rate converter of a variable code rate Viterbi decoder.
가변 코드율 비터비(Viterbi) 디코더는 1/2, 2/3, 3/4, 5/6, 7/8등의 다양한 코드율을 지원한다. 일반적으로 가변 코드율은 기본 코드율(보통 1/2)로 인코딩된 심볼을 미리 정의된 천이도에 따라 해당 심볼을 전송하지 않음으로써 구현된다. 따라서 가변 코드율의 입력심볼율과 비터비 디코더의 출력데이터율은 서로 다르기 때문에 비터비 디코딩을 수행하기 위해서 입력심볼을 비터비 디코더의 동작클럭으로 변환시켜야 한다.Variable code rate Viterbi decoders support various code rates, such as 1/2, 2/3, 3/4, 5/6, and 7/8. In general, a variable code rate is implemented by not transmitting a symbol encoded at a basic code rate (usually 1/2) according to a predefined transition degree. Therefore, since the input symbol rate of the variable code rate and the output data rate of the Viterbi decoder are different from each other, in order to perform Viterbi decoding, the input symbol must be converted into an operation clock of the Viterbi decoder.
첨부 도면을 참조하여 종래 가변 코드율 비터비 디코더의 입력심볼율 변환장치에 대하여 설명하면 다음과 같다.An input symbol rate conversion apparatus of a conventional variable code rate Viterbi decoder will be described with reference to the accompanying drawings.
도 1은 종래 제 1 방법에 의한 가변 코드율 비터비 디코더의 입력심볼율 변환장치의 구성도이고, 도 2는 종래 제 1 방법에 의한 입력심볼율 변환동작 클럭도이며, 도 3은 종래 제 2 방법에 의한 가변 코드율 비터비 디코더의 입력심볼율 변환장치의 구성도이다.1 is a block diagram of an input symbol rate conversion apparatus of a variable code rate Viterbi decoder according to a first method, FIG. 2 is a clock diagram of an input symbol rate conversion operation according to a first method, and FIG. It is a block diagram of the input symbol rate conversion apparatus of the variable code rate Viterbi decoder by the method.
종래 제 1 방법에 의한 가변 코드율 비터비 디코더의 입력심볼율 변환장치는 도 1에 도시된 바와 같이 입력심볼율에 동기되어 순차적으로 입력된 입력심볼을 비터비 디코더 클럭으로 다시 샘플링하므로써 변환된 입력심볼을 순차적으로 출력하는 FIFO(First-In First-Out)부(1)로 구성된다.The input symbol rate conversion apparatus of the variable code rate Viterbi decoder according to the first method is converted by re-sampling input symbols sequentially input in synchronization with the input symbol rate to the Viterbi decoder clock as shown in FIG. It consists of a FIFO (First-In First-Out) unit 1 which sequentially outputs symbols.
코드율이 3/4일 때 상기와 같이 구성된 종래 제 1 방법의 입력심볼율 변환장치의 동작은 도 2에 도시한 바와 같이 입력심볼율과는 다른 주파수 클럭으로 입력심볼을 샘플링하고 있다. 이때 동일한 심볼을 두 번 샘플링하는 경우도 발생될 수 있는데 이러한 경우에는 별도의 회로로 두 번 샘플링된 심볼을 다시 처리해야 된다.When the code rate is 3/4, the operation of the input symbol rate conversion device of the conventional first method configured as described above is sampling the input symbol with a frequency clock different from that of the input symbol rate as shown in FIG. In this case, the same symbol may be sampled twice. In this case, a symbol that is sampled twice by a separate circuit must be processed again.
종래 제 2 방법에 의한 가변 코드율 비터비 디코더의 입력심볼율 변환장치는 도 3에 도시한 바와 같이 도 1의 FIFO부(1) 대신에 비동기 2포트 메모리부(2)로 구성한 것으로 입력심볼 클럭에 맞추어 입력심볼을 비동기 2포트 메모리부(2)에 저장하고 비터비 디코더에서 내부 클럭에 따라 원하는 시점에서 저장된 심볼을 읽어들여서 입력심볼을 변환하여 출력한다.The input symbol rate conversion apparatus of the variable code rate Viterbi decoder according to the second method is composed of an asynchronous two-port memory unit 2 instead of the FIFO unit 1 of FIG. 1 as shown in FIG. In accordance with this, the input symbols are stored in the asynchronous two-port memory unit 2, the Viterbi decoder reads the stored symbols at a desired time point according to the internal clock, and converts and outputs the input symbols.
상기와 같이 종래 가변 코드율 비터비 디코더의 입력심볼율 변환장치는 다음과 같은 문제가 있다.As described above, the input symbol rate conversion apparatus of the conventional variable code rate Viterbi decoder has the following problems.
첫째, 입력심볼율(입력심볼클럭)과 비터비 디코더의 동작 클럭이 어긋날 경우에는 FIFO부에서 셋업(Set-up)이나 홀드 바이오레이션(hold violation)이 발생하여 입력심볼변환이 오동작될 수 있다.First, when the input symbol ratio (input symbol clock) and the operation clock of the Viterbi decoder are shifted, a set-up or hold violation may occur in the FIFO unit, thereby causing the input symbol conversion to malfunction.
둘째, 비동기 2포트 메모리부를 사용하므로 메모리 관련 부가회로를 구성해야 하므로 설치비용이 많이든다.Second, since the asynchronous two-port memory unit is used, an additional circuit related to memory is required, resulting in high installation costs.
본 고안은 상기와 같은 문제를 해결하기 위하여 안출한 것으로 특히, 설치비용을 줄일 수 있고, 또한 입력심볼율과 비터비 디코더의 클럭이 어긋나더라도 정확히 심볼변환을 할 수 있는 가변 코드율 비터비 디코더의 입력심볼율 변환장치를 제공하는 데 그 목적이 있다.The present invention has been devised to solve the above problems, and in particular, it is possible to reduce the installation cost, and also to implement a variable code rate Viterbi decoder that can accurately convert the symbol even if the input symbol ratio and the clock of the Viterbi decoder are shifted. The purpose is to provide an input symbol rate converter.
도 1은 종래 제 1 방법에 의한 가변 코드율 비터비 디코더의 입력심볼율 변환장치의 구성도1 is a block diagram of an input symbol rate conversion apparatus of a variable code rate Viterbi decoder according to a first method.
도 2는 종래 제 1 방법에 의한 입력심볼율 변환동작 클럭도2 is a clock diagram of an input symbol rate conversion operation according to the first method.
도 3은 종래 제 2 방법에 의한 가변 코드율 비터비 디코더의 입력심볼율 변환장치의 구성도3 is a block diagram of an input symbol rate conversion apparatus of a variable code rate Viterbi decoder according to a second method.
도 4는 본 고안에 따른 가변 코드율 비터비 디코더의 입력심볼율 변환장치의 구성도4 is a configuration diagram of an input symbol rate conversion apparatus of a variable code rate Viterbi decoder according to the present invention;
도 5는 본 고안의 동작원리를 나타낸 구성도5 is a block diagram showing the operation principle of the subject innovation
도 6은 본 고안의 회전식 동작흐름도Figure 6 is a rotary flow chart of the present invention
도 7은 코드율이 3/4일 때 본 고안의 입력심볼율 변환동작 클럭도7 is an input symbol rate conversion operation clock diagram of the present invention when the code rate is 3/4
도면의 주요 부분에 대한 부호의 설명Explanation of symbols for the main parts of the drawings
31: 멀티플렉서 32: 래치부31: multiplexer 32: latch portion
32a∼32d: 제 1 래치∼제 4 래치 33: 디멀티플렉서32a to 32d: first latch to fourth latch 33: demultiplexer
34: 변환조정기34: conversion regulator
상기와 같은 목적을 달성하기 위한 본 고안 가변 코드율 비터비 디코더의 입력 심볼율 변환장치는 입력심볼을 출력하는 멀티플렉서와, 상기 멀티플렉서로부터 입력심볼을 받아서 순차적으로 일시저장하는 복수개의 래치로 구성된 래치부와, 상기 입력심볼이 저장된 상기 래치부의 래치에서 임의의 래치만큼 건너띈 래치의 내용을 읽어서 변환된 심볼을 출력하는 디멀티플렉서와, 상기 멀티플렉서와 상기 디멀티플렉서의 동작을 조정하는 변환조정기로 구성됨을 특징으로 한다.An input symbol rate conversion apparatus of a variable code rate Viterbi decoder of the present invention for achieving the above object includes a multiplexer for outputting an input symbol, and a latch unit including a plurality of latches for sequentially receiving and storing the input symbols from the multiplexer. And a demultiplexer configured to read the contents of the latch skipped by an arbitrary latch from the latch of the latch unit in which the input symbol is stored, and output a converted symbol, and a conversion regulator for adjusting the operations of the multiplexer and the demultiplexer. .
비터비(Viterbi) 디코더는 길쌈(Convolutional) 부호 복호법 중의 하나로서 기호들이 동일 확률로 발생하는 경우에 복호 오류확률을 최소화하는 복호법이다. 다시말해서 수신측에서 일정수의 입력 비트열을 저장하고 있으면서 수신된 신호를 얻을 수 있는 모든 가능한 상태 천이 가운데서 가장 가능성이 높은 것을 추정하는 것이다.The Viterbi decoder is one of convolutional code decoding methods and minimizes decoding error probability when symbols occur with the same probability. In other words, while the receiver stores a certain number of input bit streams, it estimates the most likely of all possible state transitions that can obtain the received signal.
첨부 도면을 참조하여 본 고안 가변 코드율 비터비 디코더의 입력심볼율 변환장치에 대하여 설명하면 다음과 같다.Referring to the accompanying drawings, a description will be given of an input symbol rate conversion device of a variable code rate Viterbi decoder of the present invention.
도 4는 본 고안에 따른 가변 코드율 비터비 디코더의 입력심볼율 변환장치의 구성도이다.4 is a configuration diagram of an input symbol rate conversion apparatus of a variable code rate Viterbi decoder according to the present invention.
그리고 도 5는 본 고안의 동작원리를 나타낸 구성도이고, 도 6은 본 고안의 회전식 동작흐름도이며, 도 7은 코드율이 3/4일 때 본 고안의 입력심볼율 변환동작 클럭도이다.And Figure 5 is a block diagram showing the operation principle of the present invention, Figure 6 is a rotational flow chart of the present invention, Figure 7 is an input symbol rate conversion operation clock diagram of the present invention when the code rate is 3/4.
본 고안 가변 코드율 비터비 디코더의 입력심볼율 변환장치는 도 4에 도시한 바와 같이 입력심볼을 출력하는 멀티플렉서(31)와, 상기 멀티플렉서(31)로부터 입력심볼을 받아서 순차적으로 일시저장하는 복수개의 래치로 구성된 래치부(32)와, 상기 입력심볼이 저장된 상기 래치부(32)의 래치에서 임의의 래치만큼 지연된 래치의 내용을 읽어서 변환된 심볼을 출력하는 디멀티플렉서(33)와, 상기 멀티플렉서(31)와 상기 디멀티플렉서(33)의 동작을 조정하는 변환조정기(34)로 구성된다.The input symbol rate conversion apparatus of the present invention variable code rate Viterbi decoder includes a multiplexer 31 for outputting an input symbol and a plurality of input symbols sequentially received and temporarily stored in the multiplexer 31 as shown in FIG. A latch unit 32 composed of a latch, a demultiplexer 33 which reads the contents of a latch delayed by an arbitrary latch from a latch of the latch unit 32 in which the input symbol is stored, and outputs a converted symbol, and the multiplexer 31 ) And a conversion regulator 34 for adjusting the operation of the demultiplexer 33.
여기서 상기 래치부(32)는 2개 이상의 래치로 구성하면 되는데, 본 고안에서는 4개의 래치(제 1 내지 제 4 래치(32a,32b,32c,32d))로 구성한 예를 나타내었다. 이때 각 래치의 크기는 보통 입력심볼율과 비터비 디코더 클럭의 정렬주기와 같게 둔다.Here, the latch unit 32 may be composed of two or more latches. In the present invention, four latches (first to fourth latches 32a, 32b, 32c, and 32d) are shown. In this case, the size of each latch is usually the same as the input symbol rate and the alignment period of the Viterbi decoder clock.
상기와 같은 구성을 갖는 본 고안 가변 코드율 비터비 디코더의 입력심볼율 변환장치의 동작에 대하여 설명하면 다음과 같다.The operation of the input symbol rate conversion apparatus of the present invention variable code rate Viterbi decoder having the above configuration will be described below.
도 5에 도시한 바와 같이 입력심볼율에 동기되어 입력된 입력심볼을 멀티플렉서를 통해서 순차적으로 제 1 래치(32a)에서 제 4 래치(32d)에 저장한다. 그리고 디멀티플렉서(33)는 필요한 심볼을 비터비 디코더 래치부(32)로부터 읽어들인다. 이때 저장하는 래치와 읽어들이는 래치는 서로 엇갈리도록 한다. 다시말해서 멀티플렉서(31)를 통해서 제 1 래치(32a)로 입력심볼이 들어가면 디멀티플렉서(33)는 제 2 래치(32b)를 하나 건너뛴 제 3 래치(32c)에 저장된 데이터를 읽는다. 이와 같이 입력심볼을 저장하고 읽을 때 한 개의 래치를 버퍼로 두는 이유는 동작 클럭이 어긋나더라도 문제가 발생하지 않도록 하기 위함이다. 이에 따라서 도 7에 도시한 바와 같이 비터비 디코더에서 읽어들인 심볼은 입력에 비해 두 개의 래치만큼 지연시간을 갖는다.As shown in FIG. 5, the input symbols synchronized with the input symbol rate are sequentially stored in the first latch 32a through the fourth latch 32d through the multiplexer. The demultiplexer 33 reads the necessary symbols from the Viterbi decoder latch unit 32. At this time, the latch to be stored and the latch to be read are staggered. In other words, when the input symbol enters the first latch 32a through the multiplexer 31, the demultiplexer 33 reads the data stored in the third latch 32c skipping the second latch 32b one by one. The reason why one latch is buffered when storing and reading an input symbol is to prevent a problem even if the operation clock is shifted. Accordingly, as shown in FIG. 7, the symbol read by the Viterbi decoder has a delay time by two latches compared to the input.
상기와 같이 한 개의 래치에 입력심볼의 저장이 끝나면 다음 래치로 옮겨서 저장하는데 그 동작에 대하여 도 6을 참조하여 설명하면 다음과 같다.When the input symbol is stored in one latch as described above, the input symbol is moved to the next latch and stored. The operation thereof will be described with reference to FIG. 6.
1 단계는 도 6의 (a)에 도시한 바와 같이 입력심볼을 멀티플렉서(31)를 통하여 제 1 래치(32a)에 저장하고, 디멀티플렉서(33)에서 제 3 래치(32c)의 내용을 읽어 들인다.In the first step, as shown in FIG. 6A, the input symbol is stored in the first latch 32a through the multiplexer 31, and the contents of the third latch 32c are read by the demultiplexer 33.
2 단계는 도 6의 (b)에 도시한 바와 같이 입력심볼을 멀티플렉서(31)를 통하여 제 2 래치(32b)에 저장하고, 디멀티플렉서(33)에서 제 4 래치(32d)의 내용을 읽어 들인다.In the second step, as shown in FIG. 6B, the input symbol is stored in the second latch 32b through the multiplexer 31, and the contents of the fourth latch 32d are read from the demultiplexer 33.
3 단계는 도 6의 (c)에 도시한 바와 같이 입력심볼을 멀티플렉서(31)를 통하여 제 3 래치(32c)에 저장하고, 디멀티플렉서(33)에서 제 1 래치(32a)의 내용을 읽어 들인다.In the third step, as shown in FIG. 6C, the input symbol is stored in the third latch 32c through the multiplexer 31, and the contents of the first latch 32a are read from the demultiplexer 33.
4 단계는 도 6의 (d)에 도시한 바와 같이 입력심볼을 멀티플렉서(31)를 통하여 제 4 래치(32d)에 저장하고, 디멀티플렉서(33)에서 제 2 래치(32b)의 내용을 읽어 들인다.In step 4, the input symbol is stored in the fourth latch 32d through the multiplexer 31, and the contents of the second latch 32b are read by the demultiplexer 33, as shown in FIG.
4 단계까지 진행한 후에는 다시 1단계로 돌아가서 1단계→2단계→3단계→4단계→1단계의 동작을 반복한다.After proceeding to step 4, the process returns to step 1 again and repeats the operations of step 1 → step 2 → step 3 → step 4 → step 1.
다음에 코드율이 3/4일 때 본 고안 비터비 디코더의 입력심볼율 변환장치의 동작에 대하여 설명하면 다음과 같다.Next, the operation of the input symbol rate conversion apparatus of the Viterbi decoder of the present invention when the code rate is 3/4 will be described.
도 7에 도시한 바와 같이 코드율이 3/4일 때는 입력심볼율과 비터비 디코더 클럭은 1.5배의 주파수 관계를 갖는다. 이때 입력심볼율과 비터비 디코더 클럭의 각 정렬주기는 입력심볼율이 2 주기, 비터비 디코더 클럭이 3 주기이다. 그리고 각 래치는 정렬주기 만큼의 입력심볼을 저장한 후 다음 래치로 넘어간다.As shown in FIG. 7, when the code rate is 3/4, the input symbol rate and the Viterbi decoder clock have a frequency relationship of 1.5 times. In this case, the input symbol rate and the Viterbi decoder clock have two input symbol rates and the Viterbi decoder clock has three periods. Each latch stores the input symbols for the alignment period and then advances to the next latch.
여기서 변환조정기(34)(도 4 참조)는 읽기에 해당하는 래치에 저장된 심볼을 병렬로 출력하도록 디멀티플렉서(33)를 조정하는데, 이때 비터비 디코더 클럭의 3주기 동안 변환된 입력심볼이 유지되도록 한다. 그리고 디멀티플렉서(33)에 의해 출력된 변환된 입력심볼은 비터비 디코더 클럭에 의해 동기되어 출력되고, 래치는 저장단계가 아닌 경우 즉, 래치에 저장된 내용을 읽을 동안에는 출력이 바뀌지 않기 때문에 입력심볼이 비터비 디코더 클럭과 어긋나더라도 변환된 입력심볼이 변환되지 않는다.Here, the conversion regulator 34 (see FIG. 4) adjusts the demultiplexer 33 to output the symbols stored in the latch corresponding to the read in parallel, whereby the converted input symbols are maintained for three periods of the Viterbi decoder clock. . The converted input symbols output by the demultiplexer 33 are output in synchronization with the Viterbi decoder clock, and the latches are not stored, i.e., the output is not changed while reading the contents stored in the latches. The shifted input symbols are not converted even if they deviate from the non-decoder clock.
그리고 도 7에 도시한 바와 같이 비터비 디코더에서 읽어들인 심볼은 입력에 비해 두 개의 래치만큼 지연시간을 갖는다. 즉, 제 1 래치(32a)에 저장된 A,B가 제 2 래치(32b)를 건너띈 제 3 래치(32c)에서 A,B를 변환된 입력심볼로 병렬출력한다.As shown in FIG. 7, a symbol read by the Viterbi decoder has a delay time by two latches compared to an input. That is, A and B stored in the first latch 32a cross the second latch 32b and output A and B in parallel to the converted input symbols in the third latch 32c.
상기와 같은 본 고안 가변 코드율 비터비 디코더의 입력심볼율 변환장치는 다음과 같은 효과가 있다.The input symbol rate conversion apparatus of the present invention variable code rate Viterbi decoder has the following effects.
첫째, 입력심볼과 비터비 디코더 클럭이 어긋나더라도 심볼 변환을 문제없이 수행할 수 있기 때문에 입력심볼과 비터비 디코더 클럭의 위상을 정확하게 정렬시키지 않아도 된다.First, even if the input symbol and the Viterbi decoder clock are shifted, symbol conversion can be performed without any problem, so that the phases of the input symbol and the Viterbi decoder clock do not need to be accurately aligned.
둘째, 입력심볼을 저장하기 위해서 래치를 사용하므로 장치 구성을 위한 비용을 줄일 수 있다.Second, the use of latches to store input symbols reduces the cost of device configuration.
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