KR20030092528A - Method of manufacturing heterojunction bipolar trnasistor - Google Patents
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Abstract
Description
본 발명은 이종접합 바이폴라 트랜지스터의 제조방법에 관한 것으로, 보다 상세하게는, 씨모스(CMOS) 공정과 호환성이 있는 SiGe 이종접합 바이폴라 트랜지스터의 제조방법에 관한 것이다.The present invention relates to a method of manufacturing a heterojunction bipolar transistor, and more particularly, to a method of manufacturing a SiGe heterojunction bipolar transistor compatible with CMOS (CMOS) process.
이종접합 바이폴라 트랜지스터(Heterojunction Bipolar Transistor : 이하, HBT)는 빠른 속도, 고출력, 고효율 및 선형성 등의 우수한 전기적 특성으로 인하여 고속 디지탈 회로소자, 초고주파 전력소자 및 선형소자 등으로 각광받고 있다.Heterojunction bipolar transistors (hereinafter referred to as HBTs) are attracting attention as high-speed digital circuit devices, ultra-high frequency power devices, and linear devices due to their excellent electrical characteristics such as high speed, high output, high efficiency, and linearity.
특히, 현재 고주파를 원하는 이동통신용 소자는 대부분 3-5족 또는 2-6족 화합물 반도체로 제조되고 있는데, 최근 SiGe을 베이스 물질로 이용하는 SiGe HBT가 고주파 소자 시장을 잠식해 나가고 있다. 이것은 상기 SiGe HBT가 화합물 반도체 보다는 대역폭이 작지만, CDMA와 같은 이동통신 단말기가 채택하고 있는 대역의 소자를 화합물 반도체 보다 훨씬 저렴한 비용으로 제조할 수 있기 때문이다.In particular, most mobile communication devices that want high frequency are manufactured with compound semiconductors of Group 3-5 or Group 2-6, and recently SiGe HBT using SiGe as a base material is invading the high frequency device market. This is because the SiGe HBT has a smaller bandwidth than a compound semiconductor, but a device of a band adopted by a mobile communication terminal such as CDMA can be manufactured at a much lower cost than a compound semiconductor.
도 1은 종래 기술에 따라 제조된 SiGe HBT를 도시한 단면도이다. 여기서, 도면부호 1은 P+ 기판, 2는 P- 실리콘 에피층, 3은 N+ 서브 컬렉터, 4는 N- 실리콘 에피층, 5는 PST(Poly-Silicon filled deep Trench), 6은 STI(Shallow Trench Isolation), 7은 컬렉터 영역, 8은 SiGe층, 9는 에미터, 10은 베이스 영역, 11은 스페이서, 그리고, 12는 금속 실리사이드를 각각 나타낸다.1 is a cross-sectional view showing a SiGe HBT manufactured according to the prior art. Here, reference numeral 1 denotes a P + substrate, 2 denotes a P-silicon epilayer, 3 denotes an N + sub-collector, 4 denotes an N-silicon epilayer, 5 denotes a poly-silicon filled deep trench (PST), and 6 denotes a shallow trench isolation (STI). ), 7 represents a collector region, 8 represents a SiGe layer, 9 represents an emitter, 10 represents a base region, 11 represents a spacer, and 12 represents a metal silicide.
도시된 바와 같이, SiGe HBT는 실리콘 성장기법에 따라 성장되고, 동시에, N형 불순물에 의해 높은 도우즈(dose)로 도핑된 N+의 에미터(9)와, 그 양측에 배치되며 실리콘 성장기법으로 성장되고 P형 불순물로 도핑된 P+의 베이스 영역(10),그리고, 상기 베이스 영역(10)과 이격 배치되면서 N형 불순물로 도핑된 N+의 컬렉터(7)를 포함한다.As shown, SiGe HBT is grown according to the silicon growth technique, and at the same time, an emitter 9 of N + doped with a high dose by N-type impurities, and disposed on both sides thereof, and by silicon growth technique. A base region 10 of P + grown and doped with P-type impurities, and a collector 7 of N + doped with N-type impurities while being spaced apart from the base region 10.
한편, 도시하지는 않았으나, 도 1에 도시된 바와 같은 구조의 SiGe HBT는 독자적으로 형성되는 것이 아니라, CMOS 및 레지스터 등과 함께 형성되며, 따라서, 상기 SiGe HBT와 CMOS 및 레지스터는 일련의 공정을 통해 동시에 제조된다.Although not shown, the SiGe HBT having the structure as shown in FIG. 1 is not formed by itself, but is formed together with a CMOS and a resistor. Thus, the SiGe HBT and the CMOS and the resistor are simultaneously manufactured through a series of processes. do.
그러나, 종래의 SiGe HBT는 전술하지는 않았으나 그 제조 공정이 매우 복잡할 뿐만 아니라, 구조적으로 볼 때, CMOS 공정과 호환이 어려워 CMOS와 HBT를 함께 이용하는 BiCMOS 제조에 상당한 어려움이 있다.However, although not described above, the conventional SiGe HBT is not only complicated, but also structurally, it is difficult to be compatible with the CMOS process, and thus, there is a considerable difficulty in manufacturing BiCMOS using both CMOS and HBT.
따라서, 본 발명은 상기와 같은 문제점을 해결하기 위해 안출된 것으로, CMOS 공정과 매우 유사한 공정으로 HBT를 제조할 수 있도록 한 SiGe HBT의 제조방법을 제공함에 그 목적이 있다.Accordingly, an object of the present invention is to provide a method for producing SiGe HBT, which is capable of manufacturing HBT in a process very similar to that of a CMOS process.
도 1은 종래 기술에 따라 제조된 SiGe 이종접합 바이폴라 트랜지스터를 도시한 단면도.1 is a cross-sectional view showing a SiGe heterojunction bipolar transistor prepared according to the prior art.
도 2a 내지 도 2e는 본 발명의 실시예에 따른 SiGe 이종접합 바이폴라 트랜지스터의 제조방법을 설명하기 위한 일련의 공정 단면도.2A to 2E are a series of cross-sectional views illustrating a method of manufacturing a SiGe heterojunction bipolar transistor according to an embodiment of the present invention.
* 도면의 주요 부분에 대한 부호의 설명 *Explanation of symbols on the main parts of the drawings
21 : 기판 22 : N+ 실리콘 에피층21 substrate 22 N + silicon epi layer
22 : N- 실리콘 에피층 24 : PST22: N-silicon epilayer 24: PST
25 : STI 26 : 제1이온주입 마스크25: STI 26: First ion implantation mask
27 : 컬렉터 영역 28 : SiGe층27: collector region 28: SiGe layer
29 : 실리콘 에피층 30 : 폴리실리콘층29 silicon epi layer 30 polysilicon layer
31 : TEOS막 32 : 에미터31 TEOS film 32 Emitter
33 : 제2이온주입 마스크 34 : 베이스 영역33: second ion implantation mask 34: base area
35 : 측벽 스페이서 36 : 금속 실리사이드35 sidewall spacer 36 metal silicide
상기와 같은 목적을 달성하기 위하여, 본 발명은, 기판 상에 N+ 실리콘 에피층과 N- 실리콘 에피층을 차례로 성장시키는 단계; 상기 N- 실리콘 에피층, N+ 실리콘 에피층 및 기판을 식각하여 제1트렌치를 형성하고, 상기 제1트렌치 내에 실리콘을 매립시키는 단계; 상기 N- 실리콘 에피층의 상기 제1트렌치 부분을 포함한 소정 부분들을 식각하여 제2트렌치들을 형성하고, 상기 제2트렌치 내에 산화막을 매립시키는 단계; 상기 N- 실리콘 에피층 상에 컬렉터 형성 영역을 노출시키는 이온주입 마스크를 형성하고, 상기 노출된 영역에 N형 불순물을 이온주입하여 컬렉터영역을 형성하는 단계; 상기 이온주입 마스크를 제거하고, 상기 컬렉터 영역 이외의 노출된 N- 실리콘 에피층 영역 상에 SiGe층과 실리콘 에피층을 차례로 형성하는 단계; 상기 기판 결과물 상에 폴리실리콘층과 TEOS막을 차례로 형성하는 단계; 상기 TEOS막, 폴리실리콘층, 실리콘 에피층 및 SiGe층을 패터닝하여 상기 N- 실리콘 에피층 영역 상에 에미터를 형성하는 단계; 상기 에미터 양측의 N- 실리콘 에피층 영역에 P형 불순물을 이온주입하여 베이스 영역을 형성하는 단계; 상기 TEOS막을 제거하고, 에미터의 양측벽에 측벽 스페이서를 형성하는 단계; 및 상기 컬렉터 영역, 베이스 영역 및 에미터의 표면에 금속 실리사이드를 형성하는 단계를 포함하는 SiGe HBT의 제조방법을 제공한다.In order to achieve the above object, the present invention, the step of growing an N + silicon epi layer and an N-silicon epi layer on the substrate in turn; Etching the N− silicon epitaxial layer, the N + silicon epitaxial layer and the substrate to form a first trench, and embedding silicon in the first trench; Etching second portions of the N-silicon epitaxial layer including the first trench portion to form second trenches, and filling an oxide layer in the second trench; Forming an ion implantation mask exposing a collector formation region on the N-silicon epitaxial layer and ion implanting N-type impurities into the exposed region to form a collector region; Removing the ion implantation mask and sequentially forming a SiGe layer and a silicon epi layer on the exposed N-silicon epi layer region other than the collector region; Sequentially forming a polysilicon layer and a TEOS film on the substrate resultant; Patterning the TEOS film, polysilicon layer, silicon epi layer and SiGe layer to form an emitter on the N-silicon epi layer region; Forming a base region by ion implanting P-type impurities into the N-silicon epi layer regions on both sides of the emitter; Removing the TEOS film and forming sidewall spacers on both sidewalls of the emitter; And forming a metal silicide on surfaces of the collector region, the base region and the emitter.
여기서, 상기 N+ 실리콘 에피층은 비소(As) 또는 인(P)을 5E18∼1E20/㎤의 도우즈로 인시튜 도핑하여 성장시키면, 상기 N- 실리콘 에피층은 비소(As) 또는 인(P)을 1E17∼1E19/㎤의 도우즈로 인시튜 도핑하여 성장시킨다.Herein, when the N + silicon epitaxial layer is grown by in-situ doping of arsenic (As) or phosphorus (P) with a dose of 5E18 to 1E20 / cm 3, the N-silicon epitaxial layer is arsenic (As) or phosphorus (P). Is grown in-situ with doses of 1E17-1E19 / cm 3.
상기 컬렉터 영역은 비소(As) 또는 인(P)을 1E19∼1E21/㎤의 도우즈로 이온주입하여 형성하며, 상기 SiGe층은 도핑소오스로서 B2H6를 이용해서 5E17∼1E19/㎤의 도우즈로 도핑하고, 200∼1,000Å 두께로 성장시키고, 상기 실리콘 에피층은 50∼500Å 두께로 성장시킨다.The collector region is formed by ion implanting arsenic (As) or phosphorus (P) with a dose of 1E19 to 1E21 / cm 3, and the SiGe layer is doped with a dose of 5E17 to 1E19 / cm 3 using B2H6 as a doping source. Then, it is grown to a thickness of 200 to 1,000 GPa, and the silicon epi layer is grown to a thickness of 50 to 500 GPa.
상기 폴리실리콘층은 N형 불순물을 1E20∼5E21/㎤의 도우즈로 인시튜 도핑시켜 100∼1,000Å두께로 형성하며, 상기 베이스 영역은 B 또는 BF2를 1E19∼1E21/㎤의 도우즈로 이온주입하여 형성한다. 상기 스페이서는 TEOS막과 질화막의 적층막으로 형성한다.The polysilicon layer is in-situ doped with an N-type impurity in a dose of 1E20 to 5E21 / cm 3 to form a thickness of 100 to 1,000 mW, and the base region is ion implanted with a dose of B or BF2 to a dose of 1E19 to 1E21 / cm 3 To form. The spacer is formed of a laminated film of a TEOS film and a nitride film.
본 발명에 따르면, CMOS 공정과 유사한 공정으로 SiGe HBT를 제조할 수 있기 때문에, 상기 SiGe HBT의 제조 공정을 단순화시킬 수 있음은 물론 SiGe HBT와 CMOS를 함께 이용하는 BiCMOS를 용이하게 구현할 수 있다.According to the present invention, since the SiGe HBT can be manufactured by a process similar to the CMOS process, the manufacturing process of the SiGe HBT can be simplified, and the BiCMOS using the SiGe HBT and the CMOS can be easily implemented.
(실시예)(Example)
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 상세하게 설명하도록 한다.Hereinafter, exemplary embodiments of the present invention will be described in detail with reference to the accompanying drawings.
도 2a 내지 도 2f는 본 발명의 실시예에 따른 SiGe HBT의 제조방법을 설명하기 위한 공정별 단면도로서, 이를 설명하면 다음과 같다.2A to 2F are cross-sectional views for each process for explaining a method of manufacturing SiGe HBT according to an embodiment of the present invention.
도 2a를 참조하면, P형 기판(21) 상에 비소(As) 또는 인(P)이 5E18∼1E20/㎤의 높은 도우즈로 인시튜(insitu) 도핑된 N+ 실리콘 에피층(22)을 성장시키고, 상기 N+ 에피층(22) 상에 비소(As) 또는 인(P)이 1E17∼1E19/㎤의 낮은 도우즈로 인시튜 도핑된 N- 실리콘 에피층(23)을 성장시킨다. 여기서, 상기 N+ 실리콘 에피층(22)과 N- 실리콘 에피층(23)은 제조 완료된 HBT에서 각각 서브 컬렉터 및 컬렉터로서 사용하기 위해 성장시킨 층이다.Referring to FIG. 2A, an N + silicon epitaxial layer 22 doped with arsenic (As) or phosphorus (P) in situ at a high dose of 5E18 to 1E20 / cm 3 is grown on a P-type substrate 21. On the N + epitaxial layer 22, an N-silicon epitaxial layer 23 doped with arsenic (As) or phosphorus (P) in situ at a low dose of 1E17 to 1E19 / cm 3 is grown. Here, the N + silicon epitaxial layer 22 and the N-silicon epitaxial layer 23 are layers grown for use as sub-collectors and collectors in the manufactured HBT, respectively.
그 다음, 공지의 공정에 따라 상기 N- 실리콘 에피층(23) 및 N+ 실리콘 에피층(22)과 기판(21)을 식각하여 깊은 깊이의 제1트렌치를 형성하고, 실리콘의 증착 및 증착된 실리콘의 에치백을 행하여 PST(24)를 형성한다. 그런다음, 상기 PST(24)가 형성된 N- 실리콘 에피층 부분들을 포함한 상기 N- 실리콘 에피층(23)의 소정 부분들을 재차 식각하여 낮은 깊이의 제2트렌치들을 형성하고, 산화막의 증착 및 증착된 산화막의 에치백을 행하여 STI(25)를 형성한다.Then, the N-silicon epitaxial layer 23 and the N + silicon epitaxial layer 22 and the substrate 21 are etched according to a known process to form a first trench having a deep depth, and the deposition of the silicon and the deposited silicon Is etched back to form the PST 24. Then, the predetermined portions of the N-silicon epi layer 23 including the N-silicon epi layer portions on which the PST 24 is formed are etched again to form second trenches of low depth, and the oxide film is deposited and deposited. The oxide film is etched back to form the STI 25.
도 2b를 참조하면, STI(25)를 포함한 N- 실리콘 에피층(23) 상에 감광막을 도포하고, 이를 노광 및 현상하여 컬렉터가 형성될 영역만을 노출시키는 제1이온주입 마스크(26)를 형성한다. 그런다음, 노출된 N- 실리콘 에피층 영역에 비소(As) 또는 인(P)을 1E19∼1E21/㎤의 높은 도우즈로 이온주입하여 컬렉터 영역(27)을 형성한다.Referring to FIG. 2B, a photosensitive film is coated on the N-silicon epitaxial layer 23 including the STI 25, and exposed and developed to form a first ion implantation mask 26 exposing only a region where a collector is to be formed. do. Thereafter, arsenic (As) or phosphorus (P) is ion implanted into the exposed N-silicon epi layer region at a high dose of 1E19 to 1E21 / cm 3 to form the collector region 27.
도 2c를 참조하면, 제1이온주입 마스크를 제거한 상태에서, SEG 공정을 이용해 노출된 N- 실리콘 에피층 영역 상에만 P형 불순물, 즉, 보론(B)으로 도핑된 SiGe층(28)을 200∼1,000Å 두께로 성장시키고, 그런다음, 상기 성장된 SiGe층(28) 상에 에미터로 이용될 실리콘 에피층(29)을 50∼500Å 두께로 형성한다. 여기서, 상기 SiGe층(28)의 도핑은 B2H6를 도핑 소오스로 이용하며, 바람직하게, 5E17∼1E19/㎤의 도우즈로 도핑한다.Referring to FIG. 2C, the SiGe layer 28 doped with P-type impurities, that is, boron (B), is only 200 on the N-silicon epilayer region exposed using the SEG process with the first ion implantation mask removed. A thickness of -1000 kPa is formed, and then, on the grown SiGe layer 28, a silicon epi layer 29 to be used as an emitter is formed to a thickness of 50-500 kPa. Here, the doping of the SiGe layer 28 uses B2H6 as a doping source, preferably doping with a dose of 5E17 to 1E19 / cm 3.
한편, 상기 SEG 공정시에는 전 단계 공정에서 비소(As) 또는 인(P)이 높은 도우즈로 이온주입된 N- 에피층 영역, 즉, 컬렉터 영역(27) 상에 상기 SiGe층(28)이 성장되지 않도록 해야 한다. 그런데, 상기 컬렉터 영역(27)은 상기 높은 도우즈의 이온주입에 의해서 이온주입 데미지(implant damage)가 발생되었고, 이러한 데미지가 상기 SEG 공정시에 SiGe의 성장을 방해하는 작용을 하게 되는 바, 결국, 상기 SiGe층(28)은 이온주입이 이루어지지 않은 영역 상에만 성장하게 된다.On the other hand, during the SEG process, the SiGe layer 28 is deposited on the N- epi layer region, that is, the collector region 27, ion-implanted with a high dose of arsenic (As) or phosphorus (P) in the previous step. Do not grow. However, in the collector region 27, implantation damage was generated by the ion implantation of the high dose, and this damage prevents the growth of SiGe during the SEG process. The SiGe layer 28 grows only on the region where the ion implantation is not performed.
그러므로, 상기 SEG 공정은 이온주입을 행하지 않는 영역에서는 SiGe 성장이 이루어지는 반면, 이온주입을 행한 영역에서는 SiGe 성장이 이루어지지 않는 공정 조건으로 수행함이 바람직하다.Therefore, the SEG process is preferably performed under process conditions in which SiGe growth occurs in a region where ion implantation is not performed, whereas SiGe growth does not occur in a region where ion implantation is performed.
계속해서, 상기 실리콘 에피층(29)을 포함한 상기 기판 결과물의 전 영역 상에 N형 불순물을 1E20∼5E21/㎤의 높은 도우즈로 인시튜 도핑된 폴리실리콘층(30)을 100∼1,000Å 두께로 형성하고, 상기 폴리실리콘층(30) 상에 50∼500Å 두께로 TEOS막(Tetra Ethyl Ortho Silicate : 31)을 증착한다.Subsequently, the polysilicon layer 30 in-situ doped with N-type impurities at a high dose of 1E20 to 5E21 / cm 3 over the entire region of the substrate resultant including the silicon epilayer 29 was 100 to 1,000 mm thick. And a TEOS film (Tetra Ethyl Ortho Silicate: 31) is deposited on the polysilicon layer 30 to a thickness of 50 to 500 Å.
도 2d를 참조하면, 공지의 리소그라피 공정에 따라 TEOS막(31), 폴리실리콘층(30), 실리콘 에피층(29) 및 SiGe층(28)을 게이트 형태로 패터닝하여 노출된 N- 실리콘 에피층 영역 상에 에미터(32)를 형성한다. 그런다음, 감광막의 도포, 노광 및 현상을 행하여 상기 에미터(32) 양측의 N- 실리콘 에피층 영역을 노출시키는 제2이온주입 마스크(33)를 형성하고, 이어, 노출된 영역에 B 또는 BF2를 이용하여 보론을 낮은 에너지 및 1E19∼1E21/㎤의 높은 도우즈로 이온주입하여 제조 완료된 SiGe HBT에서의 베이스 영역(34)을 형성한다. 이때, 상기 보론(B)의 이온주입시, TEOS막(31)에 의해서 폴리실리콘층(30)에의 보론 이온주입은 억제된다.Referring to FIG. 2D, the N-silicon epitaxial layer is exposed by patterning the TEOS layer 31, the polysilicon layer 30, the silicon epitaxial layer 29, and the SiGe layer 28 in the form of a gate according to a known lithography process. Emitter 32 is formed on the area. Then, a photosensitive film is applied, exposed and developed to form a second ion implantation mask 33 exposing the N-silicon epilayer regions on both sides of the emitter 32, and then B or BF2 on the exposed regions. Is used to ion implant boron with low energy and high doses of 1E19 to 1E21 / cm 3 to form the base region 34 in the finished SiGe HBT. At this time, when the boron B is ion implanted, boron ion implantation into the polysilicon layer 30 is suppressed by the TEOS film 31.
도 2e를 참조하면, 이온주입 마스크를 제거한 상태에서, 에미터(32)에서의 TEOS막을 습식 또는 건식 식각을 이용해 제거한다. 그런다음, 공지의 CMOS 공정에서 LDD(Lightly doped Drain) 스페이서를 형성하는 공정과 유사하게 상기 단계까지의 결과물 상에 50∼500Å 두께의 TEOS막(35a) 및 100∼800Å 두께의 질화막(35b)을 차례로 증착한 후, 이들을 블랭킷 건식 식각하여 에미터(32)의 양측벽에 측벽 스페이서(35)를 형성한다.Referring to FIG. 2E, in the state where the ion implantation mask is removed, the TEOS film in the emitter 32 is removed using wet or dry etching. Then, a TEOS film 35a having a thickness of 50 to 500 GPa and a nitride film 35b having a thickness of 100 to 800 GPa are formed on the resultant up to this step similarly to the process of forming a lightly doped drain (LDD) spacer in a known CMOS process. After deposition in turn, they are blanket dry etched to form sidewall spacers 35 on both sidewalls of emitter 32.
그리고나서, 전극으로 이용될 부분들, 즉, 노출된 컬렉터 영역(27), 베이스 영역(34) 및 에미터(32)의 폴리실리콘층(30) 상에 금속 실리사이드(34)를 형성함으로써 에미터, 베이스 및 컬렉터를 구비한 SiGe HBT(40)의 제조를 완성한다.The emitter is then formed by forming a metal silicide 34 on the polysilicon layer 30 of the portions to be used as electrodes, the exposed collector region 27, the base region 34 and the emitter 32. The production of the SiGe HBT 40 with the base and the collector is completed.
상기와 같은 공정에 따라 제조되는 본 발명의 SiGe HBT는, 구조적으로 볼 때, CMOS와 유사한 구조를 갖는다. 이에 따라, 기존의 CMOS 공정을 이용하여 제조 가능하며, 특히, SiGe HBT를 제조하면서 CMOS를 함께 제조할 수 있기 때문에 CMOS와 HBT를 함께 이용하는 BiCMOS를 용이하게 제조할 수 있게 된다.The SiGe HBT of the present invention manufactured according to the above process has a structure similar to that of a CMOS in structure. Accordingly, it is possible to manufacture using an existing CMOS process, and in particular, since it is possible to manufacture CMOS together while manufacturing SiGe HBT, BiCMOS using both CMOS and HBT can be easily manufactured.
이상에서와 같이, 본 발명은 SiGe HBT를 CMOS 공정과 유사한 공정으로 제조할 수 있으며, 따라서, 상기 SiGe HBT의 제조 공정을 종래 보다 단순화시킬 수 있으며, 아울러, 상기 SiGe HBT를 제조하면서 CMOS를 동시에 구현할 수 있는 바, CMOS와 HBT를 함께 이용하는 BiCMOS를 용이하게 제조할 수 있다.As described above, the present invention can manufacture the SiGe HBT by a process similar to the CMOS process, and thus, the manufacturing process of the SiGe HBT can be simplified more than before, and the CMOS can be simultaneously implemented while manufacturing the SiGe HBT. As a result, BiCMOS using CMOS and HBT together can be easily manufactured.
기타, 본 발명은 그 요지가 일탈하지 않는 범위에서 다양하게 변경하여 실시할 수 있다.In addition, this invention can be implemented in various changes in the range which does not deviate from the summary.
Claims (9)
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020020030221A KR20030092528A (en) | 2002-05-30 | 2002-05-30 | Method of manufacturing heterojunction bipolar trnasistor |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020020030221A KR20030092528A (en) | 2002-05-30 | 2002-05-30 | Method of manufacturing heterojunction bipolar trnasistor |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| KR20030092528A true KR20030092528A (en) | 2003-12-06 |
Family
ID=32385108
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|---|---|---|---|
| KR1020020030221A KR20030092528A (en) | 2002-05-30 | 2002-05-30 | Method of manufacturing heterojunction bipolar trnasistor |
Country Status (1)
| Country | Link |
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| KR (1) | KR20030092528A (en) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR200451660Y1 (en) * | 2008-05-13 | 2011-01-03 | 김복규 | Suncap |
-
2002
- 2002-05-30 KR KR1020020030221A patent/KR20030092528A/en not_active Application Discontinuation
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR200451660Y1 (en) * | 2008-05-13 | 2011-01-03 | 김복규 | Suncap |
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