KR20030073338A - Semiconductor device applying high-k insulator as gate and Method for manufacturing the same - Google Patents
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Abstract
Description
본 발명은 하이-k를 갖는 유전체에 관한 것으로서, 보다 상세하게는 하이-k를 갖는 유전체가 게이트 절연막으로 적용된 반도체 장치와 그의 제조방법에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a dielectric having high-k, and more particularly, to a semiconductor device to which a dielectric having high-k is applied as a gate insulating film and a manufacturing method thereof.
대부분의 반도체 소자에 있어서, 실리콘산화물(SiO2)은 대표적인 유전체 재료로서 게이트 산화물로서 사용되고 있다. 지난 수 십년 이상 모스(MOS) 디바이스기술은 급속도로 발전해 왔다. 이러한 기술적 발전은 끊임없는 소형화와 이에 따른 고성능의 구현을 가능하게 하고 있다. 즉, 전력소모를 줄이면서 고성능을 구현할 수 있는 장점이 고 집적회로의 기본적인 기술의 근간이 되게 하였다.In most semiconductor devices, silicon oxide (SiO 2 ) is used as the gate oxide as a representative dielectric material. Over the last few decades, MOS device technology has evolved rapidly. These technological advances enable endless miniaturization and high performance. That is, the advantages of high performance while reducing power consumption have become the basis of the basic technology of high integrated circuits.
현재, 반도체 소자를 축소시켜, 고속이면서 전력소비가 적은 소자들을 반도체 칩 상에 고밀도로 제공하는 것에 대한 요구가 급속히 증대하고 있다. 적절한 디바이스 성능을 달성하기 위해서는 수평 치수뿐만 아니라 수직 치수의 축소가 필요하다. 이러한 수직 치수의 축소는 게이트 유전체의 산화물 두께를 감소시켜 바람직한 디바이스 성능을 제공하게 된다.At present, the demand for miniaturization of semiconductor devices to provide high speed and low power consumption devices on a semiconductor chip at a high density is rapidly increasing. To achieve proper device performance, vertical as well as horizontal dimensions are required. This reduction in vertical dimension reduces the oxide thickness of the gate dielectric to provide desirable device performance.
이론적인 디바이스의 축소가 이루어지고, SiO2가 계속해서 게이트 유전체로 사용된다고 가정하면, 10년 이내에 SiO2의 두께는 10Å이거나 약 3개의 원자 층으로 될 것이다.Assuming that the theoretical device shrinks and that SiO 2 continues to be used as the gate dielectric, within 10 years the thickness of SiO 2 will be 10 kW or about three atomic layers.
이처럼, 두께의 축소가 가능하여, SiO2의 두께가 35Å에서 15 Å으로 감소되면, 1 볼트의 게이트 바이어스에서 누설전류가 1×10-12A/㎠ (35 Å)에서 1×10 A/㎠ (15 Å)으로 급격하게 상승한다. 이처럼, SiO2는 두께의 축소에 따라 전기적인 성질에 있어서 물리적 한계에 부딪히게 된다.As such, the thickness can be reduced, and when the thickness of SiO 2 is reduced from 35 mA to 15 mA, the leakage current at a gate bias of 1 volt is 1 × 10 A / cm 2 at 1 × 10 -12 A / cm 2 (35 mA). It rises sharply to (15 Å). As such, SiO 2 encounters physical limitations in electrical properties as the thickness decreases.
더욱이, 현재의 기술적 추세는 게이트 산화막의 두께를 10Å 미만으로 요구할 것으로 예상되지만, SiO2로서는 이 두께 이하로 만들기가 거의 불가능하다.Moreover, the current technical trend is expected to require the thickness of the gate oxide film to be less than 10 GPa, but it is almost impossible to make it below this thickness with SiO 2 .
따라서, 본 발명은 상기한 요구를 해결하기 위하여 안출된 것으로서, 실리콘 기판 대신 SiGe이나 Ge 기판을 사용하고, 하이-k를 갖는 유전체를 게이트 절연막으로 사용하므로써 저소비전력 및 고성능의 반도체 소자를 제공하는데 있다.Accordingly, the present invention has been made to solve the above-described needs, and provides a low power consumption and high performance semiconductor device by using a SiGe or Ge substrate instead of a silicon substrate and using a high-k dielectric as a gate insulating film. .
본 발명의 다른 목적은 게이트 산화막의 유효 두께(EOT: Effective Oxide Thickness)를 2nm 이하로 만들기 위한 것이다.Another object of the present invention is to make the effective oxide thickness (EOT) of the gate oxide film to 2 nm or less.
도 1은 본 발명의 일실시예에 따르는 반도체 소자의 개략적 단면도이다.1 is a schematic cross-sectional view of a semiconductor device in accordance with an embodiment of the present invention.
도 2a 내지 도 2c는 도 1의 반도체 소자를 제조하는 과정을 보여주는 공정 흐름도이다.2A through 2C are flowcharts illustrating a process of manufacturing the semiconductor device of FIG. 1.
상기한 목적을 달성하기 위하여, 본 발명의 반도체 소자는, 실리콘보다 높은 홀 및 전자 이동도를 갖는 게르마늄(Ge) 기판 또는 실리콘 게르마늄(SiGe) 기판; 상기 기판 상에 형성되고, SiO2보다 높은 유전상수 값을 갖는 유전체 그룹으로부터 선택된 재료로 된 게이트 산화막; 상기 게이트 산화막 상에 형성된 게이트 전극; 및 상기 게이트 전극의 양측의 상기 반도체 기판에 형성된 소오스/드레인 영역을 포함한다.In order to achieve the above object, the semiconductor device of the present invention, a germanium (Ge) substrate or a silicon germanium (SiGe) substrate having a higher hole and electron mobility than silicon; A gate oxide film formed on the substrate and made of a material selected from the group of dielectrics having a dielectric constant value higher than SiO 2 ; A gate electrode formed on the gate oxide film; And source / drain regions formed in the semiconductor substrate on both sides of the gate electrode.
본 발명의 다른 측면에 따르면, 반도체 소자의 제조방법은, 실리콘보다 높은 홀 및 전자 이동도를 갖는 게르마늄 기판 또는 실리콘게르마늄 기판을 준비하는 단계; 상기 기판 상에 SiO2보다 높은 유전상수 값을 갖는 유전체 그룹으로부터 선택된 재료로 된 게이트 산화막을 형성하는 단계; 상기 게이트 산화막 상에 게이트 전극을 형성하는 단계; 및 상기 게이트 전극의 양측의 상기 반도체 기판에 소오스/드레인 영역을 형성하는 단계를 포함한다.According to another aspect of the invention, a method of manufacturing a semiconductor device, comprising the steps of preparing a germanium substrate or silicon germanium substrate having a higher hole and electron mobility than silicon; Forming a gate oxide film of a material selected from a group of dielectrics having a dielectric constant value higher than SiO 2 on the substrate; Forming a gate electrode on the gate oxide film; And forming a source / drain region in the semiconductor substrate on both sides of the gate electrode.
본 발명의 또 다른 측면에 따르면, 반도체 소자는, 실리콘 기판; 상기 실리콘 기판 상에 형성되고, 상기 실리콘보다 높은 홀 및 전자 이동도를 갖는 반도체 층; 상기 반도체 층 상에 형성되고, SiO2보다 높은 유전상수 값을 갖는 유전체 그룹으로부터 선택된 재료로 된 게이트 산화막; 상기 게이트 산화막 상에 형성된 게이트 전극; 및 상기 게이트 전극의 양측의 상기 반도체 층에 형성된 소오스/드레인 영역을 포함한다.According to another aspect of the invention, a semiconductor device, a silicon substrate; A semiconductor layer formed on the silicon substrate and having a higher hole and electron mobility than the silicon; A gate oxide film formed on the semiconductor layer and made of a material selected from the group of dielectrics having a dielectric constant higher than SiO 2 ; A gate electrode formed on the gate oxide film; And source / drain regions formed in the semiconductor layers on both sides of the gate electrode.
본 발명의 또 다른 측면에 따르면, 반도체 소자의 제조방법은, 실리콘 기판을 제공하는 단계; 상기 실리콘 기판 상에 상기 실리콘보다 높은 홀 및 전자 이동도를 갖는 반도체 층을 소정 두께로 에피택셜 성장시키는 단계; 상기 반도체 층 상에 SiO2보다 높은 유전상수 값을 갖는 유전체 그룹으로부터 선택된 재료로 된 게이트 산화막을 형성하는 단계; 상기 게이트 산화막 상에 게이트 전극을 형성하는 단계; 및 상기 게이트 전극의 양측의 상기 실리콘 기판에 소오스/드레인 영역을 형성하는 단계를 포함한다.According to another aspect of the invention, a method of manufacturing a semiconductor device, providing a silicon substrate; Epitaxially growing a semiconductor layer having a higher hole and electron mobility than the silicon on the silicon substrate to a predetermined thickness; Forming a gate oxide film of a material selected from a group of dielectrics having a dielectric constant value higher than SiO 2 on the semiconductor layer; Forming a gate electrode on the gate oxide film; And forming a source / drain region in the silicon substrate on both sides of the gate electrode.
상기한 반도체 소자 및 그의 제조방법에 있어서, 상기 반도체 층은 Ge 또는 SiGe이다.In the above semiconductor device and its manufacturing method, the semiconductor layer is Ge or SiGe.
상기한 반도체 소자 및 그의 제조방법에 있어서, 상기 재료는 SiON, Al2O3, HfO2, ZrO2, La2O3, Y2O3, TiO2, CeO2, N2O3, Ta2O5, BaTiO3, SrTiO3, BST, PZT와 같은재료와, 혼합 산화물(mixture oxide)인 (HfAl)2O3, (ZrAl)2O3, ZrSiO2, HfSiO2, (ZrAl)2O3, (HfAl)2O3, 나노라미네이트(Nanolaminate) 구조인 Al2O3/ZrO2, Al2O3/HfO2, Al2O3/HfO2/Al2O3, Al2O3/ZrO2/Al2O3로 구성된다.In the above semiconductor device and its manufacturing method, the material is SiON, Al 2 O 3 , HfO 2 , ZrO 2 , La 2 O 3 , Y 2 O 3 , TiO 2 , CeO 2 , N 2 O 3 , Ta 2 Materials such as O 5 , BaTiO 3 , SrTiO 3 , BST, PZT, and mixed oxides (HfAl) 2 O 3 , (ZrAl) 2 O 3 , ZrSiO 2 , HfSiO 2 , (ZrAl) 2 O 3 , (HfAl) 2 O 3 , Nanolaminate (Al 2 O 3 / ZrO 2 , Al 2 O 3 / HfO 2 , Al 2 O 3 / HfO 2 / Al 2 O 3 , Al 2 O 3 / ZrO 2 / Al 2 O 3 .
또한, 상기 게이트 전극은 폴리실리콘, 백금, 알루미늄, 탄탈륨, SiGe, 질화티타늄으로 구성되는 그룹으로부터 선택된 물질로 만들어진다.The gate electrode is also made of a material selected from the group consisting of polysilicon, platinum, aluminum, tantalum, SiGe, titanium nitride.
본 발명의 다른 목적, 특징 및 장점들은 하기의 도면을 첨부한 본 발명의 상세한 설명으로부터 보다 명백해질 것이다.Other objects, features and advantages of the present invention will become more apparent from the following detailed description of the invention, which is attached to the following drawings.
본 발명에서 사용되는 '높은 k값(high-k)란 용어는 SiO2의 유전 상수, 즉 3.9보다 큰 유전 상수를 갖는 유전체 물질을 나타내기 위해 사용된다.As used herein, the term 'high-k' is used to denote a dielectric material having a dielectric constant of SiO 2 , that is, a dielectric constant greater than 3.9.
도 1은 본 발명의 개념이 적용된 모스??(MOSFET)의 구조를 보여주는 단면도이고, 도 2a 내지 도 2c는 도 1의 모스??을 제조하는 과정을 보여주는 공정 흐름도이다.1 is a cross-sectional view showing a structure of a MOSFET (MOSFET) to which the concept of the present invention is applied, and FIGS. 2A to 2C are flowcharts illustrating a process of manufacturing the MOSFET of FIG. 1.
도 1을 참조하면, 본 발명의 MOS 트랜지스터는 필드산화막(Field oxide:104)에 의하여 인접한 다른 MOS 트랜지스터들(미도시)과 분리되어 있다. 소오스/드레인 영역(110)은 기판(102) 내에 서로 소정 간격 이격되어 형성되고, 게이트 전극(108)은 소오스/드레인 영역(110) 사이의 기판(102) 상에 게이트 산화막(106)을 개재하여 형성된다.Referring to FIG. 1, the MOS transistor of the present invention is separated from other adjacent MOS transistors (not shown) by a field oxide 104. The source / drain regions 110 are formed to be spaced apart from each other in the substrate 102 by a predetermined distance, and the gate electrode 108 is formed on the substrate 102 between the source / drain regions 110 via a gate oxide film 106. Is formed.
도 1과 도 2a를 참조하면, 실리콘(Si)으로 이루어진 기판(102)이 준비된다. 실리콘 기판(102)의 표면 상에 SiGe나 Ge 에피택셜층(103)이 소정 두께로 성장된다. Si의 경우, 전자 이동도는 1,450 cm2/V-s이고, 홀 이동도는 450 cm2/V-s인 반면, Ge의 경우, 전자이동도는 3,900 cm2/V-s이고, 홀 이동도는 1,900 cm2/V-s로서, Ge이 Si보다 훨씬 높은 전자 및 홀 이동도를 갖기 때문에, Ge이나 SiGe 에피택셜층이 채널층과 소오스, 드레인 영역을 형성하기 위하여 형성된다.1 and 2A, a substrate 102 made of silicon (Si) is prepared. The SiGe or Ge epitaxial layer 103 is grown to a predetermined thickness on the surface of the silicon substrate 102. For Si, the electron mobility is 1,450 cm 2 / Vs, the hole mobility is 450 cm 2 / Vs, while for Ge, the electron mobility is 3,900 cm 2 / Vs, and the hole mobility is 1,900 cm 2 / As Vs, since Ge has much higher electron and hole mobility than Si, Ge or SiGe epitaxial layers are formed to form channel layers, sources and drain regions.
위에서 설명한 것처럼, 게르마늄은 실리콘보다 높은 홀 이동도 및 전자 이동도를 갖기 때문에, 실리콘 기판 상에 게르마늄 에피택셜 층이나 실리콘게르마늄 에피택셜 층을 성장시키는 공정없이, 게르마늄 기판을 직접 사용하는 것이 바람직하지만, 현 공정의 적용성 등을 고려할 때, SiGe이나 게르마늄을 에피택셜 성장하여 사용하는 것도 바람직하다.As described above, since germanium has higher hole mobility and electron mobility than silicon, it is preferable to use a germanium substrate directly, without a process of growing a germanium epitaxial layer or a silicon germanium epitaxial layer on a silicon substrate. In consideration of the applicability of the current process, it is also preferable to use SiGe or germanium by epitaxial growth.
선택적으로, 게르마늄 기판 사용시의 장점을 응용하여, 실리콘 기판 위에 실리콘게르마늄(SiGe)을 에피택셜 성장시킬 때 Ge의 조성을 0 ~ 100wt%까지 변화시키므로써 에피택셜 성장층의 최상부층을 게르마늄 층으로 형성하는 것도 가능하다.Optionally, by applying the advantages of using a germanium substrate, when epitaxially growing silicon germanium (SiGe) on a silicon substrate, the composition of Ge is changed to 0 to 100wt% to form the top layer of the epitaxial growth layer as the germanium layer. It is also possible.
통상의 로코스(LOCOS: Local Oxidation of Silicon) 공정에 의하여 기판(102)에 소자 분리용 필드 산화막(104)을 형성하여 트랜지스터가 형성될 활성 영역을 정의하고, 활성 영역의 표면에 게이트 산화막(105)을 형성한다. 필드 산화막(104)은 상기한 로코스 공정 외에도 에스티아이(STI: shallow trench isolation) 방법에 의하여 형성하는 것도 가능하다.A field oxide film 104 for device isolation is formed on the substrate 102 by a conventional LOCOS (LOCOS) process to define an active region in which a transistor is to be formed, and a gate oxide film 105 on the surface of the active region. ). The field oxide film 104 may be formed by a shallow trench isolation (STI) method in addition to the LOCOS process described above.
게이트 산화막(105)으로는 4의 유전상수값을 갖는 실리콘이산화막(SiO2)보다 높은 유전 상수값, 즉 하이-k 값을 갖는 물질을 소정 두께로 형성한다. 하이-k 값을 갖는 물질로는, SiON, Al2O3, HfO2, ZrO2, La2O3, Y2O3, TiO2, CeO2, N2O3, Ta2O5, BaTiO3, SrTiO3, BST, PZT, 알루민산염(Aluminate)의 일종인 (HfAl)2O3와 (ZrAl)2O3, 규산염(Silicate)의 일종인 ZrSiO2, HfSiO2, 나노라미네이트(Nanolaminate)의 일종인 Al2O3/ZrO2, Al2O3/HfO2, Al2O3/ZrO2/Al2O3/ZrO2‥‥, Al2O3/HfO2/Al2O3/HfO2‥‥, SiO2/ZrO2/SiO2/ZrO2‥‥, SiO2/HfO2/SiO2/HfO2로부터 선택된 물질로 형성된다. 상기한 연속적인 층 구조에서 각 층은 한 원자층 이상의 두께를 갖으면서 계속 반복되는 구조이고, 각 층의 두께는 5Å정도가 적당하다.In the gate oxide film 105, a material having a higher dielectric constant value, that is, a high-k value, than the silicon dioxide film SiO 2 having a dielectric constant value of 4 is formed to a predetermined thickness. Examples of the material having a high-k value include SiON, Al 2 O 3 , HfO 2 , ZrO 2 , La 2 O 3 , Y 2 O 3 , TiO 2 , CeO 2 , N 2 O 3 , Ta 2 O 5 , BaTiO 3 , SrTiO 3 , BST, PZT, aluminate (HfAl) 2 O 3 and (ZrAl) 2 O 3 , a kind of silicate ZrSiO 2 , HfSiO 2 , nanolaminate Al 2 O 3 / ZrO 2 , Al 2 O 3 / HfO 2 , Al 2 O 3 / ZrO 2 / Al 2 O 3 / ZrO 2 ‥‥, Al 2 O 3 / HfO 2 / Al 2 O 3 / HfO 2 ..., SiO 2 / ZrO 2 / SiO 2 / ZrO 2 ..., SiO 2 / HfO 2 / SiO 2 / HfO 2 . In the continuous layer structure described above, each layer is a structure that is repeatedly repeated while having a thickness of at least one atomic layer, and the thickness of each layer is suitably about 5 mm.
이들 물질들은 스퍼터법, 전자빔을 이용한 방법, 저압화학기상증착(LPCVD)법 및 유기금속화학기상증착(MOCVD)법을 포함하는 모든 화학기상증착법, 원자층 증착법(Atomic Layer Deposition: ALD) 등을 포함하는 방법으로부터 선택된 임의의 방법에 의하여 형성된다.These materials include sputtering, electron beam deposition, low pressure chemical vapor deposition (LPCVD), and organic metal chemical vapor deposition (MOCVD), including chemical vapor deposition, atomic layer deposition (ALD), and the like. It is formed by any method selected from the method.
원자층 증착방법으로는 할라이드(Halide) 소오스를 이용하는 방법과, 유기 금속 소오스(Metalorganic source)를 이용하는 방법, 포토 인핸스드(Photo enhanced: UV/O3 같은 것) 원자층 증착법과, 라디컬 인핸스드(Radical enhanced) 원자층 증착법, 플라즈마 인핸스드(Plasma enhanced) 원자층 증착법, 리모트 플라즈마 인핸스드(Remote plasma enhanced) 원자층 증착법이 있다. 상기한 유기 금속 소오스를 이용하는 방법은 플라즈마 인핸스드(Plasma enhanced) 원자층 증착법을 포함한다.The atomic layer deposition method is a method using a halide source, a method using an organic metal source, a photo enhanced (such as UV / O3) atomic layer deposition method, and a radical enhanced method. Radical enhanced atomic layer deposition, plasma enhanced atomic layer deposition, and remote plasma enhanced atomic layer deposition. The method using the organometallic source described above includes a plasma enhanced atomic layer deposition method.
또한, 플라즈마 인핸스드 원자층 증착법과 리모트 플라즈마 인핸스드 증착법이 적용되는 경우, 사용되는 플라즈마로는 산소(O2) 플라즈마, 수소(H2) 플라즈마, H2O 플라즈마가 사용되며, 이들 외에도 O3, UV/O3가 사용될 수 있다.In the case where a plasma enhanced atomic layer deposition and remote plasma enhanced vapor deposition is applied, to the plasma used is an oxygen (O 2) plasma, and the hydrogen (H 2) plasma, H 2 O plasma using, in addition to these O 3 UV / O 3 can be used.
SiO2에 비하여 더 높은 유전상수, 즉 하이-k 값을 갖는 상기에서 언급한 게이트 절연물질들은 그들의 유전 상수 값에 따라 그 정도가 다르지만, SiO2에 비하여 상대적으로 안정하고, 높은 밴드 갭을 갖는다.SiO 2 as compared to the higher dielectric constant, that is isolated mentioned above has a high value -k gate material are that degree, depending on their dielectric constant, relatively stable as compared to SiO 2 and has a high band gap.
하이 k값을 갖는 물질이 게이트 산화막으로 사용되는 이유는, Si에 비하여 높은 홀 및 전자 이동도를 갖는 Ge 이나 SiGe이 채널층으로 사용되기 때문이다.The reason why a material having a high k value is used as the gate oxide film is because Ge or SiGe having a higher hole and electron mobility than Si is used as the channel layer.
예를 들어, SiO2에 비하여 최대로 약 10배의 유전 상수를 갖는 물질이 게이트 산화막으로 적용되는 경우, 100 Å의 두께를 갖는 SiO2막이 갖는 특성을 이 막은 1000 Å의 두께에서 보여줄 수 있고, 100Å의 두께로는 10Å(1nm)의 SiO2의 두께에 대응하는 유전체 특성을 보여줄 수 있기 때문에 유효 산화물 두께를 10Å(1nm)이하로 줄일 수 있게 된다.For example, when a material having a dielectric constant of up to about 10 times that of SiO 2 is applied to the gate oxide film, the properties of a SiO 2 film having a thickness of 100 μs can be shown at a thickness of 1000 μs, Since the thickness of 100 kHz can show dielectric properties corresponding to the thickness of SiO 2 of 10 Å (1 nm), the effective oxide thickness can be reduced to 10 Å (1 nm) or less.
다음으로, 게이트 유전체 막(105) 위에 게이트 전극 물질(107)이 증착된다. 게이트 전극 물질(107)은 폴리실리콘, 백금(Pt), 알루미늄(Al), 탄탈륨(Ta), TiN, SiGe을 포함하는 그룹으로부터 선택된다.Next, a gate electrode material 107 is deposited over the gate dielectric film 105. Gate electrode material 107 is selected from the group comprising polysilicon, platinum (Pt), aluminum (Al), tantalum (Ta), TiN, SiGe.
다음으로, 도 2b를 참조하면, 게이트 전극 물질(107)과 그 하부의 게이트 절연막(105)은 패터닝되고, 그것에 의하여 게이트 전극(108)과 게이트 절연막패턴(106)이 형성된다.Next, referring to FIG. 2B, the gate electrode material 107 and the gate insulating film 105 below it are patterned, whereby the gate electrode 108 and the gate insulating film pattern 106 are formed.
다음으로, 도 2c를 참조하면, n 타입 또는 p 타입의 도펀트를 기판 표면으로부터 소정 깊이로 이온주입한다. 이 때, 게이트 전극(108)은 그 하부의 반도체 기판 내에 형성되는 채널층으로 도펀트들이 주입되는 것을 차단하는 차단막으로 작용한다.Next, referring to FIG. 2C, an n-type or p-type dopant is ion implanted to a predetermined depth from the substrate surface. In this case, the gate electrode 108 serves as a blocking film to block dopants from being injected into the channel layer formed in the semiconductor substrate below.
상기한 이온주입에 의하여 도펀트들은 기판으로부터 소정 깊이에 위치하고, 뒤따르는 어닐링 공정에 의하여 기판의 표면으로부터 소정 깊이에 이르는 불순물 층인 소오스/드레인 영역이 형성된다.The dopants are located at a predetermined depth from the substrate by the ion implantation, and a source / drain region, which is an impurity layer reaching a predetermined depth from the surface of the substrate, is formed by a subsequent annealing process.
앞서 언급한 것처럼, 실리콘 기판이 기판으로써 사용되고, 실리콘 기판 위에 Ge이나 SiGe이 소정 두께로 형성되는 경우, 소오스/드레인 영역과, 채널층은 기판이 아니라 Ge이나 SiGe층에 형성된다.As mentioned above, when a silicon substrate is used as the substrate and Ge or SiGe is formed to a predetermined thickness on the silicon substrate, the source / drain regions and the channel layer are formed on the Ge or SiGe layer, not the substrate.
상기한 트랜지스터 구조는 NMOS나 PMOS외에도 CMOS를 포함하는 반도체 소자에도 적용될 수 있으며, 이종접합 바이폴라 CMOS와 이종접합 모스??(Heterojunction MOSFET)에도 적용가능하다.The transistor structure can be applied to semiconductor devices including CMOS in addition to NMOS and PMOS, and can be applied to heterojunction bipolar CMOS and heterojunction MOSFETs.
이상에서 설명한 바와 같이, 본 발명의 반도체 소자 및 그의 제조방법은, 실리콘 보다 높은 홀 및 전자 이동도를 갖는 물질을 소오스/드레인 영역 및 채널층으로 이용하고, 게이트 절연막으로 하이 k값을 갖는 물질을 적용하므로써, 반도체 소자의 집적도 향상에 부응하는 전기적 특성을 만족시킬 수 있다.As described above, the semiconductor device and the method of manufacturing the same of the present invention use a material having a higher hole and electron mobility than silicon as a source / drain region and a channel layer, and a material having a high k value as the gate insulating film. By applying, the electrical characteristic corresponding to the improvement of the integration degree of a semiconductor element can be satisfy | filled.
여기에서는, 본 발명의 특정 실시예에 대하여 설명하고 도시하였지만, 본 발명의 사상과 정신을 위배하지 않는 한 통상의 지식을 가진 자들에 의하여 변형과 개선이 가능할 것이다. 따라서, 이하 본 발명의 특허청구범위는 그러한 모든 변형과 개선을 포함하는 것으로 간주된다.Although specific embodiments of the present invention have been described and illustrated herein, modifications and improvements will be made by those skilled in the art without departing from the spirit and spirit of the invention. Accordingly, the claims of the present invention are hereafter considered to include all such modifications and improvements.
Claims (14)
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Citations (3)
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| KR19990038229A (en) * | 1997-11-04 | 1999-06-05 | 박원훈 | Nonvolatile memory device using field effect transistor with ferroelectric gate and manufacturing method thereof |
| US6335248B1 (en) * | 2001-04-30 | 2002-01-01 | International Business Machines Corporation | Dual workfunction MOSFETs with borderless diffusion contacts for high-performance embedded DRAM technology |
| US6353249B1 (en) * | 2000-02-14 | 2002-03-05 | International Businsess Machines Corporation | MOSFET with high dielectric constant gate insulator and minimum overlap capacitance |
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2002
- 2002-03-11 KR KR1020020012862A patent/KR20030073338A/en not_active Application Discontinuation
Patent Citations (3)
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