KR20030067989A

KR20030067989A - Pdp dirver

Info

Publication number: KR20030067989A
Application number: KR1020020007762A
Authority: KR
Inventors: 고대협
Original assignee: 주식회사 엘지이아이
Priority date: 2002-02-09
Filing date: 2002-02-09
Publication date: 2003-08-19

Abstract

PURPOSE: An apparatus for driving a PDP is provided to reduce a manufacturing cost by minimizing the number of circuits added to a high voltage portion and forming an AC and DC power control circuit in a low voltage portion of a data driver IC. CONSTITUTION: An apparatus for driving a PDP includes the first latch(51), the second latch(52), and a logical operation portion(53). The first latch is synchronized with the first clock signal in order to maintain and memorize temporarily a state of an input signal. The second latch is synchronized with the second clock signal in order to maintain and memorize temporarily an output signal of the first latch. The logical operation portion receives the output signals of the first latch and the second latch and generate a gate signal to output an AC voltage and a DC voltage of a high voltage portion by performing a logical operation for the output signals of the first latch and the second latch. A buffer portion(54) delays the first and the second clock signals of the first latch and the second latch.

Description

PD Drive {PDP DIRVER}

본 발명은 피디피 구동장치에 관한 것으로, 특히 저전압부의 복수개의 출력신호가 서로 다른 구간에서 온, 오프되어 최종 고전압 구동회로의 출력이 천이할때와 안정된 상태의 전원이 분리될 수 있도록 한 피디피 구동장치에 관한 것이다.The present invention relates to a PD drive device, and in particular, a PD drive device in which a plurality of output signals of the low voltage unit are turned on and off in different sections so that the output of the final high voltage drive circuit can be separated from a stable power source. It is about.

일반적으로, 피디피(PDP; Plasma Display Panel, 이하 피디피로 표기함) 데이터 드라이버 집적회로는 도 1과 같이 순차적인 데이터 입력을 받는 저전압부(10)와 PDP의 데이터 전극을 구동하는 고전압부(20)로 구성되어 있다. 고전압부(20)는 통상 64개 혹은 96, 192개의 많은 수의 출력단(Q1~QN)으로 구성되어 있으며 이 출력들은 래치 컨트롤신호에 의해 동시에 스위칭되도록 되어 있다.In general, a PDP data driver integrated circuit (PDP) data driver integrated circuit includes a low voltage unit 10 receiving sequential data input as shown in FIG. 1 and a high voltage unit 20 driving a data electrode of the PDP. Consists of The high voltage unit 20 is usually composed of a large number of output terminals Q1 to QN of 64, 96, and 192, and these outputs are simultaneously switched by a latch control signal.

이때, 출력단에 연결된 데이터 전극은 100~150pF의 값을 갖는 매우 큰 커패시터로 모델링 될 수 있으며, 매우 큰 커패시터를 충전시키다 보니 전원전압은 스위칭하는 순간에 매우 큰 전압강하가 발생하게 된다.At this time, the data electrode connected to the output terminal can be modeled as a very large capacitor having a value of 100 ~ 150pF, and as the charging of the very large capacitor, a very large voltage drop occurs when the power supply voltage is switched.

일반적인 피디피는 데이터 전극 스위칭시간과 스캔전극 스위치시간이 데이터 전극의 스위칭시간과 어긋나게 조정되는 경우, 특히, 도 2에 도시된 바와 같이 데이터 전극의 고속 구동을 위해 데이터 드라이버출력단의 펄스폭을 조정하여 오버랩 스캔을하는 경우에는 이러한 전압강하가 문제가 되는데, 펄스폭 제어를 하는 데이터 드라이버 집적회로는 통상 두개의 래치 입력이 필요하게 된다A general PD is overlapped when the data electrode switching time and the scan electrode switch time are adjusted to be different from the switching time of the data electrode. In particular, as illustrated in FIG. 2, the pulse width of the data driver output terminal is overlapped for high speed driving of the data electrode. This voltage drop becomes a problem when scanning, and data driver integrated circuits with pulse width control usually require two latch inputs.

즉, 도 3은 종래 피디피 구동장치의 구성을 보인 예시도로서, 이에 도시한바와 같이 입력되는 신호의 상태를 일시적으로 유지 또는 기억시키는 제1 래치(31)와; 상기 제1 래치(31)의 출력신호를 일시적으로 유지 또는 기억시키는 제2 래치(32)와; 상기 제1, 제2 래치(31, 32)의 출력신호를 입력받아 논리합연산하여 출력하는 논리합 게이트(33)와; 상기 논리합 게이트(33)의 출력을 인버팅하여 고전압부 입력신호를 출력하는 인버터(34)로 구성된 것으로, 제1, 제2 래치제어신호를 사용하여 일반적인 50%의 듀티비를 갖는 입력 데이터로부터 상기 제1, 제2 래치신호의 간격차이만큼 고전위 펄스의 폭을 증가시킬 수 있게 된다.That is, FIG. 3 is an exemplary view showing a configuration of a conventional PD drive device, and includes a first latch 31 for temporarily holding or storing a state of an input signal as shown in the figure; A second latch (32) for temporarily holding or storing an output signal of the first latch (31); A logic sum gate 33 for receiving the output signals of the first and second latches 31 and 32 and performing logical sum operation on the output signals; Inverter 34 for outputting the high voltage input signal by inverting the output of the logic sum gate 33, using the first, second latch control signal from the input data having a typical 50% duty ratio It is possible to increase the width of the high potential pulse by the gap difference between the first and second latch signals.

곧, LEA신호 저전위에서 쉬프트 레지스터(Shift Register)(11)에 저장되어 있던 데이터는 제1 래치(31)의 출력으로 전파되고, 이와 동시에 최종단 논리합 게이트(33)의 입력에 도달한다.In other words, the data stored in the shift register 11 at the LEA signal low potential propagates to the output of the first latch 31, and at the same time reaches the input of the last logical sum gate 33.

다음 데이터가 저전위 레벨이라면 LEB신호에 의해 출력단이 저전위로 천이하게된다. 통상 펄스폭 제어를 하지 않는 드라이버 집적회로인 경우에는 래치제어를 하나만 사용하므로 모든 출력단이 천이하는 시점이 래치 제어신호가 저전위로 되는 동일한 시점이고, 이때에 스캔 전극도 동시에 천이하므로 데이터 드라이버 집적회로의 출력에 전압강하가 생겨도 문제가 없으나, 도 3과 같은 회로를 사용하는 데이터 드라이버 집적회로는 출력단간의 천이 시점이 다르게되고, 다른 출력 단 천이에 의한 전원 전압강하가 현재 고전위 레벨을 유지해주어야 하는 출력단에 영향을 끼치게된다.If the next data is at the low potential level, the output stage transitions to the low potential by the LEB signal. In the case of a driver integrated circuit which does not normally control pulse width, only one latch control is used. Therefore, when all the output stages transition, the same time when the latch control signal becomes low potential and the scan electrodes also transition simultaneously, Although there is no problem even if a voltage drop occurs at the output, the data driver integrated circuit using the circuit as shown in FIG. 3 has a different transition point between output stages, and an output stage at which the power supply voltage drop caused by another output stage transition maintains the current high potential level. Will affect.

따라서, 스위칭하는 순간의 출력단에 전류를 공급하는 전원(AC전원)과 안정된 상태에 있는 출력단에 전류를 공급하는 전원(DC전원)을 분리해 줄 필요가 있는데, 도 4와 같은 종래의 통상적인 AC,DC전원 분리회로는 출력전압의 스위칭 완료상태를 검사해서 이를 다시 전원부로 피드백시켜 전원 스위치에 사용하는 방법을 쓰고 있다.Therefore, it is necessary to separate the power supply (AC power supply) supplying current to the output terminal at the moment of switching and the power supply (DC power supply) supplying current to the output terminal in a stable state. DC power separation circuit checks the switching completion state of output voltage and feeds it back to power part.

그러나, 피디피 데이터 드라이버 집적회로에서는 출력단이 고전압부로 구성되어 있어서, 상기 종래의 AC,DC전원 분리회로를 고전압부에 추가회로로 구성하는 것은 집적회로의 크기를 증가시켜, 집적회로단가를 올리게 되므로 채택하기 어려운 문제점이 있었다.However, in the PD data driver integrated circuit, the output stage is composed of a high voltage section, and the conventional AC and DC power supply separation circuit is configured as an additional circuit in the high voltage section, which increases the size of the integrated circuit and increases the integrated circuit cost. There was a problem that was difficult to do.

본 발명은 상기와 같은 문제점을 해결하기 위하여 창안한 것으로, 고전압부에 추가되는 회로를 최소화시키고, AC,DC전원 분리 조정회로를 데이터 드라이버 집적회로의 저전압부에 형성하여 집적회로단가 증가요인을 최소화 시킬수 있는 회로를 제안한다.The present invention has been devised to solve the above problems, and minimizes the circuit added to the high voltage section and minimizes the increase factor of the integrated circuit cost by forming the AC and DC power supply isolation adjusting circuit in the low voltage section of the data driver integrated circuit. We propose a circuit that can be used.

즉, 고전압부에서의 회로증가를 최소화하기 위해 저전압부의 논리 게이트를 이용하여 저전압부의 복수개의 출력신호가 서로 다른 구간에서 온, 오프되어 최종 고전압 구동회로의 출력이 천이할때와 안정된 상태의 전원이 분리될 수 있도록 한 피디피 구동장치를 제공함에 그 목적이 있다.That is, in order to minimize the increase of the circuit in the high voltage section, a plurality of output signals of the low voltage section are turned on and off in different sections by using logic gates of the low voltage section so that the power supply in the stable state and when the output of the final high voltage driving circuit transitions The object is to provide a PD drive that can be separated.

도 1은 일반적인 피디피 구동장치의 구성을 보인 예시도.1 is an exemplary view showing a configuration of a typical PD drive.

도 2는 일반적인 피디피 구동장치의 동작에 따른 데이터 전극, 스캔 전극의 타이밍도.2 is a timing diagram of a data electrode and a scan electrode according to an operation of a general PD driver.

도 3은 종래 피디피 구동장치의 구성을 보인 예시도.Figure 3 is an exemplary view showing the configuration of a conventional PD drive.

도 4는 종래의 AC, DC전원전압 분리장치의 구성을 보인 회로도.Figure 4 is a circuit diagram showing the configuration of a conventional AC, DC power supply voltage separating device.

도 5는 본 발명 피디피 구동장치의 구성을 보인 예시도.5 is an exemplary view showing the configuration of the present invention PD drive device.

도 6은 본 발명 피디피 구동장치의 동작에 따른 저, 고 전압부의 타이밍도.6 is a timing diagram of a low and high voltage unit according to an operation of the PDPC driving apparatus of the present invention.

도 7은 본 발명 피디피 구동장치의 AC, DC전원전압 분리장치의 일예를 보인 회로도.Figure 7 is a circuit diagram showing an example of the AC, DC power supply voltage separating device of the present invention PD drive.

*** 도면의 주요부분에 대한 부호의 설명 ****** Explanation of symbols for main parts of drawing ***

51, 52: 제1, 제2 래치 53: 논리 연산부51, 52: first and second latch 53: logic operation unit

53a, 53c, 53e: 제1~제3 논리합 게이트53a, 53c, 53e: first to third logical sum gates

53b, 53d: 제1, 제2 논리곱 게이트 53f: 인버터53b, 53d: first and second AND gates 53f: inverter

54: 버퍼부 54a, 54b: 인버터54: buffer sections 54a, 54b: inverter

상기와 같은 목적을 달성하기 위한 본 발명은, 제1 클럭신호에 동기되어 입력되는 신호의 상태를 일시적으로 유지 또는 기억하는 제1 래치와; 상기 제1 래치의 출력신호가 제2 클럭신호에 동기되어 일시적으로 유지 또는 기억하는 제2 래치와; 상기 제1, 제2 래치의 출력신호를 입력받아 논리연산하여 고전압부의 AC, DC전원전압이 출력되도록 게이트신호를 출력하는 논리연산부로 구성된 것을 특징으로 한다.The present invention for achieving the above object comprises: a first latch for temporarily holding or storing a state of a signal input in synchronization with a first clock signal; A second latch for temporarily holding or storing an output signal of the first latch in synchronization with a second clock signal; And a logic operation unit configured to receive the output signals of the first and second latches and perform a logic operation to output a gate signal to output the AC and DC power supply voltages of the high voltage unit.

이하, 본 발명에 따른 일실시예를 첨부한 도면을 참조하여 상세히 설명하면 다음과 같다.Hereinafter, an embodiment according to the present invention will be described in detail with reference to the accompanying drawings.

도 5는 본 발명 피디피 구동장치의 구성을 보인 예시도로서, 이에 도시된 바와 같이 제1 클럭신호에 동기되어 입력되는 신호의 상태를 일시적으로 유지 또는 기억하는 제1 래치(51)와; 상기 제1 래치(51)의 출력신호가 제2 클럭신호에 동기되어 일시적으로 유지 또는 기억하는 제2 래치(52)와; 상기 제1, 제2 래치(51, 52)의 출력신호를 입력받아 논리연산하여 고전압부의 AC, DC전원전압이 출력되도록 게이트신호를 출력하는 논리연산부(53)로 구성된 것으로, 이와 같이 구성된 본 발명의 피디피 구동장치의 동작을 도 6의 타이밍도를 참조하여 동작 및 작용을 설명하면 다음과 같다.FIG. 5 is an exemplary view showing the configuration of the present invention drive device, comprising: a first latch 51 for temporarily holding or storing a state of a signal input in synchronization with a first clock signal; A second latch 52 for temporarily holding or storing an output signal of the first latch 51 in synchronization with a second clock signal; According to the present invention, a logic operation unit 53 is configured to receive the output signals of the first and second latches 51 and 52 and output a gate signal to output the AC and DC power supply voltages of the high voltage unit. Referring to the timing diagram of FIG. 6 for the operation of the PD drive of the operation and operation will be described as follows.

본 발명은 고전압부에서의 회로 증가를 최소화하기 위해 저전압부에서 피디피 데이터 드라이버 집적회로의 특징을 최대한 이용하여 최종 고전압 구동회로의 게이트를 조정하여 출력이 천이할때와 안정된 상태의 전원이 분리될 수 있도록 회로를 구성하고 있다.According to the present invention, the power of the stable state can be separated from the output transition by adjusting the gate of the final high voltage driving circuit by maximizing the characteristics of the PD data driver integrated circuit in the low voltage section to minimize the circuit increase in the high voltage section. The circuit is configured to be.

또한, 본 발명은 저전압부의 래치 제어신호에 시간지연을 만들어 래치 구동이 딜레이시키는 버퍼(54a, 54b)양 만큼 늦게 이루어지게 하고, 시간지연이 없는 원래 래치 제어신호와 현재 래치에 저장되어 있는 데이터값을 이용하여 출력단이천이가 발생하는지를 논리 게이트로 연산하게 회로를 구성할 수 있다.In addition, the present invention creates a time delay in the latch control signal of the low voltage section so that the latch drive is delayed by the amount of the buffers 54a and 54b delayed, and the original latch control signal without time delay and the data value stored in the current latch. The circuit can be configured to calculate whether the output stage transition occurs using a logic gate.

먼저, 제1 래치(51)의 입력신호는 제1 버퍼(54a)에 의해 소정시간 지연된 LEA신호에 의해 동기되어 신호를 출력한다.First, the input signal of the first latch 51 is synchronized with the LEA signal delayed by the first buffer 54a to output a signal.

또한, 제2 래치(52)는 상기 제1 래치(51)의 출력신호를 입력받아 상기 제2 버퍼(54b)에 의해 소정시간 지연된 LEB신호에 의해 동기되어 신호를 출력한다.In addition, the second latch 52 receives the output signal of the first latch 51 and outputs the signal in synchronization with the LEB signal delayed by the second buffer 54b for a predetermined time.

여기서, 상기 제1, 제2 래치(51, 52)는 로우(Low)액티브로서, 클럭신호로 입력되는 LEA, LEB신호의 저전위로 변화하는 시점에 입력신호(D, DQA)가 동기되어 출력된다.In this case, the first and second latches 51 and 52 are low active, and the input signals D and DQA are synchronously outputted at the time when they change to the low potential of the LEA and LEB signals input as clock signals. .

이로써, 상기 LEA신호가 고전위->저전위로 변화하는 시점에서 상기 제1 래치(51)의 출력신호(DQA)는 입력신호(D)의 고전위를 출력하게 된다.Thus, when the LEA signal changes from high potential to low potential, the output signal DQA of the first latch 51 outputs the high potential of the input signal D. FIG.

상기 제1 래치(51)의 출력신호(DQA)는 다음단의 제2 래치(52)의 입력신호가 되고, 상기 LEB신호가 고전위->저전위로 변화하는 시점에서 상기 제1 래치(51)의 출력이자 제2 래치(52)의 입력신호(DQA)의 레벨을 그대로 출력한다.The output signal DQA of the first latch 51 becomes the input signal of the second latch 52 of the next stage, and the first latch 51 at the time when the LEB signal changes from high potential to low potential And outputs the level of the input signal DQA of the second latch 52 as it is.

이에, 상기 제2 래치(52)는 그 순간 저전위에서 고전위로 변화된 출력신호(DQB)를 제1 논리합 게이트(53a)의 입력단자로 출력하며, 그 제1 논리합 게이트(53a)는 상기 제2 래치(52)의 출력신호를 반전시킨 신호와 상기 LEA신호를 논리합 연산하여 출력한다.Accordingly, the second latch 52 outputs the output signal DQB changed from the low potential to the high potential at the input terminal of the first AND gate 53a, and the first AND gate 53a is the second latch. A logical sum of the signal inverted at 52 and the LEA signal is outputted.

이때, 상기 제1 래치(51)의 출력신호(DQA)는 상기 LEB신호와 함께 제2 논리합 게이트(53c)의 입력측으로 반전되어 입력된다.At this time, the output signal DQA of the first latch 51 is inverted and input to the input side of the second logic sum gate 53c together with the LEB signal.

그 결과, 상기 제2 논리합 게이트(53c)는 논리합 연산하여 (g)와 같은 파형을 출력한다.As a result, the second AND gate 53c performs an OR operation and outputs a waveform such as (g).

즉, 상기 제1, 제2 논리합 게이트(53a, 53c)는 입력신호로 상기 LEA, LEB신호가 저전위이고, 상기 제1, 제2 래치(51, 52)의 출력신호(DQA, DQB)가 고전위일때 저전위를 출력하며, 그 외의 경우에 대해서 상기 제1, 제2 논리합 게이트(53a, 53c)는 고전위를 출력한다.That is, the LEA and LEB signals have low potentials as input signals, and the output signals DQA and DQB of the first and second latches 51 and 52 are input. When the high potential is low, the low potential is output. In other cases, the first and second logic gates 53a and 53c output the high potential.

이에 의해, 제1 논리곱 게이트(53b)는 상기 제1, 제2 논리합 게이트(53a, 53c)의 출력을 논리곱 연산하여 출력한다.As a result, the first AND gate 53b performs an AND operation on the outputs of the first and second AND gates 53a and 53c.

그 결과, 상기 제1 논리곱 게이트(53b)의 출력신호는 (h)와 같은 파형으로 도시되며, 그 제1 논리곱 게이트(53b)의 출력신호는 제1 래치(51)의 출력신호(DQA)와 제2 래치(52)의 출력신호(DQB)를 논리합 연산한 출력과 함께 제2 논리곱 게이트(53d)에 입력되고, 그 결과 논리곱 연산된후 반전되어 (j)와 같은 파형을 갖는다.As a result, the output signal of the first AND gate 53b is shown by a waveform such as (h), and the output signal of the first AND gate 53b is the output signal DQA of the first latch 51. ) And the output signal DQB of the second latch 52 together with the output of the OR operation, are input to the second AND gate 53d. As a result, the AND signal is inverted and then inverted to have a waveform as shown in (j). .

이때, 제2 논리곱 게이트(53d)와 함께 제3 논리곱 게이트(53e)의 출력신호를 입력받아 반전하여 출력된 파형은 (k)와 같다.At this time, the waveform obtained by inverting the output signal of the third AND gate 53e together with the second AND gate 53d is output as (k).

상기한 바와 같이 동작하는 저전압부의 출력파형(h, j, k)을 이용하여 고전압부의 회로의 일예는 도 7과 같이 구성된다.An example of a circuit of the high voltage section using the output waveforms h, j, k of the low voltage section operating as described above is configured as shown in FIG.

즉, 고전압부의 회로는 도 6의 (j)신호를 게이트 신호의 레벨에 따라 AC를 출력하는 제1 피모스 트랜지스터(M71)와 도 6의 (h)신호를 DC를 고전압출력(Q)으로 출력하는 제2 피모스 트랜지스터(M73) 및 상기 제1 피모스 트랜지스터(M71)의 드래인과 앤모스 트랜지스터(M72)의 드래인이 접속되어, 상기 제1 피모스트랜지스터(M71)가 온상태이어도 상기 앤모스 트랜지스터(M72)가 도통상태면 그 앤모스 트랜지스터(M72)의 접지된 소스측으로 인해 상기 고전압 출력(Q)은 저전위를 출력한다.That is, the circuit of the high voltage unit outputs the first PMOS transistor M71 that outputs AC according to the level of the gate signal of FIG. 6 (j) and the signal of FIG. 6 (h) to DC as the high voltage output Q. The drain of the second PMOS transistor M73 and the first PMOS transistor M71 and the drain of the NMOS transistor M72 are connected so that the first PMOS transistor M71 is turned on. When NMOS transistor M72 is in a conductive state, the high voltage output Q outputs a low potential due to the grounded source side of NMOS transistor M72.

상기한 바는 하나의 고전압 출력(Q)을 일예로 한것으로, 일반적으로 고전압 출력(Q)은 통상 많은 수의 출력단으로 구성되어 있으며, 그 출력들은 래치 신호에 의해 동시에 스위칭 된다.The above is an example of one high voltage output Q. In general, the high voltage output Q is generally composed of a large number of output stages, and the outputs are simultaneously switched by a latch signal.

이상에서 상세히 설명한 바와 같이 본 발명은 고전압부에 추가되는 회로를 최소화시키고, AC,DC전원 분리 조정회로를 데이터 드라이버 집적회로의 저전압부에 형성하여 집적회로단가 증가요인을 최소화 시킬수 있는 회로를 제안한다.As described in detail above, the present invention proposes a circuit capable of minimizing a circuit added to a high voltage unit and minimizing an increase in integrated circuit unit cost by forming an AC and DC power supply isolation adjusting circuit in a low voltage unit of a data driver integrated circuit. .

즉, 고전압부에서의 회로증가를 최소화하기 위해 저전압부의 논리 게이트를 이용하여 저전압부의 복수개의 출력신호가 서로 다른 구간에서 온, 오프되어 최종 고전압 구동회로의 출력이 천이할때와 안정된 상태의 전원이 분리될 수 있도록 하는 효과가 있다.That is, in order to minimize the increase of the circuit in the high voltage section, a plurality of output signals of the low voltage section are turned on and off in different sections by using logic gates of the low voltage section so that the power supply in the stable state and when the output of the final high voltage driving circuit transitions It is effective to be separated.

Claims

A first latch for temporarily holding or storing a state of a signal input in synchronization with the first clock signal; A second latch for temporarily holding or storing an output signal of the first latch in synchronization with a second clock signal;

And a logic operation unit configured to receive the output signals of the first and second latches and perform a logic operation to output a gate signal to output the AC and DC power supply voltages of the high voltage unit.

The apparatus of claim 1, wherein the clock signals of the first and second latches each have a buffer to give a delay time to the clock signal input to the original latch.

The gate driving circuit of claim 1, wherein the logic operation unit comprises: a first logic sum gate configured to perform a logic sum operation on a signal in which an output signal of the first latch is inverted and a clock signal of the second latch;

A second logic sum gate configured to perform a logic sum operation on a signal obtained by inverting the clock signal of the first latch and the output signal of the second latch;

A first AND gate outputting the first gate signal of the MOS transistor for outputting an AC power supply voltage by performing an AND operation on the output signal of the first and second OR gates;

A third AND gate for performing an OR operation on the output signals of the first and second latches;

A second AND gate outputting a second gate signal of a MOS transistor for performing an AND operation on the output signals of the third AND gate and the first AND gate, and inverting the same;

And an inverter for outputting a third gate signal by inverting the output of the third logical sum gate.