KR20030060303A - input buffer in low power semiconductor device - Google Patents

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Abstract

PURPOSE: An input buffer of a semiconductor device is provided to minimize the power consumption at a standby mode by improving a structure of the input buffer. CONSTITUTION: An input buffer includes a data input portion(20), an input control signal generation portion(10), and a data passing portion(30). The data input portion latches data in response to an input control signal. The input control signal generation portion receives a control signal and a clock signal in order to generate the input control signal to the data input portion. The data passing portion provides the data to an input terminal of the data input portion only when the control signal belongs to a particular logical state. The data passing portion includes a transmission gate(TG3) and a latch(L3).

Description

반도체 장치의 입력버퍼{input buffer in low power semiconductor device}Input buffer in low power semiconductor device

본 발명은 반도체 집적회로에 관한 것으로, 특히 반도체 메모리 장치에 채용하기 적합한 입력버퍼에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to semiconductor integrated circuits, and more particularly to an input buffer suitable for use in semiconductor memory devices.

휴대용 기기 등과 같은 전자 기기의 대량 보급과 소형 경량화 추세에 따라, 그에 채용되는 대규모 집적회로 예컨대 반도체 메모리 장치는 저전력으로 동작할 것이 요구되어진다. 왜냐하면, 보다 저전력으로 동작하는 반도체 메모리 장치가 휴대용 기기에 전원을 공급하는 배터리 수명을 보다 길게 할 수 있기 때문이다. 또한, 저전력 반도체 메모리 장치의 채용은 배터리의 사이즈를 상대적으로 작게 하는데 기여할 수 있으므로 전자기기의 전체 사이즈는 축소될 수 있다. 특히, 비디오 이미지 처리 및 언어 인식등의 응용분야에서는 대용량의 반도체 메모리 장치가 사용되고 있는데, 억세스시의 전력소모를 줄이는 것이 전체 시스템의 전력소모를 최소화하기 위해 필요해진다.BACKGROUND With the widespread popularity and miniaturization of electronic devices such as portable devices, large scale integrated circuits such as semiconductor memory devices employed therein are required to operate at low power. This is because a semiconductor memory device operating at lower power can extend battery life for supplying power to a portable device. In addition, the adoption of a low power semiconductor memory device can contribute to making the size of the battery relatively small, so that the overall size of the electronic device can be reduced. In particular, a large-capacity semiconductor memory device is used in applications such as video image processing and language recognition, and it is necessary to reduce power consumption of the entire system in order to reduce power consumption during access.

반도체 메모리 장치내의 각종 회로의 전류소모 동작을 개선하기 위한 많은 연구 및 개발이 본 분야에서 진행되어지고 있다. 도 1은 종래기술에 따른 입력버퍼의 회로구조를 도시한 것이다.Many researches and developments for improving the current consumption operation of various circuits in a semiconductor memory device have been conducted in this field. 1 shows a circuit structure of an input buffer according to the prior art.

도면을 참조하면, 입력되는 데이터(DIN)를 래치하기 위한 데이터 입력부(20)에 입력제어신호를 제공하는 입력제어신호 발생부(10)가 제로 스탠바이 파워구현을 위해 펄스제너레이터 및 코어블록(2)에 연결됨을 알 수 있다. 상기 입력제어신호 발생부(10)는 제어신호(CSN) 및 클럭신호(CK)를 수신하여 상기 입력제어신호를 생성하기 위해 복수의 인버터(I1-I8)와, 트랜스미션 게이트(TG1)와, 낸드 게이트(NAN1,NAN2)로 구성되며, 멀티플렉서 블록(4)으로 래치된 입력데이터를 인가하기 위한 상기 데이터 입력부(20)는 인버터들(I9-I12))과, 트랜스미션 게이트(TG2)와, 인버터 래치(L2)로 이루어진다.Referring to the drawings, an input control signal generator 10 providing an input control signal to the data input unit 20 for latching the input data DIN is configured to generate a pulse generator and a core block 2 for zero standby power. You can see that it is connected to. The input control signal generator 10 receives a control signal CSN and a clock signal CK to generate the input control signal, and includes a plurality of inverters I1-I8, a transmission gate TG1, and a NAND. The data input unit 20, which is composed of gates NAN1 and NAN2, for applying input data latched to the multiplexer block 4, includes inverters I9-I12, a transmission gate TG2, and an inverter latch. It consists of (L2).

상기 제어신호(CSN)는 외부적으로 인가되는 제어신호인데, 상기 신호를 하이 레벨로 유지하고 클럭신호(CK)를 하이로 인가하는 경우에 상기 입력제어신호 발생부(10)의 출력은 로우("L")가 된다. 이에 따라, 데이터 입력부(20)내의 트랜스미션 게이트(TG2)가 인에이블되어 입력 데이터(DIN)의 논리가 래치(L2)의 입력으로 제공되고, 멀티플렉서 블록(4)에는 상기 입력 데이터의 반전 데이터가 인가된다.The control signal CSN is a control signal applied externally. When the signal is maintained at a high level and the clock signal CK is applied high, the output of the input control signal generator 10 is low ( "L"). Accordingly, the transmission gate TG2 in the data input unit 20 is enabled, the logic of the input data DIN is provided to the input of the latch L2, and the inversion data of the input data is applied to the multiplexer block 4. do.

상기한 도 1의 입력버퍼 회로에서는 입력 데이터의 입력제어가 동기신호인 클럭신호(CK)에 의해서 이루어짐을 알 수 있다. 즉, 외부적으로 인가되는 제어신호인 상기 신호(CSN:예컨대 칩 선택신호)에 의해서는 입력버퍼의 데이터 입력동작을 막지 못하는 것이다. 따라서, 제어신호 CSN이 "H"인 경우에 슬립모드로 동작하는 경우에 메모리 셀은 리드/라이트 동작을 하지 않지만 제로 홀드를 위한 인버터나 내부의 데이터 래치 회로들은 계속 동작을 한다. 그러므로 이 동안에는 전력을 소모하게 된다.In the input buffer circuit of FIG. 1, it can be seen that the input control of the input data is performed by the clock signal CK which is a synchronization signal. That is, the data input operation of the input buffer cannot be prevented by the signal (CSN: chip selection signal) which is an externally applied control signal. Therefore, when the control signal CSN is "H", when operating in the sleep mode, the memory cell does not perform the read / write operation, but the inverter for zero hold or the internal data latch circuits continue to operate. Therefore, it consumes power during this time.

상기한 바와 같이, 종래의 입력버퍼 구조에서는 메모리의 용량이 커질수록 스탠바이 파워가 리드/라이트 파워에 가까운 비율의 전력을 소모하는 문제점이 있게 된다.As described above, in the conventional input buffer structure, there is a problem in that the standby power consumes a power closer to the read / write power as the memory capacity increases.

따라서, 종래의 구조에서 제어신호 입력 구조를 개선하여 제로 스탠바이 파워를 구현함은 물론 동시에 제로 홀드 타임 기능을 구현하는 기술이 요구된다.Accordingly, there is a need for a technique for realizing a zero standby power as well as a zero hold time function by improving a control signal input structure in a conventional structure.

따라서, 본 발명의 목적은 전력의 소모를 저감 또는 최소화할 수 있는 반도체 장치의 입력버퍼를 제공함에 있다.Accordingly, an object of the present invention is to provide an input buffer of a semiconductor device capable of reducing or minimizing power consumption.

본 발명의 다른 목적은 제로 스탠바이 파워를 구현함과 동시에 제로 홀드 타임 기능을 함께 행하는 데이터 입력버퍼 회로를 제공함에 있다.Another object of the present invention is to provide a data input buffer circuit which implements a zero hold time function while implementing zero standby power.

본 발명의 다른 목적은 반도체 칩의 전체 퍼포먼스를 개선할 수 있는 반도체 메모리 장치의 입력버퍼를 제공함에 있다.Another object of the present invention is to provide an input buffer of a semiconductor memory device capable of improving the overall performance of a semiconductor chip.

상기한 목적들을 달성하기 위한 본 발명의 양상(aspect)에 따른 반도체 장치의 입력버퍼는, 입력제어신호에 응답하여 인가되는 데이터를 래치하기 위한 데이터입력부와; 상기 데이터 입력부에 상기 입력제어신호를 생성하기 위해 제어신호 및 클럭신호를 수신하는 입력제어신호 발생부와; 제로 홀드 타임기능을 위해 상기 제어신호가 특정한 논리상태로 되는 경우에만 이에 응답하여 상기 데이터를 상기 데이터 입력부의 입력단에 제공하는 데이터 패싱부를 가짐을 특징으로 한다.An input buffer of a semiconductor device according to an aspect of the present invention for achieving the above objects comprises: a data input unit for latching data applied in response to an input control signal; An input control signal generator for receiving a control signal and a clock signal to generate the input control signal to the data input unit; And a data passing section for providing the data to an input terminal of the data input section in response to the control signal becoming a specific logic state for a zero hold time function.

도 1은 종래기술에 따른 입력버퍼의 회로구성도1 is a circuit diagram of an input buffer according to the prior art

도 2는 본 발명의 실시 예에 따른 입력버퍼의 회로구성도2 is a circuit diagram illustrating an input buffer according to an embodiment of the present invention.

이하에서는 본 발명에 따른 반도체 장치의 입력버퍼에 대한 바람직한 실시 예가 첨부된 도면을 참조하여 상세히 설명된다.Hereinafter, a preferred embodiment of an input buffer of a semiconductor device according to the present invention will be described in detail with reference to the accompanying drawings.

도 2에는 본 발명의 실시 예에 따른 반도체 메모리 장치의 입력버퍼의 회로가 도시된다. 도면을 참조하면, 입력제어신호에 응답하여 인가되는 데이터를 래치하기 위한 데이터 입력부(20)와, 상기 데이터 입력부에 상기 입력제어신호를 생성하기 위해 제어신호 및 클럭신호를 수신하는 입력제어신호 발생부(10)와, 상기 제어신호가 특정한 논리상태로 되는 경우에만 이에 응답하여 상기 데이터를 상기 데이터 입력부의 입력단에 제공하는 데이터 패싱부(30)로 구성된다.2 illustrates a circuit of an input buffer of a semiconductor memory device according to an embodiment of the present invention. Referring to the drawings, a data input unit 20 for latching data applied in response to an input control signal, and an input control signal generator which receives a control signal and a clock signal to generate the input control signal in the data input unit. (10) and a data passing section 30 which provides the data to the input terminal of the data input section only in response to the control signal becoming a specific logic state.

도 1과 유사하게, 입력되는 데이터(DIN)를 래치하기 위한 데이터 입력부(20)에 입력제어신호를 제공하는 입력제어신호 발생부(10)는 제로 스탠바이 파워구현을 위해 펄스제너레이터 및 코어블록(2)에 연결되고, 상기 입력제어신호 발생부(10)는 제어신호(CSN) 및 클럭신호(CK)를 수신하여 상기 입력제어신호를 생성하기 위해 복수의 인버터(I1-I8)와, 트랜스미션 게이트(TG1)와, 낸드 게이트(NAN1,NAN2)로 구성되며, 멀티플렉서 블록(4)으로 래치된 입력데이터를 인가하기 위한 상기 데이터 입력부(20)는 인버터들(I9-I12))과, 트랜스미션 게이트(TG2)와, 인버터 래치(L2)로 이루어진다.Similar to FIG. 1, the input control signal generator 10 which provides an input control signal to the data input unit 20 for latching the input data DIN is a pulse generator and a core block 2 for zero standby power. The input control signal generator 10 receives a control signal CSN and a clock signal CK and generates a plurality of inverters I1-I8 and a transmission gate to generate the input control signal. TG1 and NAND gates NAN1 and NAN2. The data input unit 20 for applying the input data latched to the multiplexer block 4 includes inverters I9-I12 and a transmission gate TG2. ) And inverter latch L2.

도 1의 구성에 비해 상기 데이터 패싱부(30)를 더 구비하는 도 2를 참조하면, 상기 데이터 패싱부(30)는 상기 제어신호(CSN)을 수신하여 지연하기 위한 인버터 들(I20,I21)과, 상기 인버터(I21)의 출력에 응답하여 상기 입력 데이터(DIN)를 패싱하기 위한 트랜스미션 게이트(TG3)와, 상기 트랜스미션 게이트(TG3)의 출력을 래치하기 위한 인버터 래치(L3)로 구성된다.Referring to FIG. 2, which further includes the data passing unit 30 as compared to the configuration of FIG. 1, the data passing unit 30 receives inverters I20 and I21 for receiving and delaying the control signal CSN. And a transmission gate TG3 for passing the input data DIN in response to the output of the inverter I21, and an inverter latch L3 for latching the output of the transmission gate TG3.

상기한 바와 같은 도 2의 구성은 제로 스탠바이 파워와 제로 홀드 타임을 함께 구현하기 위한 회로구조이다. 이러한 도 2의 구조는 CSN신호가 "L"가 되면 즉시 도 2의 트랜스미션 게이트(TG3)를 닫으므로, 입력 데이터(DIN)가 데이터 입력부(20)를 통해 반도체 메모리 장치 내부로 들어가지 못하게 된다. 따라서, 외부에서 인가되는 입력 데이터의 논리상태가 변화해도 반도체 장치의 내부로 전달되지 않으므로, 스탠바이 모드 동안에는 전력의 소모가 없게 된다. 이렇게 함으로써 종래의 구조를 크게 변경함이 없이도 제로 홀드 타임 기능을 유지하면서도 스탠바이 파워를 줄일 수 있다.As described above, the configuration of FIG. 2 is a circuit structure for realizing zero standby power and zero hold time. The structure of FIG. 2 immediately closes the transmission gate TG3 of FIG. 2 when the CSN signal becomes “L”, and thus prevents the input data DIN from entering the semiconductor memory device through the data input unit 20. Therefore, even if the logic state of the input data applied from the outside is changed, since it is not transferred to the inside of the semiconductor device, there is no power consumption during the standby mode. In this way, standby power can be reduced while maintaining the zero hold time function without significantly changing the conventional structure.

따라서, 상기한 회로구성에 따르면, 스탠바이 모드에서 전력의 소모가 최소화 또는 저감되는 효과가 있어 칩의 퍼포먼스가 개선되는 이점이 있다.Therefore, according to the above circuit configuration, there is an advantage that the power consumption is minimized or reduced in the standby mode, thereby improving the performance of the chip.

상기한 설명에서 본 발명의 실시 예를 위주로 도면을 따라 예를 들어 설명하였지만 본 발명의 기술적 사상의 범위 내에서 본 발명을 변형 또는 변경할 수 있음은 본 발명이 속하는 분야의 당업자에게는 명백한 것이며, 그러한 변형이나 변경역시 본 발명의 특허청구범위에 속한다 할 것이다. 예를 들어, 사안이 다른 경우에 회로의 내부 구성을 변경하거나 회로의 구성소자들을 타의 등가적 소자들로 대치 할 수 있음은 물론이다.Although the above description has been given by way of example only with reference to the accompanying drawings, it will be apparent to those skilled in the art that the present invention may be modified or changed within the scope of the technical idea of the present invention. Changes will also belong to the claims of the present invention. For example, if the matter is different, the internal configuration of the circuit may be changed or the components of the circuit may be replaced with other equivalent elements.

상기한 바와 같은 본 발명의 입력버퍼에 따르면 스탠바이 모드에서 전력의 소모가 최소화 또는 저감되는 효과가 있다. 따라서, 보다 고속 저전력 동작의 휴대용 기기에 적합하게 채용될 수 있다.According to the input buffer of the present invention as described above has the effect that the power consumption is minimized or reduced in the standby mode. Therefore, the present invention can be suitably employed in a portable device having a faster and lower power operation.

Claims (3)

입력제어신호에 응답하여 인가되는 데이터를 래치하기 위한 데이터 입력부와;A data input unit for latching data applied in response to an input control signal; 상기 데이터 입력부에 상기 입력제어신호를 생성하기 위해 제어신호 및 클럭신호를 수신하는 입력제어신호 발생부와;An input control signal generator for receiving a control signal and a clock signal to generate the input control signal to the data input unit; 상기 제어신호가 특정한 논리상태로 되는 경우에만 이에 응답하여 상기 데이터를 상기 데이터 입력부의 입력단에 제공하는 데이터 패싱부를 가짐을 특징으로 하는 반도체 장치의 입력버퍼.And a data passing section for providing the data to an input terminal of the data input section only in response to the control signal becoming a specific logic state. 제1항에 있어서, 상기 데이터 패싱부는 하나의 트랜스미션 게이트 및 래치를 적어도 포함하는 것을 특징으로 하는 반도체 장치의 입력버퍼.The input buffer of claim 1, wherein the data passing unit includes at least one transmission gate and a latch. 반도체 메모리 장치용 입력버퍼에 있어서:In an input buffer for a semiconductor memory device: 입력제어신호를 생성하기 위해 제어신호 및 클럭신호를 수신하는 입력제어신호 발생부와;An input control signal generator for receiving a control signal and a clock signal to generate an input control signal; 제로 홀드타임 기능구현을 위해 상기 입력제어신호에 응답하여 인가되는 데이터를 래치하기 위한 데이터 입력부의 전단에 상기 제어신호의 일정 상태에 응답하여 상기 데이터를 패싱시키는 패싱부를 구비함을 특징으로 하는 반도체 메모리 장치용 입력버퍼.And a passing unit for passing the data in response to a predetermined state of the control signal at a front end of the data input unit for latching data applied in response to the input control signal to implement a zero hold time function. Input buffer for the device.
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