KR20030056106A - 위성통신 송신데이터 처리기 및 그 제어 방법 - Google Patents

Abstract

본 발명은 위성을 이용한 광대역 멀티미디어 서비스를 전송하는 중심국에서 트래픽 IP 패킷과 관리/제어 데이터, DVB-RCS 시그날링 메세지 및 DVB-SI 메세지를 입력받아서 MPEG-2 TS 패킷으로 변환시켜 처리하는 기능을 갖는 것으로 PMC 기반에서 개발한 송신데이터 처리기 및 제어방법에 관한 것으로서, CPU보드(100)의 버스 신호를 PMC보드의 로컬 데이터/어드레스 버스신호로 변환하는 PCI 인터페이스(210); IP 주소 및 MAC 주소를 저장하고 검색하는 캠메모리(CAM; 220); 상기 CPU 보드(100)가 출력하는 트래픽 또는 시그날링 데이터를 임시로 저장하였다가 출력 바이트 클럭에 동기시켜 출력하는 FIFO(230); 송신데이터 처리기에서 사용되는 기준 클럭 및 외부에 제공되는 기타 타이밍 신호를 발생시키는 PCG(240); TTL 레벨의 출력 데이터를 RS-422 전기적 레벨로 변환하여 외부로 출력하는 RS-422 인터페이스(260); TTL 레벨의 출력 데이터를 DVB-ASI 신호로 변환하여 외부로 출력하는 DVB-ASI 인터페이스(270); 외부 PCI보드로 신호를 전달하기 위해 전기적으로 버퍼링하는 라인드라이버(280); 상기 캠메모리(220), FIFO(230), PCG(240) 및 각종 출력 인터페이스(260, 270, 280)의 전반적인 제어기능을 수행하는 프로그래머블 게이트어레이(FPGA, 250)를 포함한다.

Description

위성통신 송신데이터 처리기 및 그 제어 방법{Transmitting Data Processor (TDP) and control method based on PMC in the Central Station for the Satellite Communication Systems}

본 발명은 위성통신 송신데이터 처리기 및 그 제어방법에 관한 것으로서, 더 상세하게 말하자면, 위성을 이용한 광대역 멀티미디어 서비스를 전송하는 중심국에서 트래픽 IP(internet Protocol; 이하 'IP'로 표기함) 패킷과 관리/제어 데이터, DVB-RCS(Digital Video Broadcast-Return Channel Via Satellite, 이하 'DVB-RCS'로 표기함) 시그날링 메세지 및 DVB-SI(Digital Video Broadcast-Service Information, 이하 'DVB-SI'로 표기함) 메세지를 입력받아서 MPEG-2 전송스트림(TS) 패킷으로 변환시켜 처리하는 기능을 갖는 것으로 PMC(PCI Mezzanine Card, 이하 'PMC'로 표기함) 기반에서 개발한 송신데이터 처리기 및 제어방법에 관한 것이다.

현재 지상망을 통한 인터넷 서비스는 급속하게 늘어나는 가입자의 수와 제공하는 서비스의 광대역화 및 고속화로 인해 자원의 고갈이 심각해지고 있으며, 이를 해결하기 위한 방안으로 점차적으로 광역성과 동보성이 있는 위성을 이용한 인터넷 서비스에 대한 기술 개발이 이루어지고 있다.

위성을 이용한 멀티미디어 서비스를 제공하기 위해서는, 위성이 가지고 있는 특성을 고려하여 유선에서 전송이 가능한 긴 이더넷 프레임을 짧은 엠펙-2(MPEG-2) 전송스트림(Transfer Stream; TS) 패킷(packet)으로 잘라서 전송하는 기법을 적용할 수 있으며, 무선통신에서 필요한 링크 설정 및 호 설정을 위한 정보와 자원 할당을 위한 정보도 같은 기법을 통해 처리할 수 있다.

이러한 기능을 수행할 수 있는 장치는 위성을 통한 단방향 또는 양방향 통신 서비스를 가능하게 하는데, 전세계적으로 이에 대한 개발이 활발히 진행중에 있다.

그러나, 현재까지 개발되었거나 개발중인 장치는 데이터 전송률이 낮고, 장치를 구현하기 위해서는 많은 공간을 필요로 하며, 시스템의 전송률을 높이기 위해서 송신 데이터 처리기를 다시 설계해야 하는 문제점이 있다.

따라서, 본 발명의 목적은 상기와 같은 종래 기술의 문제점을 해결하기 위한 것으로서, 광대역 위성 멀티미디어 서비스를 제공할 수 있는 송신 데이터 처리기및 그 제어방법을 개발하고, 일반 사용 CPU 보드에 쉽게 장착하여 구현이 용이하게 하는 데에 있다.

도 1은 일반적인 송신 데이터 처리장치를 적용한 블럭도,

도 2는 본 발명의 실시예에 따른 위성통신 송신데이터 처리기를 적용한 블럭도,

도 3은 본 발명의 실시예에 따른 위성통신 송신데이터 처리기 제어방법을 적용한 동작순서도이다.

상기와 같은 목적을 달성하기 위한 본 발명의 특징에 따른 위성통신 송신데이터 처리기는,

CPU보드의 신호를 위성 전송용 데이터로 변환하여 출력하는 위성통신 송신데이터 처리기에 있어서,

CPU보드의 버스 신호를 PMC보드의 로컬 데이터/어드레스 버스신호로 변환하는 PCI 인터페이스;

IP 주소 및 MAC 주소를 저장하고 검색하는 캠메모리;

상기 CPU 보드가 출력하는 트래픽 또는 시그날링 데이터를 임시로 저장하였다가 출력 바이트 클럭에 동기시켜 출력하는 FIFO;

송신데이터 처리기에서 사용되는 기준 클럭 및 외부에 제공되는 기타 타이밍 신호를 발생시키는 PCG(Programmable Clock Generator, 이하 'PCG'로 표기함);

상기 캠메모리, FIFO, PCG 및 인터페이스부의 전반적인 제어기능을 수행하는 프로그래머블 게이트어레이(FPGA)를 포함한다.

상기에서 인터페이스부는,

TTL 레벨의 출력 데이터를 RS-422 전기적 레벨로 변환하여 외부로 출력하는 RS-422 인터페이스;

TTL 레벨의 출력 데이터를 DVB-ASI 신호로 변환하여 외부로 출력하는 DVB-ASI 인터페이스;

외부 PCI보드로 신호를 전달하기 위해 전기적으로 버퍼링하는 라인드라이버를 포함한다.

상기에서 프로그래머블 게이트 어레이는,

어드레스 디코더, PCG 제어 로직, 관리/제어 레지스터, PCI 인터페이스 제어 로직, CAM 제어 로직, RS-422 제어 로직, DVB-ASI 제어 로직, FIFO 제어 로직, 외부 기준 클럭 및 타이밍 발생 로직, MPEG2-TS 패킷 발생 제어 로직, Null-패킷 발생 로직, PCR(Program Clock Reference, 이하 'PCR'로 표기함)-패킷 발생 로직, 재다중화 로직, PCR 카운터 로직 기능들을 수행한다.

상기의 목적을 달성하기 위한 본 발명의 특징에 따른 위성통신 송신데이터 처리기의 그 제어 방법은,

CPU보드의 신호를 위성 전송용 데이터로 변환하여 출력하는 위성통신 송신데이터 처리기의 제어방법에 있어서,

로컬 데이터로 변환하며 버퍼링하는 단계;

PCR 주기가 아닌 경우, 전송스트림 패킷의 유무에 따라 전송스트림 패킷 또는 널 패킷을 출력하는 단계;

PCR 주기인 경우, PCR 패킷을 생성하여 출력하는 단계;

상기에서 출력된 데이터들을 전송스트림으로 다중화하여 출력하는 단계를 포함한다.

이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 상세하게 설명한다.

도 2에 도시되어 있듯이, 본 발명의 실시예에 따른 위성통신 송신데이터 처리기는,

CPU보드(100)의 버스 신호를 PMC보드의 로컬 데이터/어드레스 버스신호로 변환하는 PCI 인터페이스(210);

IP 주소 및 MAC 주소를 저장하고 검색하는 캠메모리(CAM; 220);

상기 CPU 보드(100)가 출력하는 트래픽 또는 시그날링 데이터를 임시로 저장하였다가 출력 바이트 클럭에 동기시켜 출력하는 FIFO(230);

송신데이터 처리기에서 사용되는 기준 클럭 및 외부에 제공되는 기타 타이밍 신호를 발생시키는 PCG(240);

TTL 레벨의 출력 데이터를 RS-422 전기적 레벨로 변환하여 외부로 출력하는 기능을 제공하는 RS-422 인터페이스(260);

TTL 레벨의 출력 데이터를 DVB-ASI 신호로 변환하여 외부로 출력하는 DVB-ASI 인터페이스(270);

외부 PCI보드로 신호를 전달하기 위해 전기적으로 버퍼링하는 라인드라이버(280);

상기 캠메모리(220), FIFO(230), PCG(240) 및 각종 인터페이스(260, 270, 280)의 전반적인 제어기능을 수행하는 프로그래머블 게이트어레이(FPGA, 250);

상기에서 프로그래머블 게이트 어레이(250)는,

어드레스 디코더, PCG 제어 로직, 관리/제어 레지스터, PCI 인터페이스 제어로직, CAM 제어 로직, RS-422 제어 로직, DVB-ASI 제어 로직, FIFO 제어 로직, 외부 기준 클럭 및 타이밍 발생 로직, MPEG2-TS패킷 발생 제어 로직, Null-패킷 발생 로직, PCR-패킷 발생 로직, 재다중화 로직, PCR 카운터 로직 기능들을 수행한다.

상기와 같이 이루어진 본 발명의 실시예의 동작은 다음과 같다.

송신 데이터 프로세서(TDP: Transmitting Data Processor)는 IP 기반의 트래픽 데이터, DVB-RCS 시그날링 메세지 및 DVB-SI 메세지를 입력받아서 전체 단말국이나 특정 단말국으로 위성을 통해 전송하기 위하여 MPEG-2 TS 패킷 전송스트림으로 재구성하여 출력하는 기능과 송신 데이터 처리기의 관리 및 제어 메세지를 수신하여 처리하고 상태 정보 요구 메세지에 따라 송신 데이터 처리기의 상태 정보를 수집하여 실시간 자원 관리기로 전달하는 기능을 수행한다.

또한, 시스템 동기를 위한 PCR, 기준클럭 및 기준타이밍을 생성하여 중심국과 단말국으로 분배하는 기능도 수행한다.

송신 데이터 처리기의 전체 기능은 CPU보드와 PMC모듈로 분리되어 구현되었다.

즉, 도 1에서 보면, 상기 CPU 보드에서 수행하는 기능은 IP 패킷 처리 기능, PS 패킷 생성 및 TS 패킷 생성 기능, 송신데이터처리기의 관리/제어 처리 기능 블럭이 있으며, 이들은 CPU 보드에서 제공하는 메모리를 사용하여 처리하였다.

도 3은 TDP_PMC의 메인 데이터 처리 흐름도로서, CPU보드(100)로부터 출력 데이터를 입력받아서 PMC에서 생성한 MPEG2 Null-패킷과 PCR-패킷들을 다중화하여 외부로 출력하는 동작순서도를 보여준다.

한편 PMC모듈에서 수행하는 기능은 다음과 같은 기능 개요를 가지며, 기능 구성도는 도 2에 도시된 것과 같다.

PCI 인터페이스(210)는 상기 CPU보드(100)의 PCI 버스 신호를 PMC보드의 로컬 데이터/어드레스 버스신호로 변환해준다(S10).

그리고, 캠메모리(CAM)는 최대 4096개의 IP 주소 및 MAC 주소를 저장하고 검색할 수 있는 기능을 제공한다.

FIFO(230)는 CPU보드(100)가 출력하는 트래픽 또는 시그날링 데이터를 임시로 저장하였다가 출력 바이트 클럭에 동기시켜 출력하는 기능을 제공한다.

프로그래머블 클럭 발생기(PCG; Programmable Clock Generator, 240)는 PMC 보드 내에 필요한 기준 클럭과 외부에 제공하는 기준 클럭을 제공하며, 두 개의 위상동기루프(PLL; Phase-Locked Loop) 기능을 내장한 가변 클럭 발생 회로이다.

프로그래머블 게이트 어레이(250)는 어드레스 디코더, PCG 제어 로직, 관리/제어 레지스터, PCI 인터페이스 제어 로직, CAM 제어 로직, RS-422 제어 로직, DVB-ASI 제어 로직, FIFO 제어 로직, 외부 기준 클럭 및 타이밍 발생 로직, MPEG2-TS패킷 발생 제어 로직, Null-패킷 발생 로직, PCR-패킷 발생 로직, 재다중화 로직, PCR 카운터 로직 기능들을 수행한다:

RS-422 인터페이스(260)는 TTL 레벨의 출력 데이터를 RS-422 전기적 레벨로 변환하여 외부로 출력하는데, 최대 출력속도는 20Mbps이다.

DVB-ASI 인터페이스(270)는 TTL 레벨의 출력 데이터를 DVB-ASI 신호로 변환하여 외부로 출력하며, 최대 출력 속도는 270Mbps이다.

라인드라이버(280)는 PMC 모듈의 P4 커넥터 CPU보드의 J5(또는 J3) 커넥터 -> PCI 백플레인을 통하여 외부 PCI보드(수신데이터처리기 또는 리턴링크 복조기)로 신호를 전달하기 위해 전기적으로 버퍼링한다(S20).

상기 CPU 보드(100)로부터 PCI 버스 인터페이스(210)를 경유하여 입력되는 데이터는 순차적으로 FIFO메모리(230)에 저장된다(S20).

시스템 동기를 위한 PCR 패킷은 일정한 시간 간격으로 생성하고 다중화하여 트래픽 또는 비트래픽 전송스트림 패킷에 비해 먼저 On-timing에 출력한다(S40).

트래픽 전송스트림 패킷은 FIFO메모리에 저장시켜 전송스트림 출력속도에 따라 ASI 인터페이스를 통해 출력한다(S60).

또한, 출력 MPEG-2 TS 패킷이 항상 일정한 속도를 유지하기 위해서 버퍼링된 TS패킷이 없는 경우에는 Null-TS 패킷을 생성하여 출력한다(S70).

그외 MAC 주소 검색, 기준 클럭 및 타이밍 발생, 외부 인터페이스 기능을 CUP 제어에 의해 독립적으로 처리한다.

따라서, 상기와 같이 동작하는 본 발명은, 이더넷 프레임으로 이루어진 사용자 트래픽 및 제어/관리 정보, 시그날링 정보, 자원 할당 정보 등을 위성 환경에 적합한 패킷으로 변환시켜 광대역 위성 멀티미디어 서비스의 전송이 가능하게 되는 효과가 있다.

또한, 본 발명은 표준을 따른 TDP-PMC 보드 개발로 인해 일반 상용 CPU 보드에 장착하여 구현이 용이하게 한다.

따라서, 상기와 같이 동작하는 본 발명은 사용하는 일반 상용 CPU 보드에 TDP-PMC 보드를 장착함으로써 쉽게 장치 구현을 할 수 있으며, 더 높은 속도의 데이터를 전송하기 위해서 고속의 CPU 보드를 교체함으로서 간단히 구현할 수 있는 효과가 있다.

Claims (4)

1. CPU보드의 신호를 위성 전송용 데이터로 변환하여 출력하는 위성통신 송신데이터 처리기에 있어서,

   CPU보드의 버스 신호를 PMC보드의 로컬 데이터/어드레스 버스신호로 변환하는 PCI 인터페이스;

   IP 주소 및 MAC 주소를 저장하고 검색하는 캠메모리;

   상기 CPU 보드가 출력하는 트래픽 또는 시그날링 데이터를 임시로 저장하였다가 출력 바이트 클럭에 동기시켜 출력하는 FIFO;

   송신데이터 처리기에서 사용되는 기준 클럭 및 외부에 제공되는 기타 타이밍 신호를 발생시키는 PCG(240);

   상기 캠메모리, FIFO, PCG 및 인터페이스부의 전반적인 제어기능을 수행하는 프로그래머블 게이트어레이를 포함하는 위성통신 송신데이터 처리기.
2. 제1항에 있어서, 상기에서 인터페이스부는,

   TTL 레벨의 출력 데이터를 RS-422 전기적 레벨로 변환하여 외부로 출력하는 기능을 제공하는 RS-422 인터페이스;

   TTL 레벨의 출력 데이터를 DVB-ASI 신호로 변환하여 외부로 출력하는 DVB-ASI 인터페이스;

   외부 PCI보드로 신호를 전달하기 위해 전기적으로 버퍼링하는 라인드라이버를 포함하는 위성통신 송신데이터 처리기.
3. 제1항에 있어서, 상기에서 프로그래머블 게이트 어레이는,

   어드레스 디코더, PCG 제어 로직, 관리/제어 레지스터, PCI 인터페이스 제어 로직, CAM 제어 로직, RS-422 제어 로직, DVB-ASI 제어 로직, FIFO 제어 로직, 외부 기준 클럭 및 타이밍 발생 로직, MPEG2-TS패킷 발생 제어 로직, Null-패킷 발생 로직, PCR-패킷 발생 로직, 재다중화 로직, PCR 카운터 로직 기능들을 수행하는 위성통신 송신데이터 처리기.
4. CPU보드의 신호를 위성 전송용 데이터로 변환하여 출력하는 위성통신 송신데이터 처리기의 제어방법에 있어서,

   로컬 데이터로 변환하며 버퍼링하는 단계;

   PCR 주기가 아닌 경우, 전송스트림 패킷의 유무에 따라 전송스트림 패킷 또는 널 패킷을 출력하는 단계;

   PCR 주기인 경우, PCR 패킷을 생성하여 출력하는 단계;

   상기에서 출력된 데이터들을 전송스트림으로 다중화하여 출력하는 단계를 포함하는 위성통신 송신데이터 처리기의 제어 방법.