KR20030056003A - Data clock selection circuit - Google Patents

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KR20030056003A
KR20030056003A KR1020010086154A KR20010086154A KR20030056003A KR 20030056003 A KR20030056003 A KR 20030056003A KR 1020010086154 A KR1020010086154 A KR 1020010086154A KR 20010086154 A KR20010086154 A KR 20010086154A KR 20030056003 A KR20030056003 A KR 20030056003A
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이창수
이영대
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삼성전자주식회사
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Abstract

PURPOSE: A data clock selection circuit is provided to select one of the input clock signal and the output clock signal as a data clock signal in response to the state of the pins which the output clock signal is applied into. CONSTITUTION: A data clock selection circuit includes a NAND gate(ND1), a delay device(DL), a NOR gate(NR1), a transmission circuit(TG1), a first selection circuit(MX1), a latch(LT), a second selection circuit(MX2), a first pull-down circuit(N1), a second pull-down circuit(N2) and a plurality of inverters(I1,I2,I5). In the data clock selection circuit, the latch(LT) latches the output signal of the first selection circuit(MX1) and supplies the latched signal as the transmission control signal. The first pull-down circuit(N1) pulls down the output terminal of the first selection circuit(MX1) in response to the inversion signal of the latched signal and the second pull-down circuit(N2) pulls down the output terminal of the first selection circuit(MX1) in response to the output signal of the NOR gate(NR1). And, the second selection circuit(MX2) selects one of the signals inputted through the first or the second input pin and a third or a fourth input pin in response to the latched signal of the latch(LT) and outputs the selected signal as the data clock signal.

Description

데이터 클럭 선택회로{Data clock selection circuit}Data clock selection circuit

본 발명은 반도체장치에 관한 것으로, 특히 반도체장치에 사용되는 데이터 클럭 선택회로에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to semiconductor devices, and more particularly to a data clock selection circuit used in semiconductor devices.

반도체장치에서는 외부에서 2개 이상의 클럭신호가 입력되어 이들중 하나가 선택되어 사용되는 경우가 있다. 예컨대 QDR SRAM(Quad Data Rate Static Random Access Memory)의 경우에는 일반적으로 어드레스, 입력 데이터, 제어신호들은 입력 클럭신호에 동기되어 입력되고 출력 데이터는 출력 클럭신호에 동기되어 출력된다.그런데 만일 출력 클럭신호가 인가되는 핀들이 논리"하이"로 묶여 있을 때에는 출력 데이터는 입력 클럭신호에 동기되어 출력된다.In a semiconductor device, two or more clock signals may be input from the outside, and one of them may be selected and used. For example, in the case of QDR SRAM (Quad Data Rate Static Random Access Memory), address, input data and control signals are generally input in synchronization with the input clock signal and output data are output in synchronization with the output clock signal. Output pins are output in synchronization with the input clock signal when the pins to which they are applied are tied to a logic "high".

따라서 출력 클럭신호가 인가되는 핀들이 논리"하이"로 묶여 있을 때에는 입력 클럭신호를 데이터 클럭신호로서 선택하고 출력 클럭신호가 펄스신호일 때에는 출력 클럭신호를 데이터 클럭신호로서 선택하는 회로가 필요하다.Therefore, a circuit for selecting the input clock signal as the data clock signal when the pins to which the output clock signal is applied is logic "high" and selecting the output clock signal as the data clock signal when the output clock signal is a pulse signal is required.

본 발명이 이루고자하는 기술적 과제는, 출력 클럭신호가 인가되는 핀들의 상태에 따라 입력 클럭신호 및 출력 클럭신호중 하나를 데이터 클럭신호로서 선택하는 데이터 클럭 선택회로를 제공하는 데 있다.An object of the present invention is to provide a data clock selection circuit for selecting one of an input clock signal and an output clock signal as a data clock signal according to states of pins to which an output clock signal is applied.

본 발명의 상세한 설명에서 인용되는 도면을 보다 충분히 이해하기 위하여 각 도면의 간단한 설명이 제공된다.BRIEF DESCRIPTION OF THE DRAWINGS In order to better understand the drawings cited in the detailed description of the invention, a brief description of each drawing is provided.

도 1은 본 발명의 제1실시예에 따른 데이터 클럭 선택회로를 나타내는 회로도이다.1 is a circuit diagram showing a data clock selection circuit according to a first embodiment of the present invention.

도 2는 본 발명의 제2실시예에 따른 데이터 클럭 선택회로를 나타내는 회로도이다.2 is a circuit diagram showing a data clock selection circuit according to a second embodiment of the present invention.

도 3은 도 2에 도시된 플립플롭들의 회로도이다.3 is a circuit diagram of the flip-flops shown in FIG. 2.

상기 기술적 과제를 달성하기 위한 본 발명의 일실시예에 따른 데이터 클럭 선택회로는, 제1입력핀을 통해 입력되는 신호와 제2입력핀을 통해 입력되는 신호를 수신하는 낸드게이트; 상기 낸드게이트의 출력신호를 소정시간 지연시키는 지연기; 상기 낸드게이트의 출력신호와 상기 지연기의 출력신호를 수신하는 노아게이트; 전달 제어신호에 응답하여 상기 노아게이트의 출력신호를 전달하는 전달회로; 상기 제1입력핀을 통해 입력되는 신호에 응답하여 상기 전달회로의 출력신호를 선택하여 출력하는 제1선택회로; 상기 제1선택회로의 출력신호를 래치하고 래치된 신호를 상기 전달 제어신호로서 제공하는 래치; 상기 래치된 신호의 반전신호에 응답하여 상기 전달회로의 출력단을 풀다운시키는 제1풀다운 회로; 상기 노아게이트의 출력신호에 응답하여 상기 제1선택회로의 출력단을 풀다운시키는 제2풀다운 회로; 및 상기 래치의 래치된 신호에 응답하여 상기 제1 또는 제2입력핀을 통해 입력되는 신호와 제3 또는 제4입력핀을 통해 입력되는 신호중 하나를 선택하여 데이터 클럭신호로서 출력하는 제2선택회로를 구비하는 것을 특징으로 한다.According to another aspect of the present invention, a data clock selection circuit may include: a NAND gate configured to receive a signal input through a first input pin and a signal input through a second input pin; A delay unit delaying an output signal of the NAND gate by a predetermined time; A noah gate receiving an output signal of the NAND gate and an output signal of the delayer; A transfer circuit for transmitting an output signal of the noble gate in response to a transfer control signal; A first selection circuit which selects and outputs an output signal of the transfer circuit in response to a signal input through the first input pin; A latch for latching an output signal of the first selection circuit and providing a latched signal as the transfer control signal; A first pull-down circuit that pulls down an output terminal of the transfer circuit in response to an inverted signal of the latched signal; A second pull-down circuit which pulls down an output terminal of the first selection circuit in response to an output signal of the noble gate; And a second selection circuit for selecting one of a signal input through the first or second input pin and a signal input through the third or fourth input pin in response to the latched signal of the latch and outputting the selected data signal as a data clock signal. Characterized in having a.

상기 기술적 과제를 달성하기 위한 본 발명의 다른 실시예에 따른 데이터 클럭 선택회로는, 상기 제1입력핀을 통해 입력되는 신호에 응답하여 상기 제1입력핀을 통해 입력되는 신호의 반전신호를 수신하여 저장하고 리셋핀을 통해 입력되는 신호에 응답하여 리셋되는 제1플립플롭; 상기 제1입력핀을 통해 입력되는 신호의 반전신호에 응답하여 상기 제1플립플롭의 출력신호를 수신하여 저장하고 상기 리셋핀을 통해 입력되는 신호에 응답하여 리셋되는 제2플립플롭; 제2입력핀을 통해 입력되는 신호에 응답하여 상기 제2입력핀을 통해 입력되는 신호의 반전신호를 수신하여 저장하고 상기 리셋핀을 통해 입력되는 신호에 응답하여 리셋되는 제3플립플롭; 상기 제2입력핀을 통해 입력되는 신호의 반전신호에 응답하여 상기 제3플립플롭의 출력신호를 수신하여 저장하고 상기 리셋핀을 통해 입력되는 신호에 응답하여 리셋되는 제4플립플롭; 상기 제1플립플롭의 출력신호와 상기 제2플립플롭의 출력신호를 수신하는 제1낸드게이트; 상기 제3플립플롭의 출력신호와 상기 제4플립플롭의 출력신호를 수신하는 제2낸드게이트; 상기 제1낸드게이트의 출력신호와 상기 제2낸드게이트의 출력신호를 수신하는 노아게이트; 및 상기 노아게이트의 출력신호에 응답하여 상기 제1 또는 제2입력핀을 통해 입력되는 신호와 제3 또는 제4입력핀을 통해 입력되는 신호중 하나를 선택하여 데이터 클럭신호로서 출력하는 선택회로를 구비하는 것을 특징으로 한다.According to another aspect of the present invention, a data clock selection circuit may receive an inverted signal of a signal input through the first input pin in response to a signal input through the first input pin. A first flip-flop that is stored and reset in response to a signal input through the reset pin; A second flip-flop that receives and stores an output signal of the first flip-flop in response to an inverted signal of the signal input through the first input pin and is reset in response to a signal input through the reset pin; A third flip-flop that receives and stores an inverted signal of a signal input through the second input pin in response to a signal input through a second input pin and resets in response to a signal input through the reset pin; A fourth flip-flop that receives and stores an output signal of the third flip-flop in response to the inverted signal of the signal input through the second input pin and resets in response to the signal input through the reset pin; A first NAND gate configured to receive an output signal of the first flip flop and an output signal of the second flip flop; A second NAND gate configured to receive an output signal of the third flip flop and an output signal of the fourth flip flop; A noah gate receiving an output signal of the first NAND gate and an output signal of the second NAND gate; And a selection circuit for selecting one of a signal input through the first or second input pin and a signal input through the third or fourth input pin and outputting the data clock signal in response to the output signal of the noble gate. Characterized in that.

본 발명과 본 발명의 동작 상의 잇점 및 본 발명의 실시에 의하여 달성되는 목적을 충분히 이해하기 위해서는 본 발명의 바람직한 실시예들을 예시하는 첨부 도면 및 첨부 도면에 기재된 내용을 참조하여야만 한다.In order to fully understand the present invention, the operational advantages of the present invention, and the objects achieved by the practice of the present invention, reference should be made to the accompanying drawings which illustrate preferred embodiments of the present invention and the contents described in the accompanying drawings.

이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예들을 설명함으로써, 본 발명을 상세히 설명한다. 각 도면에 제시된 동일한 참조부호는 동일한 부재를 나타낸다.Hereinafter, exemplary embodiments of the present invention will be described in detail with reference to the accompanying drawings. Like reference numerals in the drawings denote like elements.

도 1은 본 발명의 제1실시예에 따른 데이터 클럭 선택회로를 나타내는 회로도이다.1 is a circuit diagram showing a data clock selection circuit according to a first embodiment of the present invention.

도 1을 참조하면, 본 발명의 제1실시예에 따른 데이터 클럭 선택회로는, 낸드게이트(ND1), 지연기(DL), 노아게이트(NR1), 전달회로(TG1), 제1선택회로(MX1), 래치(LT), 제2선택회로(MX2), 제1풀다운 회로(N1), 제2풀다운 회로(N2), 및 인버터들(I1,I2,I5)를 구비한다.Referring to FIG. 1, the data clock selection circuit according to the first embodiment of the present invention may include a NAND gate ND1, a delay DL, a noble gate NR1, a transfer circuit TG1, and a first selection circuit MX1, latch LT, second selection circuit MX2, first pull-down circuit N1, second pull-down circuit N2, and inverters I1, I2, I5.

전달회로(TG1)는 전송게이트(Transmission gate)로 구성되고 제1선택회로(MX1)는 멀티플렉서로 구성되며 래치(LT)는 인버터들(I3,I4)로 구성된다. 제2선택회로(MX2)는 2개의 전송게이트(TG2,TG3)와 인버터(I6)를 포함하여 구성된다. 제1풀다운 회로(N1)와 제2풀다운 회로(N2)는 엔모스 트랜지스터로 구성된다.The transfer circuit TG1 is configured as a transmission gate, the first selection circuit MX1 is configured as a multiplexer, and the latch LT is configured as inverters I3 and I4. The second selection circuit MX2 includes two transmission gates TG2 and TG3 and an inverter I6. The first pull-down circuit N1 and the second pull-down circuit N2 are composed of NMOS transistors.

낸드게이트(ND1)는 제1입력핀(C)을 통해 입력되는 신호와 제2입력핀(/C)을 통해 입력되는 신호를 수신하여 낸드 동작을 수행한다. 지연기(DL)는 낸드게이트(ND1)의 출력신호를 소정시간 지연시키고, 노아게이트(NR1)는 낸드게이트(ND1)의 출력신호와 지연기(DL)의 출력신호를 수신하여 노아 동작을 수행한다.전달회로(TG1)는 전달 제어신호, 즉 래치(LT)의 출력신호에 응답하여 노아게이트(NR1)의 출력신호를 전달한다.The NAND gate ND1 receives a signal input through the first input pin C and a signal input through the second input pin / C to perform a NAND operation. The delay unit DL delays an output signal of the NAND gate ND1 for a predetermined time, and the NOA gate NR1 receives an output signal of the NAND gate ND1 and an output signal of the delay unit DL to perform a NOA operation. The transfer circuit TG1 transfers the output signal of the NOA gate NR1 in response to the transfer control signal, that is, the output signal of the latch LT.

제1선택회로(MX1)는 제1입력핀(C)을 통해 입력되는 신호가 인버터(I1)에 의해 반전된 신호와 인버터(I2)에 의해 다시 반전된 신호에 응답하여 전달회로(TG1)의 출력신호를 선택하여 출력한다. 래치(LT)는 제1선택회로(MX1)의 출력신호를 래치하고 래치된 신호를 전달회로(TG1)의 전달 제어신호로서 제공한다.The first selection circuit MX1 is configured to transmit the signal of the transfer circuit TG1 in response to the signal inverted by the inverter I1 and the signal inverted again by the inverter I2. Select and output the output signal. The latch LT latches the output signal of the first selection circuit MX1 and provides the latched signal as a transfer control signal of the transfer circuit TG1.

제1풀다운 회로(N1)는 상기 래치된 신호의 반전신호에 응답하여 전달회로(TG1)의 출력단을 접지전압(VSS) 레벨로 풀다운시키고, 제2풀다운 회로(N2)는 노아게이트(NR1)의 출력신호에 응답하여 제1선택회로(MX1)의 출력단을 접지전압(VSS) 레벨로 풀다운시킨다.The first pull-down circuit N1 pulls down the output terminal of the transfer circuit TG1 to the ground voltage VSS level in response to the inverted signal of the latched signal, and the second pull-down circuit N2 is connected to the noar gate NR1. In response to the output signal, the output terminal of the first selection circuit MX1 is pulled down to the ground voltage VSS level.

제2선택회로(MX2)는 래치(LT)에 래치된 신호에 응답하여 제1 또는 제2입력핀(C 또는 /C)을 통해 입력되는 신호와 제3 또는 제4입력핀(K 또는 /K)을 통해 입력되는 신호중 하나를 선택하여 데이터 클럭신호(CLK)로서 출력한다.The second selection circuit MX2 receives a signal input through the first or second input pin C or / C and the third or fourth input pin K or / K in response to the signal latched in the latch LT. One of the signals inputted through) is selected and output as a data clock signal CLK.

이하 본 발명의 제1실시예에 따른 데이터 클럭 선택회로의 동작이 좀더 상세히 설명된다. 먼저 제1입력핀(C)과 제2입력핀(/C)이 모두 논리"하이"로 묶여 있는 경우에는, 낸드게이트(ND1)의 출력신호는 논리"로우"가 된다. 이에 따라 노아게이트(NR1)의 출력신호는 논리"하이"가 되고 따라서 제2풀다운 회로(N2)가 턴온되어 제1선택회로(MX1)의 출력단이 논리"로우"가 된다. 이에 따라 제2선택회로(MX2)에서 전송게이트(TG2)는 턴온되고 전송게이트(TG3)는 턴오프되어 제3 또는 제4입력핀(K 또는 /K)을 통해 입력되는 신호가 데이터 클럭신호(CLK)로서 선택된다.Hereinafter, the operation of the data clock selection circuit according to the first embodiment of the present invention will be described in more detail. First, when both the first input pin C and the second input pin / C are tied to logic "high", the output signal of the NAND gate ND1 is logic "low". As a result, the output signal of the NOA gate NR1 becomes logic " high " so that the second pull-down circuit N2 is turned on so that the output terminal of the first selection circuit MX1 becomes logic " low " Accordingly, in the second selection circuit MX2, the transmission gate TG2 is turned on and the transmission gate TG3 is turned off so that a signal input through the third or fourth input pin K or / K is converted into a data clock signal ( CLK).

다음에 제1입력핀(C)을 통해 소정의 클럭신호가 입력되고 제2입력핀(/C)을 통해 상기 클럭신호의 반전 클럭신호가 입력될 때의 동작을 살펴본다. 제1입력핀(C)을 통해 입력되는 클럭신호가 논리"로우" 이고 제2입력핀(/C)을 통해 입력되는 반전 클럭신호가 논리"하이"일 때는, 낸드게이트(ND1)의 출력신호는 논리"하이"가 된다. 이에 따라 노아게이트(NR1)의 출력신호는 논리"로우"가 되고 따라서 제2풀다운 회로(N2)가 턴오프된다.Next, an operation when a predetermined clock signal is input through the first input pin C and an inverted clock signal of the clock signal is input through the second input pin / C will be described. When the clock signal inputted through the first input pin C is logic "low" and the inverted clock signal inputted through the second input pin / C is logic "high", the output signal of the NAND gate ND1. Becomes logical "high". As a result, the output signal of the NOR gate NR1 becomes logic " low ", so that the second pull-down circuit N2 is turned off.

또한 인버터(I1)의 출력신호는 논리"하이"가 되고 인버터(I2)의 출력신호는 논리"로우"가 되며 이에 따라 제1선택기(MX1)가 턴온되어 노아게이트(NR1)의 출력신호인 논리"로우"가 반전되어 제1선택기(MX1)의 출력신호로서 출력된다. 즉 제1선택기(MX1)의 출력신호가 논리"하이"가 된다. 이에 따라 제2선택회로(MX2)에서 전송게이트(TG2)는 턴오프되고 전송게이트(TG3)는 턴온되어 제1 또는 제2입력핀(C 또는 /C)을 통해 입력되는 신호가 데이터 클럭신호(CLK)로서 선택된다.In addition, the output signal of the inverter I1 becomes logic " high " and the output signal of the inverter I2 becomes logic " low " "Low" is inverted and output as the output signal of the first selector MX1. That is, the output signal of the first selector MX1 becomes logic "high". Accordingly, in the second selection circuit MX2, the transmission gate TG2 is turned off and the transmission gate TG3 is turned on so that a signal input through the first or second input pin C or / C is a data clock signal ( CLK).

제1입력핀(C)을 통해 입력되는 클럭신호가 논리"하이"이고 제2입력핀(/C)을 통해 입력되는 반전 클럭신호가 논리"로우"일 때는, 낸드게이트(ND1)의 출력신호는 논리"하이"가 된다. 이에 따라 노아게이트(NR1)의 출력신호는 논리"로우"가 되고 따라서 제2풀다운 회로(N2)가 턴오프된다.When the clock signal inputted through the first input pin C is logic "high" and the inverted clock signal inputted through the second input pin / C is logic "low", the output signal of the NAND gate ND1. Becomes logical "high". As a result, the output signal of the NOR gate NR1 becomes logic " low ", so that the second pull-down circuit N2 is turned off.

또한 인버터(I1)의 출력신호는 논리"로우"가 되고 인버터(I2)의 출력신호는 논리"하이"가 되며 이에 따라 제1선택기(MX1)가 턴오프된다. 그러나 래치(LT)가 이전 상태의 값을 래치하고 있으므로 즉 인버터(I3)의 출력신호가 논리"로우"이므로 제2선택회로(MX2)에서 전송게이트(TG2)는 턴오프되고 전송게이트(TG3)는 턴온되며이에 따라 제1 또는 제2입력핀(C 또는 /C)을 통해 입력되는 신호가 데이터 클럭신호(CLK)로서 선택된다. 이때 제1입력핀(C)을 통해 입력되는 클럭신호와 제2입력핀(/C)을 통해 입력되는 반전 클럭신호 간의 위상차가 180°가 되지 않아서 낸드게이트(ND1)의 출력신호에 글리치(Glitch)가 생기더라도 인버터들(I1,I2)에 의한 신호 지연에 의해 노아게이트(NR1)의 출력신호는 논리"로우"로 고정된다.In addition, the output signal of the inverter I1 becomes logic "low" and the output signal of the inverter I2 becomes logic "high", whereby the first selector MX1 is turned off. However, since the latch LT is latching the value of the previous state, that is, the output signal of the inverter I3 is logic "low", in the second selection circuit MX2, the transfer gate TG2 is turned off and the transfer gate TG3 is turned off. Is turned on so that the signal input through the first or second input pin (C or / C) is selected as the data clock signal (CLK). At this time, the phase difference between the clock signal inputted through the first input pin C and the inverted clock signal inputted through the second input pin (/ C) does not become 180 ° so that the glitches on the output signal of the NAND gate ND1. Is generated, the output signal of the NOR gate NR1 is fixed to a logic " low " due to the signal delay by the inverters I1 and I2.

도 2는 본 발명의 제2실시예에 따른 데이터 클럭 선택회로를 나타내는 회로도이고, 도 3은 도 2에 도시된 플립플롭들의 회로도이다.2 is a circuit diagram illustrating a data clock selection circuit according to a second embodiment of the present invention, and FIG. 3 is a circuit diagram of flip-flops shown in FIG. 2.

도 2를 참조하면, 본 발명의 제2실시예에 따른 데이터 클럭 선택회로는, 제1 내지 제4플립플롭(F1 내지 F4), 제1 및 제2낸드게이트(ND21,ND22), 노아게이트(NR21), 선택회로(MX21), 및 인버터들(I21 내지 I26)을 구비한다.Referring to FIG. 2, the data clock selection circuit according to the second embodiment of the present invention may include first to fourth flip-flops F1 to F4, first and second NAND gates ND21 and ND22, and a noar gate. NR21, selection circuit MX21, and inverters I21 to I26.

선택회로(MX21)는 2개의 전송게이트(TM21,TM22)와 인버터들(I27,I28)를 포함하여 구성된다. 제1 내지 제4플립플롭(F1 내지 F4)은 도 3에 도시된 바와 같이 콘트롤드 인버터(Controlled inverter)(CI), 래치들(LT31,LT32), 전송게이트들(TM31,TM32), 인버터들(I31,I32), 풀업 트랜지스터(P32), 및 풀다운 트랜지스터(N33)를 포함하여 구성된다.The selection circuit MX21 includes two transmission gates TM21 and TM22 and inverters I27 and I28. The first to fourth flip-flops F1 to F4 are controlled inverters CI, latches LT31 and LT32, transfer gates TM31 and TM32 and inverters as shown in FIG. (I31, I32), pull-up transistor P32, and pull-down transistor N33.

제1플립플롭(F1)은, 제1입력핀(C)을 통해 입력되는 신호에 응답하여 제1입력핀(C)을 통해 입력되는 신호의 반전신호, 즉 인버터(I21)의 출력신호를 수신하여 저장하고 리셋핀(PORESET)을 통해 입력되는 신호가 인버터(I23)에 의해 반전된 신호에 응답하여 리셋된다. 제2플립플롭(F2)은, 제1입력핀(C)을 통해 입력되는 신호의 반전신호, 즉 인버터(I22)의 출력신호에 응답하여 제1플립플롭(F1)의출력신호(Q)를 수신하여 저장하고 리셋핀(PORESET)을 통해 입력되는 신호가 인버터(I23)에 의해 반전된 신호에 응답하여 리셋된다.The first flip-flop F1 receives an inverted signal of a signal input through the first input pin C, that is, an output signal of the inverter I21 in response to a signal input through the first input pin C. And the signal input through the reset pin (PORESET) is reset in response to the signal inverted by the inverter (I23). The second flip flop F2 outputs the output signal Q of the first flip flop F1 in response to an inverted signal of the signal input through the first input pin C, that is, an output signal of the inverter I22. The signal received and stored and input through the reset pin PORESET is reset in response to the signal inverted by the inverter I23.

제3플립플롭(F3)은, 제2입력핀(/C)을 통해 입력되는 신호에 응답하여 제2입력핀(/C)을 통해 입력되는 신호의 반전신호, 즉 인버터(I24)의 출력신호를 수신하여 저장하고 리셋핀(PORESET)을 통해 입력되는 신호가 인버터(I26)에 의해 반전된 신호에 응답하여 리셋된다. 제4플립플롭(F4)은, 제2입력핀(/C)을 통해 입력되는 신호의 반전신호, 즉 인버터(I25)의 출력신호에 응답하여 제3플립플롭(F3)의 출력신호(Q)를 수신하여 저장하고 리셋핀(PORESET)을 통해 입력되는 신호가 인버터(I26)에 의해 반전된 신호에 응답하여 리셋된다.The third flip-flop F3 is an inverted signal of the signal input through the second input pin / C, that is, the output signal of the inverter I24 in response to the signal input through the second input pin / C. Is received and stored, and the signal input through the reset pin PORESET is reset in response to the signal inverted by the inverter I26. The fourth flip-flop F4 is an output signal Q of the third flip-flop F3 in response to an inverted signal of the signal input through the second input pin / C, that is, an output signal of the inverter I25. Is received and stored, and the signal input through the reset pin PORESET is reset in response to the signal inverted by the inverter I26.

제1낸드게이트(ND21)는 제1플립플롭(F1)의 출력신호와 제2플립플롭(F2)의 출력신호를 수신하여 낸드 동작을 수행하고, 제2낸드게이트(ND22)는 제3플립플롭(F3)의 출력신호와 제4플립플롭(F4)의 출력신호를 수신하여 낸드 동작을 수행한다. 노아게이트(NR21)는 제1낸드게이트(ND21)의 출력신호와 제2낸드게이트(ND22)의 출력신호를 수신하여 노아 동작을 수행한다.The first NAND gate ND21 receives an output signal of the first flip flop F1 and an output signal of the second flip flop F2 to perform a NAND operation, and the second NAND gate ND22 receives a third flip flop. The NAND operation is performed by receiving the output signal of F3 and the output signal of the fourth flip-flop F4. The NOR gate NR21 receives an output signal of the first NAND gate ND21 and an output signal of the second NAND gate ND22 to perform a NOA operation.

선택회로(MX21)는 노아게이트(NR21)의 출력신호에 응답하여 제1 또는 제2입력핀(C 또는 /C)을 통해 입력되는 신호와 제3 또는 제4입력핀(K 또는 /K)을 통해 입력되는 신호중 하나를 선택하여 데이터 클럭신호(CLK)로서 출력한다.The selection circuit MX21 may select a signal input through the first or second input pin C or / C and the third or fourth input pin K or / K in response to the output signal of the noble gate NR21. One of the signals input through the signal is selected and output as the data clock signal CLK.

이하 본 발명의 제2실시예에 따른 데이터 클럭 선택회로의 동작이 좀더 상세히 설명된다. 먼저 제1입력핀(C)과 제2입력핀(/C)이 모두 논리"하이"로 묶여 있는 경우에는, 제1플립플롭(F1)의 제1입력단(A)에는 논리"하이"가 입력되고제2입력단(B)에는 논리"로우"가 입력된다. 초기에 파우워 업(Power-up)이 되면 리셋핀(PORESET)은 논리"하이"가 되고 인버터(I23)의 출력은 논리"로우"가 되며 이에 따라 도 3에 도시된 회로에서 피모스 트랜지스터(P32)와 엔모스 트랜지스터(N33)가 턴온된다. 따라서 제1플립플롭(F1)의 출력단(Q)은 논리"로우"로 고정된다. 또한 제1플립플롭(F1)의 출력단(Q)의 논리"로우"값이 제2플립플롭(F2)의 제2입력단(B)으로 입력되어 제2플립플롭(F2)의 출력단(Q)도 논리"로우"로 고정된다. 이러한 방식으로 제3플립플롭(F3) 및 제4플립플롭(F4)의 출력단들이 모두 논리"로우"로 고정된다.Hereinafter, the operation of the data clock selection circuit according to the second embodiment of the present invention will be described in more detail. First, when both of the first input pin C and the second input pin / C are grouped with logic "high", the logic "high" is input to the first input terminal A of the first flip-flop F1. The logic " low " is then input to the second input terminal B. Initially, when the power-up is performed, the reset pin PORESET becomes logic "high" and the output of the inverter I23 becomes logic "low". Thus, in the circuit shown in FIG. P32 and the NMOS transistor N33 are turned on. Therefore, the output terminal Q of the first flip-flop F1 is fixed to logic "low". In addition, the logic " low " value of the output terminal Q of the first flip-flop F1 is input to the second input terminal B of the second flip-flop F2, so that the output terminal Q of the second flip-flop F2 is also Is fixed to logic "low". In this manner, the output ends of the third flip-flop F3 and the fourth flip-flop F4 are both fixed to logic "low".

따라서 낸드게이트(ND21)의 출력신호와 낸드게이트(ND22)의 출력신호는 모두 논리"하이"가 되어 노아게이트(NR21)의 출력신호는 논리"로우"가 된다. 이에 따라 선택회로(MX21)에서 전송게이트(TM21)는 턴온되고 전송게이트(TM22)는 턴오프되어 제3 또는 제4입력핀(K 또는 /K)을 통해 입력되는 신호가 데이터 클럭신호(CLK)로서 선택된다.Therefore, the output signal of the NAND gate ND21 and the output signal of the NAND gate ND22 both become logic "high", and the output signal of the NOR gate NR21 becomes logic "low". Accordingly, in the selection circuit MX21, the transfer gate TM21 is turned on, the transfer gate TM22 is turned off, and a signal input through the third or fourth input pin K or / K is input to the data clock signal CLK. Is selected as.

다음에 제1입력핀(C)을 통해 소정의 클럭신호가 입력되고 제2입력핀(/C)을 통해 상기 클럭신호의 반전 클럭신호가 입력될 때의 동작을 살펴본다. 초기에 파우워 업(Power-up)이 되면 상술한 바와 같이 제1 내지 제4플립플롭(F1 내지 F4)의 출력단들이 모두 논리"로우"로 고정된다.Next, an operation when a predetermined clock signal is input through the first input pin C and an inverted clock signal of the clock signal is input through the second input pin / C will be described. When power-up is initially performed, the output terminals of the first to fourth flip-flops F1 to F4 are all fixed to logic "low" as described above.

먼저 제1입력핀(C)을 통해 입력되는 클럭신호가 논리"로우"이고 제2입력핀(/C)을 통해 입력되는 반전 클럭신호가 논리"하이"일 때는, 제1플립플롭(F1)의 제1입력단(A)에는 논리"로우"가 입력되고 제2입력단(B)에는 논리"하이"가 입력된다. 이에 따라 도 3에 도시된 회로에서 전송게이트(TM31)이 턴온되고 전송게이트(TM32)는 턴오프되므로 래치(LT32)는 이전 데이터를 유지하게 되어 제1플립플롭(F1)의 출력단(Q)의 값은 논리"로우"가 된다. 따라서 낸드게이트(ND21)의 출력신호는 논리"하이"가 되어 낸드게이트(ND22)의 출력신호에 무관하게 노아게이트(NR21)의 출력신호는 논리"로우"가 된다. 이에 따라 선택회로(MX21)에서 전송게이트(TM21)는 턴온되고 전송게이트(TM22)는 턴오프되어 제3 또는 제4입력핀(K 또는 /K)을 통해 입력되는 신호가 데이터 클럭신호(CLK)로서 선택된다.First, when the clock signal inputted through the first input pin C is logic "low" and the inverted clock signal inputted through the second input pin / C is logic "high", the first flip-flop F1 is performed. Logic " low " is input to the first input terminal A and logic " high " is input to the second input terminal B. The " high " Accordingly, in the circuit shown in FIG. 3, since the transfer gate TM31 is turned on and the transfer gate TM32 is turned off, the latch LT32 retains previous data, so that the output terminal Q of the output terminal Q of the first flip-flop F1 is turned off. The value is logical "low". Therefore, the output signal of the NAND gate ND21 becomes logic "high", and the output signal of the NOR gate NR21 becomes logic "low" regardless of the output signal of the NAND gate ND22. Accordingly, in the selection circuit MX21, the transfer gate TM21 is turned on, the transfer gate TM22 is turned off, and a signal input through the third or fourth input pin K or / K is input to the data clock signal CLK. Is selected as.

다음에 제1입력핀(C)을 통해 입력되는 클럭신호가 논리"하이"이고 제2입력핀(/C)을 통해 입력되는 반전 클럭신호가 논리"로우"일 때는, 제3플립플롭(F3)의 제1입력단(A)에는 논리"로우"가 입력되고 제2입력단(B)에는 논리"하이"가 입력된다. 따라서 위에서 설명한 동작에 따라 낸드게이트(ND22)의 출력신호가 논리"하이"가 되어 낸드게이트(ND21)의 출력신호에 무관하게 노아게이트(NR21)의 출력신호는 논리"로우"가 된다. 이에 따라 선택회로(MX21)에서 전송게이트(TM21)는 턴온되고 전송게이트(TM22)는 턴오프되어 제3 또는 제4입력핀(K 또는 /K)을 통해 입력되는 신호가 데이터 클럭신호(CLK)로서 선택된다.Next, when the clock signal inputted through the first input pin C is logic "high" and the inverted clock signal inputted through the second input pin / C is logic "low", the third flip-flop F3 is performed. Logic " low " is input to the first input terminal A of < RTI ID = 0.0 >) and < / RTI > Therefore, according to the operation described above, the output signal of the NAND gate ND22 becomes logic "high", and the output signal of the NOR gate NR21 becomes logic "low" regardless of the output signal of the NAND gate ND21. Accordingly, in the selection circuit MX21, the transfer gate TM21 is turned on, the transfer gate TM22 is turned off, and a signal input through the third or fourth input pin K or / K is input to the data clock signal CLK. Is selected as.

즉 제1입력핀(C)을 통해 입력되는 클럭신호와 제2입력핀(/C)을 통해 입력되는 반전 클럭신호중 어느 하나가 논리"로우" 상태 일 때는, 제3 또는 제4입력핀(K 또는 /K)을 통해 입력되는 신호가 데이터 클럭신호(CLK)로서 선택된다.That is, when one of the clock signal input through the first input pin (C) and the inverted clock signal input through the second input pin (/ C) is a logic "low" state, the third or fourth input pin (K). Or a signal input through / K) is selected as the data clock signal CLK.

한편 상술한 본 발명에 따른 데이터 클럭 선택회로가 QDR SRAM(Quad DataRate Static Random Access Memory)에 적용되는 경우에는, 제1입력핀(C)이 출력 클럭신호가 인가되는 핀이 되고 제2입력핀(/C)은 반전 출력 클럭신호가 인가되는 핀이 된다. 또한 제3입력핀(K)은 입력 클럭신호가 인가되는 핀이 되고 제4입력핀(/K)은 반전 입력 클럭신호가 인가되는 핀이 된다.Meanwhile, when the data clock selection circuit according to the present invention described above is applied to a QDR SRAM (Quad Data Rate Static Random Access Memory), the first input pin C becomes a pin to which an output clock signal is applied and the second input pin ( / C) becomes a pin to which the inverted output clock signal is applied. In addition, the third input pin K becomes a pin to which an input clock signal is applied, and the fourth input pin / K becomes a pin to which an inverted input clock signal is applied.

이상에서와 같이 본 발명에 따른 데이터 클럭 선택회로에서는, 제1입력핀(C)과 제2입력핀(/C)의 상태에 따라 제1 또는 제2입력핀(C 또는 /C)을 통해 입력되는 신호와 제3 또는 제4입력핀(K 또는 /K)을 통해 입력되는 신호중 하나가 데이터 클럭신호(CLK)로서 선택된다.As described above, in the data clock selection circuit according to the present invention, the input is performed through the first or second input pin C or / C according to the state of the first input pin C and the second input pin / C. One of the signal and the signal input through the third or fourth input pins K or / K is selected as the data clock signal CLK.

이상 도면과 명세서에서 최적 실시예들이 개시되었다. 여기서 특정한 용어들이 사용되었으나, 이는 단지 본 발명을 설명하기 위한 목적에서 사용된 것이지 의미한정이나 특허청구범위에 기재된 본 발명의 범위를 제한하기 위하여 사용된 것은 아니다. 그러므로 본 기술 분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시예가 가능하다는 점을 이해할 것이다. 따라서, 본 발명의 진정한 기술적 보호 범위는 첨부된 특허청구범위의 기술적 사상에 의해 정해져야 할 것이다.The best embodiments have been disclosed in the drawings and specification above. Although specific terms have been used herein, they are used only for the purpose of describing the present invention and are not intended to limit the scope of the invention as defined in the claims or the claims. Therefore, those skilled in the art will understand that various modifications and equivalent other embodiments are possible from this. Therefore, the true technical protection scope of the present invention will be defined by the technical spirit of the appended claims.

상술한 바와 같이 본 발명에 따른 데이터 클럭 선택회로는, 제1입력핀(C)과 제2입력핀(/C)의 상태에 따라 제1 또는 제2입력핀(C 또는 /C)을 통해 입력되는 출력 클럭신호와 제3 또는 제4입력핀(K 또는 /K)을 통해 입력되는 입력 클럭신호중 하나를 선택하여 데이터 클럭신호(CLK)로서 출력한다.As described above, the data clock selection circuit according to the present invention is input through the first or second input pin (C or / C) according to the state of the first input pin (C) and the second input pin (/ C). One of an output clock signal and an input clock signal input through the third or fourth input pins K or / K is selected and output as a data clock signal CLK.

Claims (7)

제1입력핀을 통해 입력되는 신호와 제2입력핀을 통해 입력되는 신호를 수신하는 낸드게이트;A NAND gate configured to receive a signal input through the first input pin and a signal input through the second input pin; 상기 낸드게이트의 출력신호를 소정시간 지연시키는 지연기;A delay unit delaying an output signal of the NAND gate by a predetermined time; 상기 낸드게이트의 출력신호와 상기 지연기의 출력신호를 수신하는 노아게이트;A noah gate receiving an output signal of the NAND gate and an output signal of the delayer; 전달 제어신호에 응답하여 상기 노아게이트의 출력신호를 전달하는 전달회로;A transfer circuit for transmitting an output signal of the noble gate in response to a transfer control signal; 상기 제1입력핀을 통해 입력되는 신호에 응답하여 상기 전달회로의 출력신호를 선택하여 출력하는 제1선택회로;A first selection circuit which selects and outputs an output signal of the transfer circuit in response to a signal input through the first input pin; 상기 제1선택회로의 출력신호를 래치하고 래치된 신호를 상기 전달 제어신호로서 제공하는 래치;A latch for latching an output signal of the first selection circuit and providing a latched signal as the transfer control signal; 상기 래치된 신호의 반전신호에 응답하여 상기 전달회로의 출력단을 풀다운시키는 제1풀다운 회로;A first pull-down circuit that pulls down an output terminal of the transfer circuit in response to an inverted signal of the latched signal; 상기 노아게이트의 출력신호에 응답하여 상기 제1선택회로의 출력단을 풀다운시키는 제2풀다운 회로; 및A second pull-down circuit which pulls down an output terminal of the first selection circuit in response to an output signal of the noble gate; And 상기 래치의 래치된 신호에 응답하여 상기 제1 또는 제2입력핀을 통해 입력되는 신호와 제3 또는 제4입력핀을 통해 입력되는 신호중 하나를 선택하여 데이터 클럭신호로서 출력하는 제2선택회로를 구비하는 것을 특징으로 하는 데이터 클럭선택회로.A second selection circuit for selecting one of a signal input through the first or second input pin and a signal input through the third or fourth input pin in response to the latched signal of the latch and outputting the selected data signal as a data clock signal; And a data clock selection circuit. 제1항에 있어서, 상기 전달회로는 상기 전달 제어신호가 논리"하이"일 때 상기 노아게이트의 출력신호를 출력단으로 전달하는 것을 특징으로 하는 데이터 클럭 선택회로.2. The data clock selection circuit of claim 1, wherein the transfer circuit transfers the output signal of the NOA gate to an output terminal when the transfer control signal is logic " high ". 제1항에 있어서, 상기 제1선택회로는 상기 제1입력핀을 통해 입력되는 신호가 논리"로우"일 때 상기 전달회로의 출력신호를 선택하여 출력하는 것을 특징으로 하는 데이터 클럭 선택회로.2. The data clock selection circuit of claim 1, wherein the first selection circuit selects and outputs an output signal of the transfer circuit when the signal input through the first input pin is logic " low ". 제1항에 있어서, 상기 제2선택회로는 상기 래치의 래치된 신호가 논리"로우"일 때는 상기 제1 또는 제2입력핀을 통해 입력되는 신호를 선택하여 상기 데이터 클럭신호로서 출력하고 상기 래치의 래치된 신호가 논리"하이"일 때는 상기 제3 또는 제4입력핀을 통해 입력되는 신호를 선택하여 상기 데이터 클럭신호로서 출력하는 것을 특징으로 하는 데이터 클럭 선택회로.2. The latch circuit of claim 1, wherein the second selection circuit selects a signal input through the first or second input pin and outputs the data clock signal when the latched signal of the latch is logic " low " When the latched signal is " high ", selects a signal input through the third or fourth input pin and outputs the signal as the data clock signal. 상기 제1입력핀을 통해 입력되는 신호에 응답하여 상기 제1입력핀을 통해 입력되는 신호의 반전신호를 수신하여 저장하고 리셋핀을 통해 입력되는 신호에 응답하여 리셋되는 제1플립플롭;A first flip-flop that receives and stores an inverted signal of a signal input through the first input pin in response to a signal input through the first input pin and resets in response to a signal input through a reset pin; 상기 제1입력핀을 통해 입력되는 신호의 반전신호에 응답하여 상기 제1플립플롭의 출력신호를 수신하여 저장하고 상기 리셋핀을 통해 입력되는 신호에 응답하여 리셋되는 제2플립플롭;A second flip-flop that receives and stores an output signal of the first flip-flop in response to an inverted signal of the signal input through the first input pin and is reset in response to a signal input through the reset pin; 제2입력핀을 통해 입력되는 신호에 응답하여 상기 제2입력핀을 통해 입력되는 신호의 반전신호를 수신하여 저장하고 상기 리셋핀을 통해 입력되는 신호에 응답하여 리셋되는 제3플립플롭;A third flip-flop that receives and stores an inverted signal of a signal input through the second input pin in response to a signal input through a second input pin and resets in response to a signal input through the reset pin; 상기 제2입력핀을 통해 입력되는 신호의 반전신호에 응답하여 상기 제3플립플롭의 출력신호를 수신하여 저장하고 상기 리셋핀을 통해 입력되는 신호에 응답하여 리셋되는 제4플립플롭;A fourth flip-flop that receives and stores an output signal of the third flip-flop in response to the inverted signal of the signal input through the second input pin and resets in response to the signal input through the reset pin; 상기 제1플립플롭의 출력신호와 상기 제2플립플롭의 출력신호를 수신하는 제1낸드게이트;A first NAND gate configured to receive an output signal of the first flip flop and an output signal of the second flip flop; 상기 제3플립플롭의 출력신호와 상기 제4플립플롭의 출력신호를 수신하는 제2낸드게이트;A second NAND gate configured to receive an output signal of the third flip flop and an output signal of the fourth flip flop; 상기 제1낸드게이트의 출력신호와 상기 제2낸드게이트의 출력신호를 수신하는 노아게이트; 및A noah gate receiving an output signal of the first NAND gate and an output signal of the second NAND gate; And 상기 노아게이트의 출력신호에 응답하여 상기 제1 또는 제2입력핀을 통해 입력되는 신호와 제3 또는 제4입력핀을 통해 입력되는 신호중 하나를 선택하여 데이터 클럭신호로서 출력하는 선택회로를 구비하는 것을 특징으로 하는 데이터 클럭 선택회로.And a selection circuit for selecting one of a signal input through the first or second input pin and a signal input through the third or fourth input pin and outputting the data clock signal in response to the output signal of the noble gate. And a data clock selection circuit. 제5항에 있어서, 상기 제1 내지 제4플립플롭은 상기 리셋핀을 통해 입력되는신호가 논리"하이"일 때 리셋되는 것을 특징으로 하는 데이터 클럭 선택회로.6. The data clock selection circuit according to claim 5, wherein the first to fourth flip-flops are reset when the signal input through the reset pin is logic "high". 제5항에 있어서, 상기 선택회로는 상기 노아게이트의 출력신호가 논리"하이"일 때는 상기 제1 또는 제2입력핀을 통해 입력되는 신호를 선택하여 상기 데이터 클럭신호로서 출력하고 상기 노아게이트의 출력신호가 논리"로우"일 때는 상기 제3 또는 제4입력핀을 통해 입력되는 신호를 선택하여 상기 데이터 클럭신호로서 출력하는 것을 특징으로 하는 데이터 클럭 선택회로.6. The circuit of claim 5, wherein the selection circuit selects a signal input through the first or second input pin and outputs the data clock signal as the data clock signal when the output signal of the nodal gate is logic " high ". And when the output signal is logic " low ", selects a signal input through the third or fourth input pin and outputs the signal as the data clock signal.
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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN106484941A (en) * 2015-08-28 2017-03-08 三星电子株式会社 Method of designing integrated circuit and the integrated clock gating device integrated with trigger

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