KR20030055687A - Silicide layer of semiconductor device and method for manufacturing same - Google Patents
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Abstract
Description
본 발명은 반도체 소자에 관한 것으로서, 특히 제 1스페이서의 상부에 캡층을 형성하는 반도체 소자의 실리사이드막과 그 제조 방법에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a semiconductor device, and more particularly, to a silicide film of a semiconductor device forming a cap layer on an upper portion of a first spacer and a method of manufacturing the same.
반도체 소자가 고집적화 됨에 따라 게이트와 활성 영역(Active Region)의 크기가 작아짐으로 인해 저항이 증가하게 되어 반도체 소자의 특성을 크게 저하시킨다. 따라서 최근에는 게이트와 활성 영역에 실리사이드를 형성하는 것이 보편적인데, 게이트의 크기가 계속적으로 작아짐에 따라서 안정한 실리사이트 형성이 힘들어지고 있으며 이에 따른 실리사이트 형성을 위한 여러 가지 방법이 제시되고 있다.As the semiconductor devices are highly integrated, the resistance increases due to the decrease in the size of the gate and the active region, which greatly reduces the characteristics of the semiconductor device. Therefore, in recent years, it is common to form silicide in the gate and the active region. As the size of the gate continues to decrease, it is difficult to form stable silicide, and various methods for silicide formation have been proposed.
도 1a 내지 1f는 종래 기술에 따른 반도체 제조 공정을 이용하여 형성된 게이트 전극을 나타내는 단면도이다.1A to 1F are cross-sectional views illustrating gate electrodes formed using a semiconductor manufacturing process according to the related art.
종래의 실리사이드 형성 방법은, 도 1a에 도시된 바와 같이, 반도체 기판(100)의 상부에 게이트 전극(101)을 형성한다. 그리고 게이트 전극(101)이 있는 기판(100) 전체에 제 1절연막 및 제 2절연막을 순차 증착하고 전면 식각(etch back)을 실시하여 게이트 전극(101) 측벽에 제 1 스페이서(102)와 제 2 스페이서(103)를 형성한다.In the conventional silicide forming method, as shown in FIG. 1A, the gate electrode 101 is formed on the semiconductor substrate 100. In addition, the first insulating film and the second insulating film are sequentially deposited on the entire substrate 100 including the gate electrode 101 and then etched back to form a first spacer 102 and a second spacer on the sidewall of the gate electrode 101. The spacer 103 is formed.
도 1b에 도시된 바와 같이, 게이트 전극(101)의 측면에 형성된 제 1, 2 스페이서(102, 103)의 끝단이 일부 노출되게 과도 전면 식각하여 에치 오프(Etch-off, B)가 이루어짐으로써 후술되는 공정에서 더욱 안정적인 실리사이드를 형성할 수 있었다.As shown in FIG. 1B, the etching process is performed by etching the entire surface so that the ends of the first and second spacers 102 and 103 formed on the side surface of the gate electrode 101 are partially exposed. It was possible to form a more stable silicide in the process.
그러나, 후술되는 실리사이드 형성 공정에서 기판(100)과 게이트 전극(101)에 증착되는 금속 물질과의 반응을 위해서, 반도체 기판(100)의 활성 영역과 게이트 전극(101)의 상부에 잔존하는 자연 산화막(104) 또는 제 1, 2스페이서(102,103)의 형성을 의해 증착되는 제 1절연막에 따라 잔존하는 산화막(104)을 제거하기 위한 세정 공정을 실시하는데, 세정 공정 진행 시에 제 1스페이서(102)가 동시에 식각되어, 도 1c에 도시된 바와 같이, 게이트 전극(101)과 제 2스페이서(103) 사이에 공극(void, A)이 형성된다.However, in order to react with the metal material deposited on the substrate 100 and the gate electrode 101 in the silicide forming process described below, a natural oxide film remaining on the active region of the semiconductor substrate 100 and the upper portion of the gate electrode 101 is formed. The cleaning process for removing the remaining oxide film 104 in accordance with the first insulating film deposited by forming the 104 or the first and second spacers 102 and 103 is performed. Are simultaneously etched, so that a void A is formed between the gate electrode 101 and the second spacer 103, as shown in FIG.
그리고 도 1d에 도시된 바와 같이, 결과물 전면에 n형 또는 p형 불순물을 고농도로 이온 주입하여 반도체 기판(100)내에 소오스/드레인 접합(105)을 형성한다.As shown in FIG. 1D, the source / drain junction 105 is formed in the semiconductor substrate 100 by ion implantation of high concentration of n-type or p-type impurities on the entire surface of the resultant.
그 다음 도 1e에 도시된 바와 같이, 결과물 전면에 실리사이드용 금속(106)으로서, 티타늄(Ti)을 증착하고 어닐링(annealing) 공정을 실시한다. 그러면 도 1f에 도시된 바와 같이, 제 1, 2스페이서(102, 103)를 제외하고 게이트 전극(101) 및 소오스/드레인 접합(105)의 반도체 기판과 티타늄(Ti)이 실리사이드 반응을 하여 티타늄 실리사이드막(TiSi)(108)이 형성된다. 그리고 세정 공정을 실시하여 실리사이드화 되지 않은 티타늄을 제거함으로써 종래 살리사이드 공정이 완료된다.Next, as shown in FIG. 1E, titanium (Ti) is deposited as an silicide metal 106 on the entire surface of the resultant, and an annealing process is performed. Then, as illustrated in FIG. 1F, except for the first and second spacers 102 and 103, the semiconductor substrate of the gate electrode 101 and the source / drain junction 105 and the titanium substrate Ti undergo a silicide reaction to form a titanium silicide. A film (TiSi) 108 is formed. The conventional salicide process is completed by performing a cleaning process to remove the unsilicided titanium.
그러나, 종래의 실리사이드 제조 방법 중에서 활성 영역와 게이트 전극의 상부에 잔존하는 산화막을 제거하는 세정 공정에 의해서 제 1스페이서가 동시에 식각되어 게이트 전극과 제 2스페이서 사이에 공극이 형성되는데, 이는 반도체 소자의 신뢰성을 저하시키는 문제점이 있다.However, in the conventional silicide manufacturing method, the first spacer is simultaneously etched by the cleaning process of removing the oxide film remaining on the active region and the upper portion of the gate electrode, thereby forming voids between the gate electrode and the second spacer. There is a problem of lowering.
본 발명의 목적은 이와 같은 종래 기술의 문제점을 해결하기 위한 것으로, 게이트의 측벽에 제 1스페이서를 형성한 후에 제 2스페이서를 형성하기 위해 증착된 질화막을 이용하여 제 1스페이서 상부에 캡층을 형성하는 반도체 소자의 실리사이드막 제조 방법을 제공하고자 한다.SUMMARY OF THE INVENTION An object of the present invention is to solve the problems of the prior art, and after forming the first spacer on the sidewall of the gate, forming a cap layer on the first spacer using a nitride film deposited to form the second spacer. An object of the present invention is to provide a silicide film manufacturing method of a semiconductor device.
본 발명의 다른 목적은, 게이트 측벽에 형성된 제 1, 2스페이서와 제 2스페이서와 동일한 물질로 제 1스페이서의 상부에 형성된 캡층 및 게이트 전극 및 소오스/드레인 영역에 각각 형성된 금속 실리사이드를 포함하는 반도체 소자의 실리사이드막을 제공하고자 한다.Another object of the present invention is to provide a semiconductor device including a cap layer formed on an upper portion of a first spacer and a metal silicide formed on a gate electrode and a source / drain region, respectively, of the same material as the first, second and second spacers formed on the sidewalls of the gate. To provide a silicide film.
상기와 같은 목적을 달성하기 위하여 본 발명은, 실리사이드막반도체 소자에 을 형성함에 있어서, 상기 반도체 기판의 상부에 게이트 전극을 형성하는 단계와, 상기 반도체 기판 전면에 제 1절연막을 증착한 후에 상기 게이트 전극의 상부면이 드러나도록 상기 제 1절연막을 전면 과도 식각하여 상기 게이트 전극 측벽에 제 1스페이서를 형성하는 단계와, 상기 제 1스페이서가 형성된 반도체 기판에 제 2절연막을 증착하고 상기 제 2절연막을 전면 과도 식각하여 상기 제 1스페이서 측벽과 그 상부면에 각각 제 2스페이서 및 캡층을 형성하는 단계와, 상기 반도체 기판 표면 및 게이트 전극 상부를 세정하는 단계와, 상기 게이트 전극에 의해 드러난 반도체 기판에 이온을 주입하여 소오스/그레인 영역을 형성하는 단계와, 상기 게이트 전극 및 소오스/드레인 영역 상부에 금속 실리사이드를 형성하는 단계를 포함한다.In order to achieve the above object, the present invention provides a method for forming a silicide film semiconductor device, the method comprising: forming a gate electrode on an upper surface of the semiconductor substrate; Forming a first spacer on the sidewall of the gate electrode by over-etching the first insulating layer to expose the upper surface of the electrode; depositing a second insulating layer on the semiconductor substrate on which the first spacer is formed; Forming a second spacer and a cap layer on the first spacer sidewall and an upper surface thereof by over-etching the entire surface, cleaning the surface of the semiconductor substrate and the upper portion of the gate electrode, and ions on the semiconductor substrate exposed by the gate electrode. Forming a source / grain region by implanting the gate electrode and the gate electrode and the source / drain region; And forming a metal silicide in the upper station.
본 발명의 다른 목적을 달성하기 위한 본 발명은, 실리사이드막을 갖는 반도체 소자 구조에 있어서, 반도체 기판의 상부에 형성된 게이트 전극과, 상기 게이트 전극 측벽에 제 1절연막으로된 제 1스페이서와, 상기 제 1스페이서 측벽과 그 상부면에 각각 제 2절연막으로된 제 2스페이서 및 캡층과, 상기 게이트 전극에 의해 드러난 반도체 기판에 형성된 소오스/드레인 영역과, 상기 게이트 전극 및 소오스/드레인 영역 상부에 각각 형성된 금속 실리사이드를 포함한다.According to another aspect of the present invention, a semiconductor device structure having a silicide film includes a gate electrode formed on an upper surface of a semiconductor substrate, a first spacer formed of a first insulating film on the sidewall of the gate electrode, and the first spacer. A second spacer and a cap layer each having a second insulating film on a spacer sidewall and an upper surface thereof, a source / drain region formed on the semiconductor substrate exposed by the gate electrode, and a metal silicide formed on the gate electrode and the source / drain region, respectively. It includes.
도 1a 내지 1f는 종래 기술에 따른 반도체 제조 공정을 이용하여 형성된 게이트 전극을 나타내는 단면도이고,1A to 1F are cross-sectional views illustrating a gate electrode formed using a semiconductor manufacturing process according to the prior art,
도 2a 내지 도 2g는 본 발명에 따른 반도체소자의 실리사이드막 제조 공정을 나타낸 공정 순서 도이다.2A to 2G are process flowcharts illustrating a silicide film manufacturing process of a semiconductor device according to the present invention.
＜도면의 주요부분에 대한 부호의 설명＞<Description of the code | symbol about the principal part of drawing>
110 : 반도체 기판 111 : 게이트 전극110 semiconductor substrate 111 gate electrode
112 : 제 2스페이서 113 : 제 2스페이서112: second spacer 113: second spacer
113` : 캡층 114 : 산화막113`: cap layer 114: oxide film
115 : 소오스/드레인 영역 116 : 금속115: source / drain regions 116: metal
117 : 금속 실리사이드117: metal silicide
본 발명의 실시 예는 다수개가 존재할 수 있으며, 이하에서 첨부한 도면을 참조하여 바람직한 실시 예에 대하여 상세히 설명하기로 한다. 이 기술 분야의 숙련자라면 이 실시 예를 통해 본 발명의 목적, 특징 및 이점들을 잘 이해할 수 있을 것이다.There may be a plurality of embodiments of the present invention, and a preferred embodiment will be described in detail below with reference to the accompanying drawings. Those skilled in the art will be able to better understand the objects, features and advantages of the present invention through this embodiment.
도 2a 내지 도 2g는 본 발명에 따른 반도체소자의 실리사이드막 제조 공정을 나타낸 공정 순서 도이다.2A to 2G are process flowcharts illustrating a silicide film manufacturing process of a semiconductor device according to the present invention.
우선, 반도체 기판(110)에 소자분리 및 웰 공정을 진행한 후에 도 2a에 도시된 바와 같이, 반도체 기판(110)의 상부에 게이트 전극(111)을 형성한다. 그리고 게이트 전극(111)이 있는 기판(110) 전체에 산화 물질로 이루어진 제 1절연막(도시하지 않음)을 증착하고 전면 과도 식각(etch back)을 실시하여 게이트 전극(111) 측벽에 제 1스페이서(112)를 형성한다.First, after the device separation and the well process are performed on the semiconductor substrate 110, as shown in FIG. 2A, the gate electrode 111 is formed on the semiconductor substrate 110. In addition, a first insulating layer (not shown) made of an oxidizing material is deposited on the entire substrate 110 including the gate electrode 111, and an entire surface is etched back to perform first etching on the sidewall of the gate electrode 111. 112).
도 2b에 도시된 바와 같이, 반도체 기판(110)의 전면에 질화 물질인 제 2 절연막(113)을 증착하고, 이를 전면 과도 식각하여, 도 2c에 도시된 바와 같이, 제 2 스페이서(113)와 제 1스페이서(112)의 상부면에 캡층(113`)를 형성하는데, 전면 과도 식각 공정은 제 1스페이서(112)의 상부에 제 2질화막(113)의 일부가 제거되지 않도록 진행되어 제 1스페이서(112)의 상부면에 제 2스페이서(113)와 동일한 물질로 이루어진 캡층(113`)이 형성된다. 이때 2절연막(113)에는 나이트라이드 질화막이 사용된다.As illustrated in FIG. 2B, a second insulating layer 113, which is a nitride material, is deposited on the entire surface of the semiconductor substrate 110, and the surface is excessively etched. As shown in FIG. 2C, the second spacer 113 may be formed. The cap layer 113 ′ is formed on the upper surface of the first spacer 112. The front overetch process is performed so that a part of the second nitride film 113 is not removed on the upper portion of the first spacer 112. The cap layer 113 ′ formed of the same material as the second spacer 113 is formed on the upper surface of the 112. In this case, a nitride nitride film is used for the second insulating film 113.
이때 제 1스페이서(112) 형성을 위해 반도체 기판(110)의 상부에 증착된 산화막이나 자연 산화막(114)이 게이트 전극(111) 및 기판(110)의 활성 영역에 존재하는데, 이러한 산화막(114)을 제거하여 후술되는 공정에서 증착되는 금속 물질과의 반응을 위해서 세정 공정을 진행하며, 이러한 세정 공정을 통해서, 도 2d에 도시된 바와 같이, 산화막(114)을 제거한다.At this time, an oxide film or a native oxide film 114 deposited on the semiconductor substrate 110 to form the first spacer 112 exists in the active region of the gate electrode 111 and the substrate 110. After the removal process, the cleaning process is performed to react with the metal material deposited in the process to be described later. As shown in FIG. 2D, the oxide film 114 is removed.
그 다음 도 2e에 도시된 바와 같이, 결과물 전면에 n형 또는 p형 불순물을 고농도로 이온 주입하여 반도체 기판(110)내에 소오스/드레인 접합(115)을 형성한다.Next, as shown in FIG. 2E, the source / drain junction 115 is formed in the semiconductor substrate 110 by ion implantation with high concentration of n-type or p-type impurities on the entire surface of the resultant.
도 2f에 도시된 바와 같이, 결과물 전면에 실리사이드용 금속(116)으로서, 티타늄(Ti)을 증착하고 어닐링(annealing) 공정을 실시한다. 그러면 도 2g에 도시된 바와 같이, 제 1, 2스페이서(112, 113)를 제외하고 게이트 전극(111) 및 소오스/드레인 접합(115)의 반도체 기판과 티타늄(Ti)이 실리사이드 반응을 하여 티타늄 실리사이드막(TiSi)(117)이 형성된다. 그리고 세정 공정을 실시하여 실리사이드화 되지 않은 티타늄을 제거함으로써 종래 살리사이드 공정이 완료된다.As shown in FIG. 2F, titanium (Ti) is deposited as an silicide metal 116 on the entire surface of the resultant, and an annealing process is performed. Then, as illustrated in FIG. 2G, except for the first and second spacers 112 and 113, the semiconductor substrate of the gate electrode 111 and the source / drain junction 115 and the titanium substrate Ti undergo a silicide reaction to form a titanium silicide. A film (TiSi) 117 is formed. The conventional salicide process is completed by performing a cleaning process to remove the unsilicided titanium.
도 2g에 도시된 바와 같이, 반도체 소자의 실리사이드막은 반도체 기판(110)의 상부에 형성된 게이트 전극(111)과, 게이트 전극(111) 측벽에 제 1절연막으로된 제 1스페이서(112)와, 제 1스페이서(112) 측벽과 그 상부면에 각각 제 2절연막으로된 제 2스페이서(113) 및 캡층(113`)과, 게이트 전극(111)에 의해 드러난 반도체 기판(110)에 형성된 소오스/드레인 영역(115)과, 게이트 전극(111) 및 소오스/드레인 영역(115) 상부에 각각 형성된 금속 실리사이드(117)로 이루어진다.As shown in FIG. 2G, the silicide layer of the semiconductor device may include a gate electrode 111 formed on the semiconductor substrate 110, a first spacer 112 formed of a first insulating layer on the sidewall of the gate electrode 111, and a first spacer 112. Source / drain regions formed in the semiconductor substrate 110 exposed by the second spacer 113 and the cap layer 113 'each having a second insulating film on the sidewall of the first spacer 112 and the upper surface thereof, and the gate electrode 111. And a metal silicide 117 formed on the gate electrode 111 and the source / drain regions 115, respectively.
이상 설명한 바와 같이, 본 발명은 미세한 선폭을 갖는 게이트 전극의 측벽에 산화막인 제 1스페이서를 형성한 후에, 제 2스페이서 형성을 위해 반도체 기판의 전면에 증착된 나이트라이드 질화막을 전면 과도 식각할 때 나이트라이드 질화막이 제 1스페이서 상부에 일부 남도록 식각함으로써, 실리사이드를 형성하기 전에 실시하는 활성 영역 및 게이트 전극에 잔존하는 산화막 제거를 위한 세정 공정에서 제 1스페이서가 식각되어 제 2스페이서와 게이트 전극 사이에 형성되는 공극을 방지할 수 있다.As described above, in the present invention, after forming the first spacer, which is an oxide film, on the sidewall of the gate electrode having a fine line width, the nitride nitride film deposited on the entire surface of the semiconductor substrate for the second spacer formation is excessively etched when the entire surface is etched. The etch nitride is partially left on the first spacer so that the first spacer is etched and formed between the second spacer and the gate electrode in a cleaning process for removing an oxide film remaining in the active region and the gate electrode before the silicide is formed. It is possible to prevent voids.
또한, 제 2스페이서와 게이트 전극 사이의 공극 형성을 방지함으로써, 미세한 선폭을 갖는 게이트 전극에서도 안정적인 실리사이드를 형성할 수 있고, 신뢰성 있는 반도체 소자를 형성할 수 있다.In addition, by preventing the formation of voids between the second spacer and the gate electrode, stable silicide can be formed even in a gate electrode having a fine line width, and a reliable semiconductor device can be formed.
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| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1020010085740A KR20030055687A (en) | 2001-12-27 | 2001-12-27 | Silicide layer of semiconductor device and method for manufacturing same |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR20030055687A (en) |
Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH09246544A (en) * | 1996-03-07 | 1997-09-19 | Nec Corp | Semiconductor device and its manufacture |
| KR19980016853A (en) * | 1996-08-29 | 1998-06-05 | 김광호 | Morse transistor using salicide process and manufacturing method thereof |
| KR19980038426A (en) * | 1996-11-26 | 1998-08-05 | 문정환 | Semiconductor device manufacturing method |
| US6180477B1 (en) * | 1999-03-02 | 2001-01-30 | United Silicon Incorporated | Method of fabricating field effect transistor with silicide sidewall spacers |
-
2001
- 2001-12-27 KR KR1020010085740A patent/KR20030055687A/en not_active Application Discontinuation
Patent Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH09246544A (en) * | 1996-03-07 | 1997-09-19 | Nec Corp | Semiconductor device and its manufacture |
| KR19980016853A (en) * | 1996-08-29 | 1998-06-05 | 김광호 | Morse transistor using salicide process and manufacturing method thereof |
| KR19980038426A (en) * | 1996-11-26 | 1998-08-05 | 문정환 | Semiconductor device manufacturing method |
| US6180477B1 (en) * | 1999-03-02 | 2001-01-30 | United Silicon Incorporated | Method of fabricating field effect transistor with silicide sidewall spacers |
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